JPH05324471A - キャッシュ制御装置 - Google Patents

キャッシュ制御装置

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JPH05324471A
JPH05324471A JP4130442A JP13044292A JPH05324471A JP H05324471 A JPH05324471 A JP H05324471A JP 4130442 A JP4130442 A JP 4130442A JP 13044292 A JP13044292 A JP 13044292A JP H05324471 A JPH05324471 A JP H05324471A
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cache
bit
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network side
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博章 平田
Kozo Kimura
浩三 木村
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Matsushita Electric Industrial Co Ltd
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    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols

Abstract

(57)【要約】 【目的】 多重スレッド・プロセッサにおいて、（１）
スレッド間の干渉によるキャッシュ・ヒット率の低下を
防ぎ、（２）キャッシュ・コヒーレンス制御における所
有権取得のサスペンド待ち合わせを実現し、（３）効率
の良いリード・モディファイ・ライト操作機能を実現す
るキャッシュ制御装置を提供する。 【構成】 プロセッサ側入出力ポート12およびネットワ
ーク側入出力ポート13を介してメッセージの授受を行な
うアクセス制御部11と、アクセス制御部11から参照さ
れ、活動体番号フィールド、痕跡ビット、予約ビット、
局所共有ビット、否定ビットを含むキャッシュ管理情報
15を複数格納するディレクトリ部14と、アクセス制御部
11から参照される否定履歴情報17を記憶する否定履歴記
憶部16とを設ける。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はマルチプロセッサ・シス
テムにおいて各プロセッサに付加されるキャッシュを制
御するキャッシュ制御装置に関するものである。
【０００２】
【従来の技術】近年、コンピュータなどの情報処理装置
は、複数のプロセッサを用いた並列処理方式を採り入れ
ることで情報処理能力の向上が図られている。
【０００３】図３はそのような並列処理を実現するマル
チプロセッサ・システムの構成例を示している。図３に
おいて、３１は主記憶装置、３２はネットワーク、３３
はキャッシュ、３４はプロセッサである。
【０００４】各プロセッサ３４が必要とするデータは主
記憶装置３１にあり、頻繁に使用されるデータはそれぞ
れのプライベートなキャッシュ３３に一時的に記憶する
ことによって、処理速度の向上を図ることが可能であ
る。
【０００５】さて、システム規模が大きくなると、ネッ
トワーク３２の構成方式にも依存するが、プロセッサが
主記憶上のデータをアクセスする際の遅延時間も増大す
る。プロセッサがアクセス要求を発してから必要なデー
タがプロセッサに返されるまでプロセッサが待たなけれ
ばならないものとすれば、その間、プロセッサはアイド
ル状態となり、並列処理によっても飛躍的な処理速度の
向上を達成することは不可能である。そこで、このよう
なデータ・アクセス遅延を隠蔽し、スループットを向上
させるアーキテクチャとして、多重スレッド方式が提案
されている（例えば、「プロセッシング オブ ザ １
７ アニュアル インターナショナルシンポジウム コ
ンピュータ アーキテクチャ」（「Proceedings of the
17thAnnual International Symposiumon Conputer Arc
hitecture」, IEEE, pp.104-114, 1990））。
【０００６】各プロセッサでは、あるプログラム（その
実行単位をスレッドと呼ぶ）の実行中にそのスレッドが
キャッシュ・ミスを起こし、遠くの主記憶にアクセスし
なければならない事態に遭遇すると、プロセッサはその
スレッドの実行を中断して別のスレッドの実行を開始
（または再開）する。従って、遠隔主記憶アクセス中も
プロセッサは有用な処理を行なうことができ、スループ
ットは向上する。
【０００７】しかし、このような多重スレッド方式を採
用する際のキャッシュの構成および制御方法について、
特別な報告はなされていない。
【０００８】
【発明が解決しようとする課題】しかしながら多重スレ
ッド方式において、シングルプロセッサあるいはマルチ
プロセッサ用に提案されている従来構成のキャッシュ制
御装置を用いた場合には、データがキャッシュにロード
されてからそのデータを必要としていたスレッドの実行
が再開されるまでに時間的な間隔が存在するので、その
間に、実行中のスレッドによってそのデータ・ブロック
がリプレースされると、そのデータを必要としていたス
レッドの実行が再開されても再びキャッシュ・ミスを発
生するという問題点を有していた。
【０００９】本発明は上記問題点に鑑み、上記のような
スレッド間のアクセス干渉によるキャッシュ・ミスの発
生を防止し、また、並列処理における同期プリミティブ
を効率良く実現するキャッシュ制御装置を提供すること
を目的とする。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、第１の発明は、プロセッサ側入出力ポートとネット
ワーク側入出力ポートとを介してメッセージの授受を行
なうアクセス制御部と、前記アクセス制御部から参照さ
れるキャッシュ管理情報を複数格納するディレクトリ部
とを具備し、前記キャッシュ管理情報は痕跡ビットを含
み、前記アクセス制御部は、前記プロセッサ側入出力ポ
ートからアクセス要求メッセージを入力して前記キャッ
シュ管理情報を検索し、ヒットの場合には前記痕跡ビッ
トをセットし、また、ミスの場合には前記ネットワーク
側入出力ポートから発したフェッチ要求メッセージに対
する肯定応答メッセージを前記ネットワーク側入出力ポ
ートから入力した時点で前記痕跡ビットをリセットする
ことを特徴としている。
【００１１】また、第２の発明は、キャッシュ・ブロッ
ク・リプレースメントを行なう場合に前記痕跡ビットが
セットされているキャッシュ・ブロックを置き換え対象
として優先的に選択することを特徴としている。
【００１２】また、第３の発明は、前記キャッシュ管理
情報は活動体番号フィールドを含み、キャッシュ・ブロ
ック・リプレースメントを行なう場合には、前記活動体
番号フィールドの値が前記アクセス要求メッセージ中に
含まれる活動体番号と一致するキャッシュ・ブロックの
優先度を低くして置き換え対象を選択することを特徴と
している。
【００１３】また、第４の発明は、前記キャッシュ管理
情報は前記活動体番号フィールドに加えて局所共有ビッ
トを含み、キャッシュ・ヒット時には、前記局所共有ビ
ットがリセットされていれば前記アクセス要求メッセー
ジ中に含まれる活動体番号と前記活動体番号フィールド
の値とを比較し、異なっていれば前記局所共有ビットを
セットし、さらに、キャッシュ・ブロック・リプレース
メントを行なう場合には、前記局所共有ビットがリセッ
トされているキャッシュ・ブロックを置き換え対象とし
て優先的に選択することを特徴としている。
【００１４】また、第５の発明は、前記キャッシュ管理
情報は、前記痕跡ビットに替えて予約ビットを含み、前
記アクセス制御部は、前記プロセッサ側入出力ポートか
ら書き込み要求メッセージを入力して前記キャッシュ管
理情報を検索し、ヒットの場合には前記予約ビットをセ
ットし、また、ミスの場合には前記ネットワーク側入出
力ポートから発した書き込みフェッチ要求メッセージに
対する肯定応答メッセージを前記ネットワーク側入出力
ポートから入力した時点で前記予約ビットをリセットす
ることを特徴としている。
【００１５】また、第６の発明は、前記アクセス制御部
が前記ネットワーク側入出力ポートから書き込み権要求
メッセージを入力した場合、前記予約ビットがセットさ
れていれば肯定応答メッセージを前記ネットワーク側入
出力ポートから出力し、また、前記予約ビットがリセッ
トされていれば否定応答メッセージを前記ネットワーク
側入出力ポートから出力することを特徴としている。
【００１６】また、第７の発明は、前記キャッシュ管理
情報は、前記予約ビットに加えて否定ビットを含み、前
記アクセス制御部は、前記ネットワーク側入出力ポート
からの書き込み権要求メッセージに対して否定応答メッ
セージを出力する場合には前記否定ビットをセットし、
また、前記予約ビットをリセット状態からセット状態へ
遷移させる際に前記否定ビットがセットされていれば、
書き込み完了メッセージを前記ネットワーク側入出力ポ
ートから出力することを特徴としている。
【００１７】また、第８の発明は、前記アクセス制御部
は、前記プロセッサ側入出力ポートから同期要求メッセ
ージを入力した場合、前記キャッシュ管理情報を検索
し、ヒットの場合には前記予約ビットをリセットし、ミ
スの場合には前記ネットワーク側入出力ポートから発し
た書き込みフェッチ要求メッセージに対する肯定応答メ
ッセージを前記ネットワーク側入出力ポートから入力し
た時点で前記予約ビットをリセットし、また、前記プロ
セッサ側入出力ポートから読み出し要求メッセージを入
力しても前記予約ビットを変更しないことを特徴として
いる。
【００１８】また、第９の発明は、プロセッサ側入出力
ポートとネットワーク側入出力ポートとを介してメッセ
ージの授受を行なうアクセス制御部と、前記アクセス制
御部から参照される否定履歴情報を記憶する否定履歴記
憶部とを具備し、前記アクセス制御部は、前記ネットワ
ーク側入出力ポートから否定応答メッセージを入力した
場合にはその情報を前記否定履歴記憶部に記憶し、ま
た、前記ネットワーク側入出力ポートから書き込み完了
メッセージを入力した場合には前記否定履歴記憶部を検
索し、前記書き込み完了メッセージに対応する否定履歴
情報が前記否定履歴記憶部に存在する場合には、前記ネ
ットワーク側入出力ポートから書き込みフェッチ要求メ
ッセージを再出力することを特徴としている。
【００１９】
【作用】以上の構成により、第１の発明に係わるキャッ
シュ制御装置においては、キャッシュ管理情報に痕跡ビ
ットを含み、プロセッサ側からのアクセス要求に対して
キャッシュ・ヒットの場合には前記痕跡ビットをセット
し、また、ミスの場合にはデータをキャッシュにロード
した時点で前記痕跡ビットをリセットするため、キャッ
シュ上のデータが実際にアクセスされたかどうかをデー
タ・ブロックごとに記憶することとなる。
【００２０】また、第２の発明に係わるキャッシュ制御
装置においては、キャッシュ・ブロック・リプレースメ
ントを行なう場合に前記痕跡ビットがセットされている
キャッシュ・ブロックを置き換え対象として優先的に選
択するため、未アクセスのキャッシュ・ブロックがキャ
ッシュから追い出される可能性が小さくなる。
【００２１】また、第３の発明に係わるキャッシュ制御
装置においては、前記キャッシュ管理情報は活動体番号
フィールドを含み、キャッシュ・ブロック・リプレース
メントを行なう場合には、前記活動体番号フィールドの
値が前記アクセス要求メッセージ中に含まれる活動体番
号と一致するキャッシュ・ブロックの優先度を低くして
置き換え対象を選択するため、実行中のスレッドが使用
するキャッシュ・ブロックがキャッシュから追い出され
る可能性が小さくなる。
【００２２】また、第４の発明に係わるキャッシュ制御
装置においては、前記キャッシュ管理情報は局所共有ビ
ットを含み、キャッシュ・ヒット時には、前記局所共有
ビットがリセットされていれば前記アクセス要求メッセ
ージ中に含まれる活動体番号と前記活動体番号フィール
ドの値とを比較し、異なっていれば前記局所共有ビット
をセットし、さらに、キャッシュ・ブロック・リプレー
スメントを行なう場合には、前記局所共有ビットがリセ
ットされているキャッシュ・ブロックを置き換え対象と
して優先的に選択するため、複数のスレッドがアクセス
する共有ブロックがキャッシュから追い出される可能性
が小さくなる。
【００２３】また、第５の発明に係わるキャッシュ制御
装置においては、前記キャッシュ管理情報に予約ビット
を含み、プロセッサ側からの書き込み要求に対してキャ
ッシュ・ヒットの場合には前記予約ビットをセットし、
また、ミスの場合にはデータをキャッシュにロードした
時点で前記予約ビットをリセットするため、キャッシュ
上のデータに実際に書き込みが行なわれたかどうかをデ
ータ・ブロックごとに記憶することとなる。
【００２４】また、第６の発明に係わるキャッシュ制御
装置においては、ネットワーク側からの書き込み権要求
に対して、前記予約ビットがセットされていれば肯定応
答を行ない、前記予約ビットがリセットされていれば否
定応答を行うため、未書き込みのデータ・ブロックに対
するキャッシュ・コヒーレンス維持のための書き込み権
（所有権）の移動が禁止されることとなる。
【００２５】また、第７の発明に係わるキャッシュ制御
装置においては、前記キャッシュ管理情報に否定ビット
を含み、ネットワーク側からの書き込み権要求に対して
否定応答を行なう場合には前記否定ビットをセットし、
前記予約ビットをリセット状態からセット状態へ遷移さ
せる際に前記否定ビットがセットされていれば書き込み
の完了を通知するため、他のプロセッサ（キャッシュ）
はいつの時点で書き込み権の移動禁止が解除されたかを
知ることとなる。
【００２６】また、第８の発明に係わるキャッシュ制御
装置においては、プロセッサ側からの同期要求に対して
キャッシュ・ヒットの場合には前記予約ビットをリセッ
トし、ミスの場合にはデータをキャッシュにロードした
時点で前記予約ビットをリセットし、また、プロセッサ
側からの読み出し要求に対しては前記予約ビットを変更
しないため、同期要求によってデータ・ブロック書き込
み権移動を強制的に禁止するとともにそのデータ・ブロ
ックを読み出しても書き込み権移動禁止は解除されない
こととなる。
【００２７】また、第９の発明に係わるキャッシュ制御
装置においては、アクセス要求に対して否定応答が返さ
れた場合にはこれを記憶し、書き込み完了通知を受けた
時点で再びアクセス要求を行なうため、書き込み権の移
動が禁止されている間はアクセス要求を控え、これによ
ってネットワークのトラフィック量が減少することとな
る。
【００２８】
【実施例】以下本発明のキャッシュ制御装置の一実施例
について、図面を参照しながら説明する。
【００２９】図１は本発明の実施例におけるキャッシュ
制御装置の構成を示すものである。図１において、１１
はアクセス制御部、１２はプロセッサ側入出力ポート、
１３はネットワーク側入出力ポート、１４はディレクト
リ部、１５はキャッシュ管理情報、１６は否定履歴記憶
部、１７は否定履歴情報である。
【００３０】以上のように構成されたキャッシュ制御装
置について、以下図面を用いてその動作を説明する。
【００３１】まず、図２はキャッシュ管理情報１５のフ
ィールド構成を示すものであって、２１は活動体番号フ
ィールド、２２は痕跡ビット、２３は予約ビット、２４
は局所共有ビット、２５は否定ビットである。
【００３２】キャッシュ管理情報１５には、ここに示し
たフィールドの他、キャッシュ検索のためのアドレス・
タグはもちろんのこと、汚れビット（dirty bit）やリ
プレースのためのＬＲＵ（Least Recently Used）ビッ
ト、およびキャッシュ・コヒーレンシ維持のための諸ビ
ットを含むが、これらについては本発明と直接の関係が
ないため、省略している。
【００３３】図１において、ディレクトリ部１４は複数
のキャッシュ管理情報１５を記憶するメモリであり、各
キャッシュ管理情報１５は各キャッシュ・ブロックに対
応して用意されている。
【００３４】また、否定履歴記憶部１６は複数の否定履
歴情報１７を記憶するメモリである。また、アクセス制
御部１１はプロセッサ側入出力ポート１２およびネット
ワーク側入出力ポート１３を介して、外部との間でメッ
セージの授受を行なう。プロセッサ側入出力ポート１２
で入力するメッセージには、アクセス要求メッセージと
同期要求メッセージとがある。また、出力メッセージに
はアクセス状態メッセージと活動状態メッセージとがあ
る。
【００３５】一方、ネットワーク側入出力ポート１３で
入出力するメッセージには、フェッチ要求メッセージ、
書き込み完了メッセージ、肯定応答メッセージ、否定応
答メッセージがある。
【００３６】以下、これらのメッセージについて簡単に
説明する。アクセス要求メッセージには、読み出し要求
メッセージと書き込み要求メッセージとの２種がある。
読み出し要求メッセージはプロセッサ上でのロード命令
の実行によってプロセッサから出力されるものであり、
また、書き込み要求メッセージはストア命令の実行によ
って出力されるものである。
【００３７】同期要求メッセージは、特殊な同期命令の
実行によってプロセッサから出力されるものである。
【００３８】アクセス状態メッセージは、キャッシュ検
索の結果をプロセッサに報告するためのものであり、
「ヒット」と「ミス」のいずれかの値をとる。
【００３９】活動状態メッセージはプロセッサがスレッ
ド状態の管理に用いる情報を提供するものであり、「中
断」と「再開」のいずれかの値をとる。プロセッサがア
クセス制御部１１から「中断」の活動状態メッセージを
受け取ると、プロセッサは実行中のスレッドを待ち状態
に遷移させ、別のレディ状態のスレッドの実行を開始す
る。また、「再開」の活動状態メッセージを受け取った
場合には、プロセッサは待ち状態においてあったスレッ
ドをレディ状態に遷移させる。本実施例では、簡単のた
め、アクセス状態メッセージが「ミス」のときには活動
状態メッセージに「中断」を出力するものと仮定する。
【００４０】フェッチ要求メッセージには、読み出しフ
ェッチ要求メッセージと書き込みフェッチ要求メッセー
ジとの２種がある。読み出しフェッチ要求メッセージは
読み出し目的でデータをキャッシュにロードすることを
主記憶または他のキャッシュ制御装置に要求・通知する
ものであり、また、書き込みフェッチ要求メッセージは
書き込み目的でデータをキャッシュにロードすることを
要求・通知するものである。特に、他のキャッシュ制御
装置からの書き込みフェッチ要求メッセージを書き込み
権要求メッセージと呼ぶことにする。
【００４１】書き込み完了メッセージは、他のプロセッ
サが自キャッシュ上のデータにアクセスしてよいことを
知らせるためのものである。
【００４２】肯定応答メッセージは他のキャッシュ制御
装置からのフェッチ要求メッセージに対して肯定（許
可）応答を行なうものである。逆に、否定応答メッセー
ジはそれらのメッセージに対して否定（拒絶）応答を行
なうものである。
【００４３】さて、アクセス制御部１１は、外部からの
メッセージ入力により動作を開始する。以下、それぞれ
のメッセージ入力による動作およびリプレース処理時の
動作について詳述する。
【００４４】［読み出し要求メッセージ入力時の動作］
アクセス制御部１１はディレクトリ部１４中のキャッシ
ュ管理情報１５を検索し、キャッシュ・ヒットの場合に
は、痕跡ビット２２をセットし、アクセス状態メッセー
ジとして「ヒット」を出力する。また、読み出し要求メ
ッセージ中に含まれるスレッド番号と活動体番号フィー
ルド２１に記憶されている番号とが異なっていれば局所
共有ビット２４をセットする。
【００４５】一方、キャッシュ・ミスの場合には、読み
出しフェッチ要求メッセージを出力する。また、アクセ
ス状態メッセージとして「ミス」を、活動状態メッセー
ジとして「中断」をそれぞれ出力する。
【００４６】［書き込み要求メッセージ入力時の動作］
アクセス制御部１１はディレクトリ部１４中のキャッシ
ュ管理情報１５を検索し、キャッシュ・ヒットの場合に
は、痕跡ビット２２および予約ビット２３を共にセット
し、アクセス状態メッセージとして「ヒット」を出力す
る。また、書き込み要求メッセージ中に含まれるスレッ
ド番号と活動体番号フィールド２１に記憶されている番
号とが異なっていれば局所共有ビット２４をセットす
る。さらに、否定ビット２５がセットされている場合に
は否定ビット２５をリセットするとともに書き込み完了
メッセージを出力する。
【００４７】一方、キャッシュ・ミスの場合には、書き
込みフェッチ要求メッセージを出力する。また、アクセ
ス状態メッセージとして「ミス」を、活動状態メッセー
ジとして「中断」をそれぞれ出力する。
【００４８】ここで、キャッシュ・ヒットとは、単にデ
ータがキャッシュ上に存在するだけでなく、プロセッサ
（キャッシュ）がそのデータ・ブロックに対する書き込
み権を有していることを意味する。つまり、書き込み時
のキャッシュのヒット／ミスはキャッシュ・コヒーレン
ス制御を含めて考えるものとする点に注意されたい。
【００４９】［読み出しフェッチ要求メッセージ入力時
の動作］この場合のアクセス制御部１１の動作はキャッ
シュ・コヒーレンス制御方式によって規定されるもので
あり、本発明の範囲に含まれるものではないので省略す
る。
【００５０】［書き込み権要求メッセージ入力時の動
作］アクセス制御部１１はディレクトリ部１４中のキャ
ッシュ管理情報１５を検索し、キャッシュ・ヒットの場
合には、予約ビット２３の値を調べ、予約ビット２３が
リセットされていれば否定ビット２５をセットするとと
もに否定応答メッセージを出力する。
【００５１】予約ビット２３がセットされている場合の
動作の大部分はキャッシュ・コヒーレンス制御方式によ
って規定されるものであり、本発明の範囲に含まれるも
のではないので省略するが、結果的には肯定応答メッセ
ージを出力する。
【００５２】また、キャッシュ・ミスの場合には、そこ
で処理を終了する。 ［肯定応答メッセージ入力時の動作］肯定応答メッセー
ジは、キャッシュ制御装置が出力したフェッチ要求メッ
セージに対して、キャッシュ・コヒーレンス制御をも含
めて、肯定的な応答が返されたことを意味する。従っ
て、所要のデータ・ブロックをキャッシュ上にロード
し、キャッシュ管理情報１５を初期化する。また、フェ
ッチ要求メッセージ出力の原因をつくったスレッド（ア
クセス要求を行なったスレッド）の番号とともに「再
開」の活動状態メッセージをプロセッサ側入出力ポート
１２から出力する。
【００５３】ここで、キャッシュ管理情報１５の初期化
には、活動体番号フィールド２１にフェッチ要求メッセ
ージ出力の原因をつくったスレッドの番号を記録し、痕
跡ビット２２、予約ビット２３、局所共有ビット２４、
否定ビット２５をすべてリセットすることを含む。ただ
し、予約ビット２３のリセットに関しては、出力したフ
ェッチ要求メッセージが書き込みフェッチ要求メッセー
ジであった場合にのみ意味を有する。
【００５４】データのキャッシュへのロード時にリプレ
ースの問題が生じる場合のアクセス制御部１１の動作に
ついては後述する。
【００５５】［否定応答メッセージ入力時の動作］否定
応答メッセージは、キャッシュ制御装置が出力したフェ
ッチ要求メッセージに対して、フェッチ要求が拒絶され
たことを意味する。
【００５６】そこで、アクセス制御部１１はそのフェッ
チ要求メッセージを否定履歴情報１７として否定履歴記
憶部１６に記憶する。
【００５７】［書き込み完了メッセージ入力時の動作］
書き込み完了メッセージを受け取ると、アクセス制御部
１１はその書き込み完了メッセージに対応する否定履歴
情報１７が否定履歴記憶部１６に存在するかどうかを調
べる。
【００５８】その結果、存在していれば否定履歴情報１
７からフェッチ要求メッセージを生成して出力し、否定
履歴情報１７を否定履歴記憶部１６から削除する。
【００５９】また、否定履歴情報１７が否定履歴記憶部
１６に存在しない場合にはそこで処理を終了する。
【００６０】［同期要求メッセージ入力時の動作］アク
セス制御部１１はディレクトリ部１４中のキャッシュ管
理情報１５を検索し、キャッシュ・ヒットの場合には、
痕跡ビット２２および予約ビット２３を共にリセット
し、アクセス状態メッセージとして「ヒット」を出力す
る。
【００６１】一方、キャッシュ・ミスの場合には、書き
込みフェッチ要求メッセージを出力する。また、アクセ
ス状態メッセージとして「ミス」を、活動状態メッセー
ジとして「中断」をそれぞれ出力する。
【００６２】ここで、キャッシュ・ヒットとは、書き込
み要求メッセージ入力時の動作の場合と同様、単にデー
タがキャッシュ上に存在するだけでなく、プロセッサ
（キャッシュ）がそのデータ・ブロックに対する書き込
み権を有していることを意味する。
【００６３】さて、本発明によって実現できる同期プリ
ミティブは不可分なリード・モディファイ・ライト操作
である。プロセッサ上で、同期命令、ロード命令、演算
命令、ストア命令をこの順に実行すると、キャッシュ制
御装置には同期要求メッセージ、読み出し要求メッセー
ジ、書き込み要求メッセージの順でメッセージが与えら
れる。同期要求メッセージの処理で予約ビット２３がリ
セットされるので、以後、他のキャッシュが書き込みあ
るいは同期目的でそのデータ・ブロックにアクセスする
ことはできない。従って、他のプロセッサからは、同期
命令とロード命令とが不可分に連続して実行されるよう
にみえる。読み出し要求メッセージの処理では予約ビッ
ト２３の値を変更しないので、ロード命令からストア命
令までの間も不可分に連続して実行される。書き込み要
求メッセージの処理で予約ビット２３がセットされるの
で、以後は、他のキャッシュが書き込みあるいは同期目
的でそのデータ・ブロックにアクセスすることができ
る。
【００６４】［リプレース時の動作］キャッシュ領域が
不足する場合には、既にキャッシュ上に存在するデータ
を追い出して、新たにデータをロードする領域を確保す
る。
【００６５】本実施例では、キャッシュは２ウェイのセ
ット・アソシアティブ方式で構成されており、基本とす
る置き換えアルゴリズムはＬＲＵを採用する。
【００６６】インデキシングの結果、２つのウェイの両
方のブロックが使用中であるとき、アクセス制御部１１
は表１に示すポリシーに従って追い出すブロックを決定
する。
【００６７】
【表１】
【００６８】表１において、Ｎはアクセス要求メッセー
ジに含まれるスレッド番号と活動体番号フィールド２１
の値との比較結果を表しており、「１」は一致、「０」
は不一致を示す。Ｒは予約ビット２３、Ｐは痕跡ビット
２２、Ｓは局所共有ビット２４をそれぞれ表しており、
いずれのビットも「１」がセット、「０」がリセットを
示す。ＬはＬＲＵのためのビットで、その値は最近アク
セスされた方を「１」、そうでない方を「０」としてい
る。また、記号「＊」は「０」、「１」のいずれでもよ
いことを表しており、記号「＝」は２つのウェイの対応
するビットの値が等しいことを表している。
【００６９】アクセス制御部１１は、まず、Ｎについて
調べ、２つのウェイでその値が異なるときはＮ＝０のウ
ェイのブロックを追い出すものと決定する。スレッドの
切り替えには多少のオーバヘッドがかかるので、実行中
のスレッドが使用するデータを追い出さないようにして
スレッド切り替えの多発を防ぐ。
【００７０】Ｎの値が等しい場合には、Ｒについて調
べ、２つのウェイでその値が異なるときはＲ＝１のウェ
イのブロックを追い出すものと決定する。さらにＲの値
も等しい場合には、Ｐについて調べ、２つのウェイでそ
の値が異なるときはＰ＝１のウェイのブロックを追い出
すものと決定する。Ｐがリセットされていることは、そ
のブロックがまだアクセスされていないことを示してお
り、そのようなブロックを追い出すと、その同一のブロ
ックに対して再びキャッシュ・ミスが発生するため、既
にアクセスされた形跡のあるブロックを選択する。
【００７１】Ｐの値も等しい場合には、Ｓについて調
べ、２つのウェイでその値が異なるときはＳ＝０のウェ
イのブロックを追い出すものと決定する。Ｓ＝１のブロ
ックは複数のスレッドがアクセスする性質のものである
ため、このようなブロックをキャッシュ上に残すことに
よって、ヒット率の向上を図る。
【００７２】Ｎ、Ｒ、Ｐ、Ｓのすべてが等しい場合のブ
ロックの選択方針はＬＲＵ方式を採用する従来のキャッ
シュ制御装置の選択方針と同一である。Ｌ＝０の方のブ
ロックを追い出すものと決定する。
【００７３】以上のように、本実施例によれば、プロセ
ッサ側入出力ポートとネットワーク側入出力ポートとを
介してメッセージの授受を行なうアクセス制御部と、前
記アクセス制御部から参照されるキャッシュ管理情報を
複数格納するディレクトリ部と、前記アクセス制御部か
ら参照される否定履歴情報を記憶する否定履歴記憶部と
を具備し、前記キャッシュ管理情報は痕跡ビットを含
み、前記アクセス制御部は、前記プロセッサ側入出力ポ
ートからアクセス要求メッセージを入力して前記キャッ
シュ管理情報を検索し、ヒットの場合には前記痕跡ビッ
トをセットし、また、ミスの場合には前記ネットワーク
側入出力ポートから発したフェッチ要求メッセージに対
する肯定応答メッセージを前記ネットワーク側入出力ポ
ートから入力した時点で前記痕跡ビットをリセットする
ことにより、キャッシュ上のデータが実際にアクセスさ
れたかどうかを容易に検出することができる。
【００７４】また、前記キャッシュ管理情報は予約ビッ
トを含み、前記アクセス制御部は、前記プロセッサ側入
出力ポートから書き込み要求メッセージを入力して前記
キャッシュ管理情報を検索し、ヒットの場合には前記予
約ビットをセットし、また、ミスの場合には前記ネット
ワーク側入出力ポートから発した書き込みフェッチ要求
メッセージに対する肯定応答メッセージを前記ネットワ
ーク側入出力ポートから入力した時点で前記予約ビット
をリセットすることにより、キャッシュ上のデータ・ブ
ロックに実際に書き込みが行なわれたかどうかを容易に
検出することができる。
【００７５】また、前記アクセス制御部が前記ネットワ
ーク側入出力ポートから書き込み権要求メッセージを入
力した場合、前記予約ビットがセットされていれば肯定
応答メッセージを前記ネットワーク側入出力ポートから
出力し、また、前記予約ビットがリセットされていれば
否定応答メッセージを前記ネットワーク側入出力ポート
から出力することにより、キャッシュ・コヒーレンス維
持のための書き込み権移動の制御を効率的に行なうこと
ができる。
【００７６】また、前記キャッシュ管理情報は否定ビッ
トを含み、前記アクセス制御部は、前記ネットワーク側
入出力ポートからの書き込み権要求メッセージに対して
否定応答メッセージを出力する場合には前記否定ビット
をセットし、また、前記予約ビットをリセット状態から
セット状態へ遷移させる際に前記否定ビットがセットさ
れていれば、書き込み完了メッセージを前記ネットワー
ク側入出力ポートから出力することにより、不要な書き
込み権要求メッセージの出力を抑止し、各プロセッサ
（キャッシュ）からの書き込み権取得の要求を効率的に
調停することができる。
【００７７】また、前記アクセス制御部は、前記プロセ
ッサ側入出力ポートから同期要求メッセージを入力した
場合、前記キャッシュ管理情報を検索し、ヒットの場合
には前記予約ビットをリセットし、ミスの場合には前記
ネットワーク側入出力ポートから発した書き込みフェッ
チ要求メッセージに対する肯定応答メッセージを前記ネ
ットワーク側入出力ポートから入力した時点で前記予約
ビットをリセットし、また、前記プロセッサ側入出力ポ
ートから読み出し要求メッセージを入力しても前記予約
ビットを変更しないことにより、アトミックなリード・
モディファイ・ライト操作を効率良く実現することがで
きる。
【００７８】また、前記アクセス制御部は、前記ネット
ワーク側入出力ポートから否定応答メッセージを入力し
た場合にはその情報を前記否定履歴記憶部に記憶し、ま
た、前記ネットワーク側入出力ポートから書き込み完了
メッセージを入力した場合には前記否定履歴記憶部を検
索し、前記書き込み完了メッセージに対応する否定履歴
情報が前記否定履歴記憶部に存在する場合には、前記ネ
ットワーク側入出力ポートから書き込みフェッチ要求メ
ッセージを再出力することにより、不要な書き込み権要
求メッセージの出力を控え、ネットワークのトラフィッ
クを軽減することができる。
【００７９】また、キャッシュ・ブロック・リプレース
メントを行なう場合には、前記予約ビットがセットされ
ているキャッシュ・ブロックを置き換え対象として優先
的に選択し、また、前記痕跡ビットがセットされている
キャッシュ・ブロックを置き換え対象として優先的に選
択することにより、未アクセスのキャッシュ・ブロック
の追い出しを抑止してキャッシュ・ヒット率を向上さ
せ、また、コンテクスト・スイッチ回数を減らしてプロ
セッサ資源の利用率を高めることができる。また、前記
キャッシュ管理情報は活動体番号フィールドを含み、キ
ャッシュ・ブロック・リプレースメントを行なう場合に
は、前記活動体番号フィールドの値が前記アクセス要求
メッセージ中に含まれる活動体番号と一致するキャッシ
ュ・ブロックの優先度を低くして置き換え対象を選択す
ることにより、実行中のスレッドが使用するデータを追
い出さないようにして、キャッシュのミス・ヒットおよ
びスレッド切り替えの多発を防ぐことができる。
【００８０】また、前記キャッシュ管理情報は前記活動
体番号フィールドに加えて局所共有ビットを含み、キャ
ッシュ・ヒット時には、前記局所共有ビットがリセット
されていれば前記アクセス要求メッセージ中に含まれる
活動体番号と前記活動体番号フィールドの値とを比較
し、異なっていれば前記局所共有ビットをセットし、ま
た、キャッシュ・ブロック・リプレースメントを行なう
場合には、前記局所共有ビットがリセットされているキ
ャッシュ・ブロックを置き換え対象として優先的に選択
することにより、複数のスレッドがアクセスするブロッ
クをキャッシュ上に残してヒット率を向上させることが
できる。
【００８１】本発明において、予約ビットは、痕跡ビッ
トを書き込みアクセスに対してのみ限定して使用するも
のであるが、このような限定を行なうことにより、キャ
ッシュ・ブロック・リプレースのみでなく、キャッシュ
・コヒーレンス制御においても有効な効果を生むもので
ある。
【００８２】また、予約ビットは、書き込みが行なわれ
たかどうかを記憶するという点で、いわゆる汚れビット
と類似するものであるが、本質的には全く異なる。汚れ
ビットはキャッシュ・ブロックのメモリへの書き戻しを
省略できるか否かを指示するものであり、本実施例で示
した予約ビットに関する操作と照らし合わせれば、予約
ビットと汚れビットとを１つのビットで代用できないこ
とは明らかである。
【００８３】なお、本発明は、キャッシュ・コヒーレン
ス制御や多重スレッド方式、および置き換えアルゴリズ
ムと深く係わりながらも、本質的にはそれらの技術と直
交する独立の内容を有するものであり、例えば、既に報
告されている種々のキャッシュ・コヒーレンス制御方式
と組み合わせて使用することができる。従って、本発明
は上記実施例に限定されるものではなく、本発明の趣旨
に基づいて種々の変形が可能であり、これらを本発明の
範囲から除外するものではない。
【００８４】
【発明の効果】以上のように本発明は、プロセッサ側入
出力ポートとネットワーク側入出力ポートとを介してメ
ッセージの授受を行なうアクセス制御部と、前記アクセ
ス制御部から参照され、活動体番号フィールド、痕跡ビ
ット、予約ビット、局所共有ビット、否定ビットを含む
キャッシュ管理情報を複数格納するディレクトリ部と、
前記アクセス制御部から参照される否定履歴情報を記憶
する否定履歴記憶部とを設けることにより、多重スレッ
ド処理プロセッサにおけるスレッド間のアクセス干渉に
よるキャッシュ・ミスの発生を防止してキャッシュ・ヒ
ット率を向上し、また、キャッシュ・コヒーレンス制御
における無駄なメッセージ通信を排除してプロセッサ資
源およびプロセッサ間ネットワーク資源を有効に利用
し、また、効率の良いリード・モディファイ・ライト操
作を実現し、これらの結果、マルチプロセッサ・システ
ムのスループットを向上して並列プログラムの実行速度
を短縮することができるといった優れた効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施例におけるキャッシュ制御装置
の構成図
【図２】本発明の実施例におけるキャッシュ管理情報の
フィールド構成図
【図３】本発明が対象とするマルチプロセッサ・システ
ムの構成例を示した図
【符号の説明】
１１ アクセス制御部 １２ プロセッサ側入出力ポート １３ ネットワーク側入出力ポート １４ ディレクトリ部 １５ キャッシュ管理情報 １６ 否定履歴記憶部 １７ 否定履歴情報 ２１ 活動体番号フィールド ２２ 痕跡ビット ２３ 予約ビット ２４ 局所共有ビット ２５ 否定ビット ３１ 主記憶装置 ３２ ネットワーク ３３ キャッシュ ３４ プロセッサ

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】プロセッサ側入出力ポートとネットワーク
    側入出力ポートとを介してメッセージの授受を行なうア
    クセス制御部と、前記アクセス制御部から参照されるキ
    ャッシュ管理情報を複数格納するディレクトリ部とを具
    備し、前記キャッシュ管理情報は痕跡ビットを含み、前
    記アクセス制御部は、前記プロセッサ側入出力ポートか
    らアクセス要求メッセージを入力して前記キャッシュ管
    理情報を検索し、ヒットの場合には前記痕跡ビットをセ
    ットし、ミスの場合には前記ネットワーク側入出力ポー
    トから発したフェッチ要求メッセージに対する肯定応答
    メッセージを前記ネットワーク側入出力ポートから入力
    した時点で前記痕跡ビットをリセットすることを特徴と
    するキャッシュ制御装置。
  2. 【請求項２】キャッシュ・ブロック・リプレースメント
    を行なう場合には、痕跡ビットがセットされているキャ
    ッシュ・ブロックを置き換え対象として優先的に選択す
    ることを特徴とする請求項１記載のキャッシュ制御装
    置。
  3. 【請求項３】キャッシュ管理情報は、活動体番号フィー
    ルドを含み、キャッシュ・ブロック・リプレースメント
    を行なう場合には、活動体番号フィールドの値がアクセ
    ス要求メッセージ中に含まれる活動体番号と一致するキ
    ャッシュ・ブロックの優先度を低くして置き換え対象を
    選択することを特徴とする請求項２記載のキャッシュ制
    御装置。
  4. 【請求項４】キャッシュ管理情報は、活動体番号フィー
    ルドに加えて局所共有ビットを含み、キャッシュ・ヒッ
    ト時には、前記局所共有ビットがリセットされていれば
    アクセス要求メッセージ中に含まれる活動体番号と前記
    活動体番号フィールドの値とを比較し、異なっていれば
    前記局所共有ビットをセットすることを特徴とする請求
    項３記載のキャッシュ制御装置。
  5. 【請求項５】キャッシュ・ブロック・リプレースメント
    を行なう場合には、局所共有ビットがリセットされてい
    るキャッシュ・ブロックを置き換え対象として優先的に
    選択することを特徴とする請求項４記載のキャッシュ制
    御装置。
  6. 【請求項６】キャッシュ管理情報は、痕跡ビットに替え
    て予約ビットを含み、アクセス制御部は、プロセッサ側
    入出力ポートから書き込み要求メッセージを入力して前
    記キャッシュ管理情報を検索し、ヒットの場合には前記
    予約ビットをセットし、ミスの場合には前記ネットワー
    ク側入出力ポートから発した書き込みフェッチ要求メッ
    セージに対する肯定応答メッセージを前記ネットワーク
    側入出力ポートから入力した時点で前記予約ビットをリ
    セットすることを特徴とする請求項１記載のキャッシュ
    制御装置。
  7. 【請求項７】キャッシュ・ブロック・リプレースメント
    を行なう場合には、予約ビットがセットされているキャ
    ッシュ・ブロックを置き換え対象として優先的に選択す
    ることを特徴とする請求項６記載のキャッシュ制御装
    置。
  8. 【請求項８】アクセス制御部がネットワーク側入出力ポ
    ートから書き込み権要求メッセージを入力した場合、予
    約ビットがセットされていれば肯定応答メッセージを前
    記ネットワーク側入出力ポートから出力し、前記予約ビ
    ットがリセットされていれば否定応答メッセージを前記
    ネットワーク側入出力ポートから出力することを特徴と
    する請求項６記載のキャッシュ制御装置。
  9. 【請求項９】キャッシュ管理情報は、予約ビットに加え
    て否定ビットを含み、アクセス制御部は、ネットワーク
    側入出力ポートからの書き込み権要求メッセージに対し
    て否定応答メッセージを出力する場合には前記否定ビッ
    トをセットし、前記予約ビットをリセット状態からセッ
    ト状態へ遷移させる際に前記否定ビットがセットされて
    いれば、書き込み完了メッセージを前記ネットワーク側
    入出力ポートから出力することを特徴とする請求項８記
    載のキャッシュ制御装置。
  10. 【請求項１０】アクセス制御部は、プロセッサ側入出力
    ポートから同期要求メッセージを入力した場合、キャッ
    シュ管理情報を検索し、ヒットの場合には予約ビットを
    リセットし、ミスの場合には前記ネットワーク側入出力
    ポートから発した書き込みフェッチ要求メッセージに対
    する肯定応答メッセージを前記ネットワーク側入出力ポ
    ートから入力した時点で前記予約ビットをリセットし、
    また、前記プロセッサ側入出力ポートから読み出し要求
    メッセージを入力しても前記予約ビットを変更しないこ
    とを特徴とする請求項６記載のキャッシュ制御装置。
  11. 【請求項１１】プロセッサ側入出力ポートとネットワー
    ク側入出力ポートとを介してメッセージの授受を行なう
    アクセス制御部と、前記アクセス制御部から参照される
    否定履歴情報を記憶する否定履歴記憶部とを具備し、前
    記アクセス制御部は、前記ネットワーク側入出力ポート
    から否定応答メッセージを入力した場合にはその情報を
    前記否定履歴記憶部に記憶し、前記ネットワーク側入出
    力ポートから書き込み完了メッセージを入力した場合に
    は前記否定履歴記憶部を検索し、前記書き込み完了メッ
    セージに対応する否定履歴情報が前記否定履歴記憶部に
    存在する場合には、前記ネットワーク側入出力ポートか
    ら書き込みフェッチ要求メッセージを再出力することを
    特徴とするキャッシュ制御装置。
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