JPH053210B2 - - Google Patents
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- JPH053210B2 JPH053210B2 JP58169247A JP16924783A JPH053210B2 JP H053210 B2 JPH053210 B2 JP H053210B2 JP 58169247 A JP58169247 A JP 58169247A JP 16924783 A JP16924783 A JP 16924783A JP H053210 B2 JPH053210 B2 JP H053210B2
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- 238000001514 detection method Methods 0.000 claims description 21
- 230000001360 synchronised effect Effects 0.000 claims description 17
- 238000010586 diagram Methods 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 230000001788 irregular Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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- Supply And Distribution Of Alternating Current (AREA)
- Inverter Devices (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、複数台インバータの並列同期運転を
するための同期制御装置に関する。
するための同期制御装置に関する。
インバータを用いる無停電電源では、システム
としての信頼性を向上させる目的で、複数台のイ
ンバータの並列運転システムとすることが多い。
このようなシステムにおいては、起動時あるいは
運転中のいずれの場合にも各インバータの出力位
相が一致していることが必要である。
としての信頼性を向上させる目的で、複数台のイ
ンバータの並列運転システムとすることが多い。
このようなシステムにおいては、起動時あるいは
運転中のいずれの場合にも各インバータの出力位
相が一致していることが必要である。
第１図は従来の複数台並列運転インバータの同
期制御装置を示したものである。第１図で、１は
各インバータ共通の基準発振器である。基準発振
器１は、発振器１１、基準発振器１の出力パルス
列に重畳させる広い幅の同期パルスを発生する同
期パルス発生回路１２、オア回路１３で構成され
る。次に１０，２０，…MOは図示しないインバ
ータ１号器、２号器、…Ｍ号器の各々のゲート制
御回路を示したもので、各ゲート制御回路の内部
構成は全て同じなので、１号器のゲート制御回路
１０について説明する。１０１は基準発振器１の
出力パルス列に含まれる広い幅の同期パルスを検
出するパルス幅検出回路、１０２はパルス幅検出
回路１０１の出力に応動して起動時および運転中
の位相合せ信号を発生する合せ回路、１０３は位
相合せ回路１０２の出力をリセツト入力Ｒにリセ
ツト指令として加えられ、基準発振器１の出力を
クロツク入力としてインバータゲート信号を発生
するＮ進リングカウンタ（Ｎはインバータの方
式、相数によつて異なる）である。
期制御装置を示したものである。第１図で、１は
各インバータ共通の基準発振器である。基準発振
器１は、発振器１１、基準発振器１の出力パルス
列に重畳させる広い幅の同期パルスを発生する同
期パルス発生回路１２、オア回路１３で構成され
る。次に１０，２０，…MOは図示しないインバ
ータ１号器、２号器、…Ｍ号器の各々のゲート制
御回路を示したもので、各ゲート制御回路の内部
構成は全て同じなので、１号器のゲート制御回路
１０について説明する。１０１は基準発振器１の
出力パルス列に含まれる広い幅の同期パルスを検
出するパルス幅検出回路、１０２はパルス幅検出
回路１０１の出力に応動して起動時および運転中
の位相合せ信号を発生する合せ回路、１０３は位
相合せ回路１０２の出力をリセツト入力Ｒにリセ
ツト指令として加えられ、基準発振器１の出力を
クロツク入力としてインバータゲート信号を発生
するＮ進リングカウンタ（Ｎはインバータの方
式、相数によつて異なる）である。
第１図の位相合せ回路１０２は、例えば、第２
図に示されるように、パルス幅検出回路１０１の
出力と起動指令の論理積をとるアンド回路１０２
Ａ、アンド回路１０２Ａの出力をセツト入力、停
止指令をリセツト入力とするフリツプ・フロツプ
１０２Ｂ、パルス幅検出回路１０１の出力をノツ
ト回路１０２Ｃで反転した信号とフリツプ・フロ
ツプ１０２Ｂの出力との論理積をとるアンド回路
１０２Ｄ、フリツプ・フロツプ１０２Ｂの反転出
力とアンド回路１０２Ｄの出力との論理和をとる
オア回路１０２Ｅで構成される。第３図は、リン
グカウンタ１０３の段数Ｎが６の場合の第１図装
置の動作を示すタイムチヤートである。
図に示されるように、パルス幅検出回路１０１の
出力と起動指令の論理積をとるアンド回路１０２
Ａ、アンド回路１０２Ａの出力をセツト入力、停
止指令をリセツト入力とするフリツプ・フロツプ
１０２Ｂ、パルス幅検出回路１０１の出力をノツ
ト回路１０２Ｃで反転した信号とフリツプ・フロ
ツプ１０２Ｂの出力との論理積をとるアンド回路
１０２Ｄ、フリツプ・フロツプ１０２Ｂの反転出
力とアンド回路１０２Ｄの出力との論理和をとる
オア回路１０２Ｅで構成される。第３図は、リン
グカウンタ１０３の段数Ｎが６の場合の第１図装
置の動作を示すタイムチヤートである。
第１図の装置の動作は実公昭56−11595で示さ
れているが、起動時においてはリングカウンタ１
０３は基準発振器１の出力パルス列に含まれる同
期パルスの次のパルスから、基準パルスのカウン
トを開始し、運転中は毎サイクルあるいは数サイ
クル毎に同期パルスが発生するタイミングで、リ
ングカウンタ１０３をリセツトすることにより、
起動時あるいは運転中のインバータの出力位相が
同期パルスに対して常に決まつた位相になるよう
に制御している。したがつて、２号器以下他の各
号器についても全く同じであり、各インバータは
基準発振器１の出力パルス列に含まれる同期パル
スに同期して運転され、各インバータの出力位相
は一致する。
れているが、起動時においてはリングカウンタ１
０３は基準発振器１の出力パルス列に含まれる同
期パルスの次のパルスから、基準パルスのカウン
トを開始し、運転中は毎サイクルあるいは数サイ
クル毎に同期パルスが発生するタイミングで、リ
ングカウンタ１０３をリセツトすることにより、
起動時あるいは運転中のインバータの出力位相が
同期パルスに対して常に決まつた位相になるよう
に制御している。したがつて、２号器以下他の各
号器についても全く同じであり、各インバータは
基準発振器１の出力パルス列に含まれる同期パル
スに同期して運転され、各インバータの出力位相
は一致する。
しかるに、第１図の如き同期制御装置において
は、基準発振器１の出力と各インバータのゲート
制御回路とを結ぶ制御ケーブル上にノズル等の誤
信号が印加された場合、ノイズの波形あるいはタ
イミングによつては第３図の破線に示すように、
広い幅の同期パルスとして検出されてしまう可能
性がある。特に並列運転台数が多くなると、基準
発振器と各インバータのゲート制御回路との距離
が増すので、制御ケーブル上へ重畳するノイズが
問題となる。このような誤信号が同期パルスとし
て検出された場合、リングカウンタ１０３は不整
なタイミングでリセツトされ、インバータの出力
電圧および位相は大幅に急変し、図示されない負
荷に悪影響を及ぼしたり、通常インバータの出力
に接続されるトランスあるいは波形改善用の交流
フイルタの直流偏磁あるいは過渡現象を引起した
り、インバータのゲート信号が不整なタイミング
で変化することにより、最悪インバータは転流失
敗によるトリツプ停止となる。
は、基準発振器１の出力と各インバータのゲート
制御回路とを結ぶ制御ケーブル上にノズル等の誤
信号が印加された場合、ノイズの波形あるいはタ
イミングによつては第３図の破線に示すように、
広い幅の同期パルスとして検出されてしまう可能
性がある。特に並列運転台数が多くなると、基準
発振器と各インバータのゲート制御回路との距離
が増すので、制御ケーブル上へ重畳するノイズが
問題となる。このような誤信号が同期パルスとし
て検出された場合、リングカウンタ１０３は不整
なタイミングでリセツトされ、インバータの出力
電圧および位相は大幅に急変し、図示されない負
荷に悪影響を及ぼしたり、通常インバータの出力
に接続されるトランスあるいは波形改善用の交流
フイルタの直流偏磁あるいは過渡現象を引起した
り、インバータのゲート信号が不整なタイミング
で変化することにより、最悪インバータは転流失
敗によるトリツプ停止となる。
本発明の目的は前述の点に鑑みなされたもの
で、共通の基準発振器の出力パルスを基準信号と
して動作する複数台並列運転インバータの同期制
御装置において、基準発振器と各インバータの制
御装置とを結ぶ制御ケーブルに重畳するノイズ等
の影響を受けて、インバータの出力に大幅な急変
を引起したり、インバータがトリツプ停止したり
することのない安定でかつ信頼性の高い複数台並
列運転インバータの同期制御装置を提供すること
にある。
で、共通の基準発振器の出力パルスを基準信号と
して動作する複数台並列運転インバータの同期制
御装置において、基準発振器と各インバータの制
御装置とを結ぶ制御ケーブルに重畳するノイズ等
の影響を受けて、インバータの出力に大幅な急変
を引起したり、インバータがトリツプ停止したり
することのない安定でかつ信頼性の高い複数台並
列運転インバータの同期制御装置を提供すること
にある。
本発明はこの目的を達成するために、基準発振
器の出力パルスには各インバータの出力位相を合
せるための同期パルスは重畳させず、各インバー
タの出力を結合している共通母線の電圧位相に基
づいて、各インバータの起動および運転中の位相
合せ信号を発生するようにしたものである。
器の出力パルスには各インバータの出力位相を合
せるための同期パルスは重畳させず、各インバー
タの出力を結合している共通母線の電圧位相に基
づいて、各インバータの起動および運転中の位相
合せ信号を発生するようにしたものである。
以下、本発明の実施例を第４図を参照して説明
する。第４図において、４１は共通発振器である
が、その構成は第１図の基準発振器１のような、
出力パルス列に広い幅の同期パルスを重畳させる
回路は含まず、所謂単なる発振器である。１４，
２４，…M4はインバータ、１５，２５，…M5は
各インバータ出力を正弦波に整形するための交流
フイルタ、１６，２６，…M6は各インバータの
並列運転の投入、解列を行なうためのしや断器、
４２は各インバータの出力を結合する共通母線で
ある。なお、各インバータのゲート制御回路１
０，２０，M0の内部構成は全て同じであり、１
４１は共通母線４２の電圧位相を検出する位相検
出回路、１４２は位相検出回路１４１の出力信号
に応動して各インバータの起動時および運転中の
位相合せ回路を発生する位相合せ回路、１４３は
位相合せ回路１４２の出力で初期化（リセツト）
され、基準発振器４１の出力をクロツクパルスと
してインバータゲート信号を発生するＮ進リング
カウンタ（第１図の１０３と同等の機能である
が、クロツクパルスの立下りで動作）である。
する。第４図において、４１は共通発振器である
が、その構成は第１図の基準発振器１のような、
出力パルス列に広い幅の同期パルスを重畳させる
回路は含まず、所謂単なる発振器である。１４，
２４，…M4はインバータ、１５，２５，…M5は
各インバータ出力を正弦波に整形するための交流
フイルタ、１６，２６，…M6は各インバータの
並列運転の投入、解列を行なうためのしや断器、
４２は各インバータの出力を結合する共通母線で
ある。なお、各インバータのゲート制御回路１
０，２０，M0の内部構成は全て同じであり、１
４１は共通母線４２の電圧位相を検出する位相検
出回路、１４２は位相検出回路１４１の出力信号
に応動して各インバータの起動時および運転中の
位相合せ回路を発生する位相合せ回路、１４３は
位相合せ回路１４２の出力で初期化（リセツト）
され、基準発振器４１の出力をクロツクパルスと
してインバータゲート信号を発生するＮ進リング
カウンタ（第１図の１０３と同等の機能である
が、クロツクパルスの立下りで動作）である。
前記位相合せ回路１４２の具体列は第５図に示
される。すなわち、位相検出回路１４１の出力を
リセツト入力として基準発振器４１の出力パルス
をカウントするカウンタ１４２Ａ、カウンタ１４
２ＡのＰ番目の出力をトリガ入力とする単安定マ
ルチバイブレータ１４２Ｂ、単安定マルチバイブ
レータ１４２Ｂの出力と起動指令との論理積をと
るアンド回路１４２Ｃ、アンド回路１４２Ｃの出
力をセツト入力、停止指令をリセツト入力とする
フリツプ・フロツプ１４２Ｄ、単安定マルチバイ
ブレータ１４２Ｂの出力とフリツプ・フロツプ１
４２Ｄの出力との論理積をとるアンド回路１４２
Ｅ、アンド回路１４２Ｅの出力とフリツプ・フロ
ツプ１４２Ｄの反転出力との論理和をとるオア回
路１４２Ｆで構成される。なお、カウンタ１４２
Ａにおいて、Ｐ＝Ｎ／２となるように構成されて
いる。
される。すなわち、位相検出回路１４１の出力を
リセツト入力として基準発振器４１の出力パルス
をカウントするカウンタ１４２Ａ、カウンタ１４
２ＡのＰ番目の出力をトリガ入力とする単安定マ
ルチバイブレータ１４２Ｂ、単安定マルチバイブ
レータ１４２Ｂの出力と起動指令との論理積をと
るアンド回路１４２Ｃ、アンド回路１４２Ｃの出
力をセツト入力、停止指令をリセツト入力とする
フリツプ・フロツプ１４２Ｄ、単安定マルチバイ
ブレータ１４２Ｂの出力とフリツプ・フロツプ１
４２Ｄの出力との論理積をとるアンド回路１４２
Ｅ、アンド回路１４２Ｅの出力とフリツプ・フロ
ツプ１４２Ｄの反転出力との論理和をとるオア回
路１４２Ｆで構成される。なお、カウンタ１４２
Ａにおいて、Ｐ＝Ｎ／２となるように構成されて
いる。
次に前述の如く構成された同期制御装置の動作
を説明する。第６図は第４図の同期制御装置の動
作を示すタイムチヤート（リングカウンタ１４３
の段数Ｎが６の場合について示している）であ
る。先ず起動時の動作について説明する。最初に
起動する装置はＭ号器とすると、Ｍ号器は任意の
タイミングで起動される（起動前は共通母線４２
には電圧が現われていないので、位相検出回路
M41は動作せず、フリツプ・フロツプM42Dは任
意のタイミングでセツトされることになる）。そ
の後、Ｍ号器のしや断器Ｍ６を投入すると、共通
母線４２には、交流フイルタＭ５により整形され
た正弦波電圧が現われる（第６図Ｂ）。この共通
母線４２に現われる電圧の位相は、基準発振器４
１の出力をクロツクパルスとして動作するＭ号器
のＮ進リングカウンタM43によつて決まるので、
第６図のように基準発振器４１の出力に同期した
波形となる。この状態で１号器を起動する場合の
動作を説明すると、位相検出回路１４１は共通母
線４２の電圧が正から負に変化するタイミングt1
で検出信号を発生し（第６図Ｃ）、位相合せ回路
１４２は、位相検出回路１４１の出力に応動し、
共通発振器１の出力パルスをＰ回（Ｎ＝６とする
と、Ｐ＝３）カウント（立よりで動作）した時点
t2でＮ進リングカウンタ１４３のリセツト指令を
解除し（第６図Ｄ）、Ｎ進リングカウンタ１４３
は時刻t3より動作を開始し（第６図Ｅ）、１号器
は起動される。時刻t3は、基準発振器４１の出力
パルスの立下りのタイミングと一致しており、１
号器のインバータ１４は、共通母線４２の電圧と
同じ位相となるように起動されることになる。そ
の後、しや断器１６を投入すれば、Ｍ号器と１号
器は並列運転となる。
を説明する。第６図は第４図の同期制御装置の動
作を示すタイムチヤート（リングカウンタ１４３
の段数Ｎが６の場合について示している）であ
る。先ず起動時の動作について説明する。最初に
起動する装置はＭ号器とすると、Ｍ号器は任意の
タイミングで起動される（起動前は共通母線４２
には電圧が現われていないので、位相検出回路
M41は動作せず、フリツプ・フロツプM42Dは任
意のタイミングでセツトされることになる）。そ
の後、Ｍ号器のしや断器Ｍ６を投入すると、共通
母線４２には、交流フイルタＭ５により整形され
た正弦波電圧が現われる（第６図Ｂ）。この共通
母線４２に現われる電圧の位相は、基準発振器４
１の出力をクロツクパルスとして動作するＭ号器
のＮ進リングカウンタM43によつて決まるので、
第６図のように基準発振器４１の出力に同期した
波形となる。この状態で１号器を起動する場合の
動作を説明すると、位相検出回路１４１は共通母
線４２の電圧が正から負に変化するタイミングt1
で検出信号を発生し（第６図Ｃ）、位相合せ回路
１４２は、位相検出回路１４１の出力に応動し、
共通発振器１の出力パルスをＰ回（Ｎ＝６とする
と、Ｐ＝３）カウント（立よりで動作）した時点
t2でＮ進リングカウンタ１４３のリセツト指令を
解除し（第６図Ｄ）、Ｎ進リングカウンタ１４３
は時刻t3より動作を開始し（第６図Ｅ）、１号器
は起動される。時刻t3は、基準発振器４１の出力
パルスの立下りのタイミングと一致しており、１
号器のインバータ１４は、共通母線４２の電圧と
同じ位相となるように起動されることになる。そ
の後、しや断器１６を投入すれば、Ｍ号器と１号
器は並列運転となる。
次に、運転中の位相合せ動作について説明する
と、位相検出回路１４１は、毎サイクル共通母線
４２の電圧が正から負に変化するタイミングで検
出信号を発生し、この検出信号に応動し、位相合
せ回路１４２は共通発振器の出力パルスをＰ回カ
ウント（立上りで動作）した時点で、位相合せパ
ルスをＮ進リングカウンタ１４３に与える（第６
図D′）。Ｎ進リングカウンタ１４３はこの位相合
せパルスにより初期化（リセツト）されるが、前
述の起動の場合と同様に基準発振器４１の出力パ
ルスの立上りのタイミング（時刻t2）でリセツト
され、立下りのタイミング（時刻t3）で次のカウ
ント動作をする（第６図E′）。すなわち、万一、
Ｎ進リングカウンタ１４３が、ノイズ等の誤信号
によりミスカウントした場合でも、上記動作によ
り、インバータ１４の出力位相が共通母線４２の
電圧位相に一致するように補正されることにな
る。
と、位相検出回路１４１は、毎サイクル共通母線
４２の電圧が正から負に変化するタイミングで検
出信号を発生し、この検出信号に応動し、位相合
せ回路１４２は共通発振器の出力パルスをＰ回カ
ウント（立上りで動作）した時点で、位相合せパ
ルスをＮ進リングカウンタ１４３に与える（第６
図D′）。Ｎ進リングカウンタ１４３はこの位相合
せパルスにより初期化（リセツト）されるが、前
述の起動の場合と同様に基準発振器４１の出力パ
ルスの立上りのタイミング（時刻t2）でリセツト
され、立下りのタイミング（時刻t3）で次のカウ
ント動作をする（第６図E′）。すなわち、万一、
Ｎ進リングカウンタ１４３が、ノイズ等の誤信号
によりミスカウントした場合でも、上記動作によ
り、インバータ１４の出力位相が共通母線４２の
電圧位相に一致するように補正されることにな
る。
なお、共通母線４２に負荷が接続された場合、
交流フイルタの動作により、各インバータと共通
母線４１の電圧位相はずれることになり、例え
ば、先に起動したＭ号器が既に負荷運転をした場
合、第６図Ｂの破線の如く共通母線４２の電圧位
相は遅れる。この場合、位相検出回路１４１は第
６図Ｃの破線の如き検出信号を発生するが、通
常、基準発振器４１の出力パルスの周期に比べ電
圧位相のずれは短い（第４図の実施例では、Ｎ＝
６で基準発振器４１の出力パルスの周期は電気角
で60゜相当）ので、前述の動作と同様の動作によ
り、起動時および運転中の位相合せが行なわれ
る。
交流フイルタの動作により、各インバータと共通
母線４１の電圧位相はずれることになり、例え
ば、先に起動したＭ号器が既に負荷運転をした場
合、第６図Ｂの破線の如く共通母線４２の電圧位
相は遅れる。この場合、位相検出回路１４１は第
６図Ｃの破線の如き検出信号を発生するが、通
常、基準発振器４１の出力パルスの周期に比べ電
圧位相のずれは短い（第４図の実施例では、Ｎ＝
６で基準発振器４１の出力パルスの周期は電気角
で60゜相当）ので、前述の動作と同様の動作によ
り、起動時および運転中の位相合せが行なわれ
る。
このようにして、各インバータのゲート制御回
路内のＮ進リングカウンタの動作タイミングを共
通母線の電圧位相に合せるようにすることによ
り、従来のように基準発振器の出力に同期パルス
を重畳させなくても、各インバータを同期制御す
ることができる。共通母線に重畳するノイズのレ
ベルとしては、主回路のレベルに対しては低いの
で、所謂Ｓ／Ｎ比は高い。したがつて、従来の制
御装置のように基準発振器と各インバータのゲー
ト制御回路とを結ぶ制御ケーブル上に重畳するノ
イズ等により、インバータが誤動作してトリツプ
停止するというようなことは極めて起りにくくな
る。
路内のＮ進リングカウンタの動作タイミングを共
通母線の電圧位相に合せるようにすることによ
り、従来のように基準発振器の出力に同期パルス
を重畳させなくても、各インバータを同期制御す
ることができる。共通母線に重畳するノイズのレ
ベルとしては、主回路のレベルに対しては低いの
で、所謂Ｓ／Ｎ比は高い。したがつて、従来の制
御装置のように基準発振器と各インバータのゲー
ト制御回路とを結ぶ制御ケーブル上に重畳するノ
イズ等により、インバータが誤動作してトリツプ
停止するというようなことは極めて起りにくくな
る。
また、基準発振器の構成としては、その出力に
同期パルスを重畳させる必要はないので、単なる
パルス列を発生するための簡単な回路構成とな
り、基準発振器の信頼性は、もとより並列運転シ
ステム全体の信頼性が向上する。
同期パルスを重畳させる必要はないので、単なる
パルス列を発生するための簡単な回路構成とな
り、基準発振器の信頼性は、もとより並列運転シ
ステム全体の信頼性が向上する。
以上、本発明の実施例を述べたが、上記実施例
では、位相合せ回路１４２は、位相合せ信号を毎
サイクルＮ進リングカウンタへ与えているが、数
サイクル毎あるいは一定時間毎に与えるようにし
てもよい。
では、位相合せ回路１４２は、位相合せ信号を毎
サイクルＮ進リングカウンタへ与えているが、数
サイクル毎あるいは一定時間毎に与えるようにし
てもよい。
また、上記実施例の説明においては、基準発振
器４１は各インバータの制御回路に含まれず単独
で設置するような構成としているが、各インバー
タの制御回路内への発振器を設置して、そのうち
任意の１台を選択して動作させる待機冗長システ
ムで構成してもよい。
器４１は各インバータの制御回路に含まれず単独
で設置するような構成としているが、各インバー
タの制御回路内への発振器を設置して、そのうち
任意の１台を選択して動作させる待機冗長システ
ムで構成してもよい。
以上の説明のように、本発明によれば、共通の
基準発振器の出力パルスを基準信号として各イン
バータの出力位相を制御する複数台並列運転イン
バータの同期制御装置において、基準発振器の出
力パルス列に重量するノイズ等の影響を受けない
とともに基準発振器としては簡単な構成とした安
定でかつ信頼性の高い複数台並列運転インバータ
の同期制御装置を提供することができる。
基準発振器の出力パルスを基準信号として各イン
バータの出力位相を制御する複数台並列運転イン
バータの同期制御装置において、基準発振器の出
力パルス列に重量するノイズ等の影響を受けない
とともに基準発振器としては簡単な構成とした安
定でかつ信頼性の高い複数台並列運転インバータ
の同期制御装置を提供することができる。
第１図は従来の複数台並列運転インバータの同
期制御装置の一例を示すブロツク図、第２図は第
１図装置の位相合せ回路の具体的構成例を示す回
路図、第３図は第１図装置の動作を示すタイムチ
ヤート、第４図は、複数台並列運転インバータの
主回路構成および本発明による同期制御装置の一
実施例を示すブロツク図、第５図は第４図の実施
例における位相合せ回路の具体的構成例を示す回
路図、第６図は第４図実施例の動作を示すタイム
チヤートである。 ４１……基準発振器、１４，２４〜M4……イ
ンバータ、１４１……位相検出回路、１４２……
位相合せ回路、１４３……Ｎ進リングカウンタ。
期制御装置の一例を示すブロツク図、第２図は第
１図装置の位相合せ回路の具体的構成例を示す回
路図、第３図は第１図装置の動作を示すタイムチ
ヤート、第４図は、複数台並列運転インバータの
主回路構成および本発明による同期制御装置の一
実施例を示すブロツク図、第５図は第４図の実施
例における位相合せ回路の具体的構成例を示す回
路図、第６図は第４図実施例の動作を示すタイム
チヤートである。 ４１……基準発振器、１４，２４〜M4……イ
ンバータ、１４１……位相検出回路、１４２……
位相合せ回路、１４３……Ｎ進リングカウンタ。
Claims (1)
- １ 共通の基準発振器の出力パルスを基準信号と
して、各インバータの出力位相を制御する複数台
並列運転インバータの同期制御装置において、各
インバータの出力を結合する共通母線の電圧が印
加され該電圧の極性が一方から他方に変化するタ
イミングに同期した信号を発生する位相検出回路
と、該位相検出回路の出力信号により前記共通の
基準発振器の出力パルスのカウントを開始するＮ
進カウンタと、該カウンタのＰ番目（Ｐ＝Ｎ／
２）のカウント出力をセツト入力、停止指令をリ
セツト入力とするフリツプ・フロツプで構成した
位相合せ回路と、該位相合せ回路の出力信号で初
期化され前記基準発振器の出力パルスをクロツク
パルスとして動作するＮ進リングカウンタで構成
される複数台並列運転インバータの同期制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169247A JPS6062830A (ja) | 1983-09-16 | 1983-09-16 | 複数台並列運転インバ−タの同期制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169247A JPS6062830A (ja) | 1983-09-16 | 1983-09-16 | 複数台並列運転インバ−タの同期制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6062830A JPS6062830A (ja) | 1985-04-11 |
| JPH053210B2 true JPH053210B2 (ja) | 1993-01-14 |
Family
ID=15882967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58169247A Granted JPS6062830A (ja) | 1983-09-16 | 1983-09-16 | 複数台並列運転インバ−タの同期制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6062830A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6165600B2 (ja) * | 2013-11-19 | 2017-07-19 | 株式会社東芝 | 位相推定装置、信号生成装置、同期システム及び信号処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5383019A (en) * | 1976-12-28 | 1978-07-22 | Meidensha Electric Mfg Co Ltd | Load selector circuit for plurality of inverters |
| JPS555023A (en) * | 1978-06-23 | 1980-01-14 | Fuji Electric Co Ltd | Synchronous operation control circuit |
-
1983
- 1983-09-16 JP JP58169247A patent/JPS6062830A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5383019A (en) * | 1976-12-28 | 1978-07-22 | Meidensha Electric Mfg Co Ltd | Load selector circuit for plurality of inverters |
| JPS555023A (en) * | 1978-06-23 | 1980-01-14 | Fuji Electric Co Ltd | Synchronous operation control circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6062830A (ja) | 1985-04-11 |
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