JPH05308288A - ディジタル／アナログ変換器 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 グリッヂを低減させる単位電流源セルを用い
た、精度を高くする。 【構成】 単位電流源セル１００は、その入力部を形成
している定電流制御部１０と定電流源２０とを備えてい
る。ＰｃｈＦＥＴ２１のゲートにはＶＢ端子により適当
な電位が与えられており、これによって定電流源２０は
定電流源となっている。定電流源２０により作られるIo
utへの定電流は、定電流制御部１０によるＳＳ２信号ま
たはＳＳ１信号が夫々ＮｃｈＦＥＴ２３及び２２を制御
することによりオンオフされる。定電流制御部１０は、
カラムとローとの２つのデコーダ出力が各端子、Ｘｉ、
ＸｉＢ、Ｙｉ、ＹｉＢ、Ｙｉ＋１、及びＹｉ＋１Ｂに印
加されると、これらの出力信号に応じて、出力信号ＳＳ
１及びＳＳ２が互いに相補的な関係となるよう制御し、
しかもタイムラグの非常に小さい信号を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル入力信号を
出力ディジタル値に対応するアナログ信号に変換するデ
ィジタル／アナログ変換器に関し、特に単位電流源セル
を複数個有しており、ディジタル入力信号に対応した数
の単位電流源セルの出力電流を出力端子に接続し、その
加算電流値をアナログ出力として得るようにした電流加
算型のディジタル／アナログ変換器に関する。

【０００２】

【従来の技術】図９に、従来におけるマトリクス方式デ
ィジタル／アナログ変換器の単位電流源セルの回路図を
示す。

【０００３】この従来の単位電流源セルはＸi 端子、Ｙ
i 端子、Ｙi+1 端子、ＶＢ端子、及びＩout 端子を有す
る回路であって、ＰｃｈＦＥＴ７１と、一対の電流スイ
ッチであるＮｃｈＦＥＴ７２及び７３とを含む定電流源
７０、これらの電流スイッチを制御するＯＲ−ＮＡＮＤ
回路７４、並びにＮｃｈＦＥＴ７３のゲートに接続され
ているＳＳ２信号を作るインバータ７５から構成されて
いる。

【０００４】また、この単位電流源セルの真理値表を図
１０に示す。

【０００５】単位電流源セルの動作においては、Ｘi 端
子、Ｙi 端子、Ｙi+1 端子によりＳＳ１信号が「０」の
場合、ＮｃｈＦＥＴ７２はＯＦＦ、ＮｃｈＦＥＴ７３は
ＯＮとなり、ＰｃｈＦＥＴ７１で作られる定電流がＩou
t 端子へと流れる。次に、信号ＳＳ１が「１」の時、Ｎ
ｃｈＦＥＴ７２はＯＮ、ＮｃｈＦＥＴ７３はＯＦＦにな
り、定電流はＮｃｈＦＥＴ７２を通してグラウンドへ流
れＩout 端子へは流れなくなる。このように、ＯＲ−Ｎ
ＡＮＤ回路７４によりスイッチングトランジスタをＯ
Ｎ、ＯＦＦさせＩout 端子に流れる電流の有無を制御す
る。

【０００６】また、従来の単位電流源セルの他の例の回
路図を図１１に示す。

【０００７】単位電流源セル６００は、Ｓi 端子、ＶＢ
端子及びＩout 端子を有する回路であって、定電流源８
０を構成するＰｃｈＦＥＴ８１及び一対の電流スイッチ
であるＮｃｈＦＥＴ８２及び８３、並びにＮｃｈＦＥＴ
８３のゲートに接続されているＳＳ２信号を作るインバ
ータ８４から構成されている。また、Ｉout 端子に接続
されている外付けの抵抗Ｒに流れる電流が電位としてＩ
out 端子に出力される。

【０００８】この単位電流源セルの動作では、Ｓｉ端子
の入力信号が「０」の場合、ＳＳ１信号は「０」、ＳＳ
２信号は「１」であるので、ＮｃｈＦＥＴ８２はオフ、
ＮｃｈＦＥＴ８３はオンとなり、ＰｃｈＦＥＴ８１で作
られる定電流がＩout 端子へと流れる。次に、Ｓｉ端子
の入力信号が「１」の場合、ＳＳ１信号は「１」、ＳＳ
２信号は「０」であるので、ＮｃｈＦＥＴ８２はオン、
ＮｃｈＦＥＴ８３はオフとなり、定電流はＮｃｈＦＥＴ
８２を通してグラウンドへ流れ、Ｉout 端子へは流れな
くなる。この様に、ＳＳ１及びＳＳ２信号によりスイッ
チングトランジスタをオンオフさせ、Ｉout 端子に流れ
る電流を制御し、その結果、Ｉout 端子の電位を変化さ
せる。

【０００９】このようにして構成された単位電流源セル
を３ビットのセグメント方式ディジタル・アナログ変換
器に適用した場合の構成例を図５に示す。

【００１０】変換器は、３ビットのディジタル入力信号
の分解能に対応した７個の単位電流源セルＩ１〜Ｉ７を
有しており、ディジタル入力信号ｂ１〜ｂ３の１０進数
に対応する数の単位電流源セルの出力端子を変換器の出
力端子Ｉout に接続する。これによって、ディジタル入
力信号に応じた数の単位電流源セルが加算し、アナログ
出力信号を出力する。

【００１１】例えば、ディジタル入力コード（ｂ３，ｂ
２，ｂ１）が（０，１，０）の場合、Ｉ１及びＩ２の単
位電流源を選択するＳＴ１及びＳＴ２をＯＮさせ出力端
子Ｉout へ接続して、Ｉout には（０，１，０）の１０
進数「２」に対応して１単位電流源の２倍の電流を出力
する。また、ディジタル入力コードが（１，１，１）の
場合、Ｉ１〜Ｉ７全ての単位電流源を選択するスイッチ
が全てオンとなり、出力端子へ接続されるフルスケール
のアナログ出力電流を得る。この様にして、セグメント
方式のディジタル／アナログ変換器はディジタル入力信
号に対応したアナログ出力を得る。

【００１２】

【発明が解決しようとする課題】上記従来のディジタル
／アナログ変換器における単位電流源セルにおいては、
スイッチングトランジスタにおけるスイッチングのタイ
ムラグによりグリッヂが発生する。スイッチングトラン
ジスタは相補的に変化する必要があるが、これらのトラ
ンジスタの２つのゲート信号が同じ信号から生成される
ため、その２つのゲート信号にインバータ１段分の遅延
差が生じ、トランジスタのスイッチング時にタイムラグ
が起こりグリッヂが発生する。ここでタイムラグによる
グリッヂというのは、図９において説明すると以下のよ
うになる。最初ＳＳ１信号がＬｏｗ，ＳＳ２信号がＨｉ
ｇｈであったとする。このときＩout には１単位電流源
セル分の電流が流れている。つぎにデコーダ出力が変化
しＯＲ−ＮＡＮＤ回路７４の出力であるＳＳ１信号がＨ
ｉｇｈになるとＳＳ２信号がＬｏｗになる間、トランジ
スタ７２及び７３が共に導通状態になる。したがって、
Ｉout には１／２単位電流源セル分の電流が流れ、ＳＳ
２信号がＬｏｗに確定すると電流が流れなくなる。

【００１３】この１つの電流源セルで発生するタイムラ
グによるグリッヂは１／２ＬＳＢ分であるが、同時に変
化する単位電流源セルは複数あるのでそのとき発生する
タイムラグによるグリッヂは無視できない。

【００１４】また、グリッヂは、ＭＯＳ型ＦＥＴのゲー
トにパルスを印加したときにゲートードレイン及びソー
ス間のオーバラップ容量によって発生する切り替えノイ
ズでもある。この単位電流源セルのスイッチトランジス
タのドレイン又はソースに発生するタイムラグによるグ
リッヂの問題は、該ドレイン又はソースの電位が直ちに
出力端子へと接続されることにより直線性の低下を招く
ものである。

【００１５】従って、本発明は、スイッチングトランジ
スタにおけるスイッチングのタイムラグにより発生する
グリッヂ、又はスイッチングトランジスタのドレイン又
はソースに発生する切り換えノイズであるグリッヂを低
減させる単位電流源セルを用いた、精度の高いディジタ
ル／アナログ変換器を提供するものである。

【００１６】

【課題を解決するための手段】本発明によれば、複数の
単位電流源セルを有しており、ディジタル入力信号に対
応した数の単位電流源セルを出力に接続し各単位電流源
セルの電流を加算してアナログ出力信号を得るディジタ
ル／アナログ変換器であって、単位電流源セルが、夫
々、電源に接続されたトランジスタ、及び、該トランジ
スタに接続されており電流スイッチである一対のスイッ
チングトランジスタを含む定電流源と、定電流源を制御
する相補的な一対の信号、即ち一方がハイ状態の信号で
あるならば、もう一方はロー状態であり、又は、逆の状
態である信号を高速に出力する定電流源制御部とを備え
たディジタル／アナログ変換器が提供される。

【００１７】さらに、本発明によれば、複数の単位電流
源セルを有しており、ディジタル入力信号に対応した数
の単位電流源セルを出力に接続し各単位電流源セルの電
流を加算してアナログ出力信号を得るディジタル／アナ
ログ変換器であって、単位電流源セルが、夫々、電源に
接続されたトランジスタと、該トランジスタに接続され
ており電流スイッチである一対のスイッチングトランジ
スタと、出力側の前記スイッチングトランジスタの一つ
の一方の電極に接続されているスイッチングにおける切
り換えノイズであるグリッヂを削減するためのグリッヂ
削減用トランジスタとを備えたディジタル／アナログ変
換器が提供される。

【００１８】

【作用】上記構成によれば、スイッチングのタイムラグ
により発生するグリッヂがタイムラグを小さくすること
により削減され精度の高いディジタル／アナログ変換器
が実現できる。

【００１９】また、上記構成によれば、スイッチングト
ランジスタの出力端にスイッチングにおける切り換えノ
イズであるグリッヂを削減するためのトランジスタを接
続することにより、精度の高いディジタル／アナログ変
換器が実現できる。

【００２０】

【実施例】以下、本発明の実施例を図面に従って詳細に
説明する。

【００２１】図１は本発明に係わるディジタル／アナロ
グ変換器の単位電流源セルの一実施例の回路を示すもの
であり、図２に上記単位電流源セルの真理値表を示す。
本実施例はマトリクス方式ディジタル／アナログ変換器
に関する。

【００２２】単位電流源セル１００は、その入力部を形
成している定電流制御部１０と定電流源２０とを備えて
いる。定電流源２０は、ＰｃｈＦＥＴ２１とＮｃｈＦＥ
Ｔ２２及び２３とから構成されており、ＰｃｈＦＥＴ２
１のドレインはＮｃｈＦＥＴ２２及び２３のソースに接
続されている。ＰｃｈＦＥＴ２１のゲートにはＶＢ端子
により適当な電位が与えられており、これによって定電
流源２０は定電流源となっている。また、ＰｃｈＦＥＴ
２１のソースには、定電位ＶＤＤが接続されている。

【００２３】定電流源２０は、ＮｃｈＦＥＴ２２及び２
３のゲートに夫々印加される互いに相補的な信号ＳＳ１
及びＳＳ２によってオンオフされ、Ｉout 端子へと電流
を供給もしくは供給を停止する。

【００２４】定電流制御部１０は、Ｘi 端子、Ｘi Ｂ端
子、Ｙi 端子、Ｙi Ｂ端子、Ｙi+1端子、及びＹi+1 Ｂ
端子に、夫々ゲートが接続されているＮｃｈＦＥＴ１
６、１３、１７、１５、１８、及び１４を有している。
定電流制御部１０は、さらにＰｃｈＦＥＴ１１及び１２
を備えており、これらのトランジスタのソースには定電
位ＶＤＤが接続されており、各ドレインには夫々、Ｎｃ
ｈＦＥＴ１３及び１５のソースと、ＮｃｈＦＥＴ１６及
び１８のソースが接続されている。ＮｃｈＦＥＴ１３及
び１５の他方の電極は、ＮｃｈＦＥＴ１４の一方の電極
が接続されており、また、ＮｃｈＦＥＴ１４の他方の電
極はグラウンドに接続されている。

【００２５】ＮｃｈＦＥＴ１６の他方の電極は、Ｎｃｈ
ＦＥＴ１７の一方の電極に接続されており、ＮｃｈＦＥ
Ｔ１７のもう一方の電極はグラウンドに接続されてい
る。また、ＮｃｈＦＥＴ１８のもう一方の電極もグラウ
ンドに接続されている。

【００２６】さらに、ＰｃｈＦＥＴ１１の電位ＶＤＤに
接続されていないもう一方の電極は、ＰｃｈＦＥＴ１２
のゲート電極、及び定電流源２０のＮｃｈＦＥＴ２３の
ゲートに接続されている。同様に、ＰｃｈＦＥＴ１２の
電位ＶＤＤに接続されていないもう一方の電極は、Ｐｃ
ｈＦＥＴ１１のゲート電極、及び定電流源２０のＮｃｈ
ＦＥＴ２２のゲートに接続されている。

【００２７】この単位電流源セル１００の作用について
以下に示す。

【００２８】定電流源２０により作られるＩout への定
電流は、上記したように、定電流制御部１０によるＳＳ
２信号またはＳＳ１信号が夫々ＮｃｈＦＥＴ２３及び２
２を制御することによりオンオフされる。

【００２９】定電流制御部１０は、カラムとローとの２
つのデコーダ出力が各端子、Ｘi 、Ｘi Ｂ、Ｙi 、Ｙi
Ｂ、Ｙi+1 、及びＹi+1 Ｂに印加されると、これらの出
力信号に応じて、出力信号ＳＳ１及びＳＳ２が互いに相
補的な関係となるよう制御し、しかもタイムラグの非常
に小さい信号を出力する。

【００３０】図２の論理表において、例えば、（Ｘi ，
Ｙi ，Ｙi+1 ）＝（１，１，０）である場合、その反転
関係にある（Ｘi Ｂ，Ｙi Ｂ，Ｙi+1 Ｂ）は（０，０，
１）である。この場合、定電流制御部１０のＮｃｈＦＥ
Ｔ１４，１６，及び１７は導通状態になる。これによっ
て、ＰｃｈＦＥＴ１２とＮｃｈＦＥＴ１６及び１８との
接続点は、グラウンド電位に接続されるので、ＳＳ１信
号はＬｏｗ状態となり、同時にＰｃｈＦＥＴ１１がＯＮ
することによりＳＳ２信号がＨｉｇｈ状態に引き上げら
れる。これによって、定電流源２０はＯＮとなりＩout
端子より電流が外部へと供給される。この場合、ＳＳ１
信号及びＳＳ２信号の相補的な変化に生じるタイムラグ
は非常に小さい。

【００３１】また、（Ｘi ，Ｙi ，Ｙi+1 ）＝（０，
１，０）の場合、（Ｘi Ｂ，Ｙi Ｂ，Ｙi+1 Ｂ）＝
（１，０，１）となるので、ＮｃｈＦＥＴ１３、１４及
び１７が導通状態になり、これによってＳＳ２信号がＬ
ｏｗ状態に至る。そして、ＰｃｈＦＥＴ１２がＯＮして
ＳＳ１信号がＨｉｇｈ状態に引き上げられる。

【００３２】このようにして構成された単位電流源セル
を６ビットのマトリクス型のディジタル／アナログ変換
器の単位電流源セルとして適用した一例を図４に示す。

【００３３】この種の変換器は、上記の実施例の単位電
流源セルを２次元配列し、入力ディジタル信号に対応し
た数のセルがＩout に接続される。フルスケール時には
左角上のセル１つを残して全てのセルがＩout へ接続さ
れフルスケールの電流出力を得る。単位電流源セルの端
子Ｘi には、カラムデコーダ回路４１からの出力信号が
接続され、端子Ｙi 及びＹi+1 には、ローデコーダ回路
４２からの出力信号が接続される。即ち、単位電流源セ
ルは、夫々、ローデコーダ回路４２からセレクト信号を
印加された場合出力状態となる。また、ローデコーダ回
路４２により選択されている単位電流源セル列におい
て、カラムデコーダ回路４１からの選択信号が印加され
た際にＩout 端子への接続を行う電流スイッチが具備さ
れている。

【００３４】例えば、ここで、入力ディジタル信号（ｂ
６，ｂ５，ｂ４，ｂ３，ｂ２，ｂ１）が（０，１，１，
１，１，０）であったとする。上位３ビットはローデコ
ーダ回路４２で（ｂ６，ｂ５，ｂ４）＝（０，１，１）
＝「３」なので、下から３行目までのセル列が選択され
る。また下位３ビットは（ｂ３，ｂ２，ｂ１）＝（１，
１，０）＝「６」なので、下から４列目のセルのうち右
から６番目のセルまでが選択される。ここで、単位電流
源セルは図中斜線で示すように、合計３０個のセルがＩ
out に接続される。即ち、（０，１，１，１，１，０）
の１０進数「３０」に対応した数の単位電流源セルが出
力端子へ連絡され、入力ディジタル信号はこれに対応し
たアナログ出力を得る。

【００３５】上記構成のような電流源セルにおいては、
スイッチングトランジスタにおけるスイッチングのタイ
ムラグが非常に小さく、また高速にスイッチングし、し
たがって各々の単位電流源セルに発生するタイムラグに
よるグリッヂが小さくなり最終的に出力されるスイッチ
ングのタイムラグにより発生するグリッヂが低減され精
度が高くなり、高速動作が可能になる。

【００３６】次に、セグメント方式ディジタル・アナロ
グ変換器に用いる単位電流源セルの一実施例について図
３に従って詳細に説明する。

【００３７】単位電流源セル２００は、その入力部を形
成している定電流制御部３０と定電流源４０とを備えて
いる。定電流源４０は、上記した第一実施例の単位電流
源セル１００と同様に、１つのＰｃｈＦＥＴと２つのＮ
ｃｈＦＥＴとから構成されており、同様な構成を有して
いる。

【００３８】定電流源４０は、２つのＮｃｈＦＥＴゲー
トに夫々印加される互いに相補的な信号ＳＳ１及びＳＳ
２によってオンオフされ、Ｉout 端子へと電流を供給も
しくは供給を停止する。

【００３９】定電流制御部３０は、Ｓi 端子及びＳi Ｂ
端子に、夫々ゲートが接続されているＮｃｈＦＥＴ３４
及び３３を有している。定電流制御部３０は、さらにＰ
ｃｈＦＥＴ３１及び３２を備えており、これらのトラン
ジスタのソースには定電位ＶＤＤが接続されており、各
ドレインには夫々、ＮｃｈＦＥＴ３３及び３４のソース
が接続されている。ＮｃｈＦＥＴ３３及び３４の他方の
電極は、共にグラウンドに接続されている。

【００４０】ＰｃｈＦＥＴ３１の電位ＶＤＤに接続され
ていないもう一方の電極は、ＰｃｈＦＥＴ３２のゲート
電極、及び定電流源４０のＩout 端子に接続されている
方のＮｃｈＦＥＴのゲートに接続されている。同様に、
ＰｃｈＦＥＴ３２の電位ＶＤＤに接続されていないもう
一方の電極は、ＰｃｈＦＥＴ３１のゲート電極、及び定
電流源４０のもう一つのＮｃｈＦＥＴのゲートに接続さ
れている。

【００４１】この単位電流源セル２００の作用について
以下に示す。

【００４２】定電流源４０により作られるＩout への定
電流は、上記したように、定電流制御部３０によるＳＳ
２信号またはＳＳ１信号が夫々２つのＮｃｈＦＥＴを制
御することによりオンオフされる。

【００４３】ここで、ＳＳ１信号、ＳＳ２信号は相補的
な関係にある。つまり、破線内の定電流制御部３０はデ
コーダ出力Ｓi 信号及びＳi Ｂ信号により制御され、こ
れに応じた互いに相補的でかつタイムラグの非常に小さ
いＳＳ１信号及びＳＳ２信号を定電流源４０に出力す
る。

【００４４】このようにして構成された単位電流源セル
を図５に示すようなセグメント方式ディジタル・アナロ
グ変換器における単位電流源セルとして適用する。これ
は３ビットのセグメント方式ディジタル・アナログ変換
器の一例である。

【００４５】変換器は、３ビットのディジタル入力信号
の分解能に対応した７個の単位電流源セルＩ１〜Ｉ７を
有しており、ディジタル入力信号ｂ１〜ｂ３の１０進数
に対応する数の単位電流源セルの出力端子を変換器の出
力端子Ｉout に接続する。これによって、ディジタル入
力信号に応じた数の単位電流源セルが加算し、アナログ
出力信号を出力する。

【００４６】例えば、ディジタル入力コード（ｂ３，ｂ
２，ｂ１）が（０，１，０）の場合、Ｉ１及びＩ２の単
位電流源を選択するＳＴ１及びＳＴ２をＯＮさせ出力端
子Ｉout へ接続して、Ｉout には（０，１，０）の１０
進数「２」に対応して１単位電流源の２倍の電流を出力
する。また、ディジタル入力コードが（１，１，１）の
場合、Ｉ１〜Ｉ７全ての単位電流源を選択するスイッチ
が全てオンとなり、出力端子へ接続されるフルスケール
のアナログ出力電流を得る。この様にして、セグメント
方式のディジタル／アナログ変換器はディジタル入力信
号に対応したアナログ出力を得る。

【００４７】上記構成のような電流源セルにおいても、
スイッチングトランジスタにおけるスイッチングのタイ
ムラグが非常に小さく、また高速にスイッチングし、し
たがって各々の単位電流源セルに発生するタイムラグに
よるグリッヂが小さくなり最終的に出力されるスイッチ
ングのタイムラグにより発生するグリッヂが低減され精
度が高くなり、高速動作が可能になる。

【００４８】次に、マトリクス方式ディジタル／アナロ
グ変換器に適用する単位電流源セルの第２の発明の実施
例について説明する。

【００４９】図６は本発明に係わるマトリクス方式ディ
ジタル／アナログ変換器の単位電流源セルの他の実施例
の回路を示すものであり、図７に上記単位電流源セルの
真理値表を示す。

【００５０】単位電流源セル３００は、Ｘi 端子、Ｙi
端子、Ｙi+1 端子、ＶＢ端子、Ｉout 端子を有する回路
であって、定電流源５０を構成するＰｃｈＦＥＴ５１、
一対の電流スイッチであるＮｃｈＦＥＴ５２及び５３、
常に定電位ＶＤＤによってゲートがＨｉｇｈ状態に固定
されているＮｃｈＦＥＴ５４、ＮｃｈＦＥＴ５２及び５
３の電流スイッチを制御するＯＲ−ＮＡＮＤ回路５５、
並びにＮｃｈＦＥＴ５３のゲートに接続されているＳＳ
２信号を作るインバータ５６から構成されている。

【００５１】単位電流源セルの動作においては、図７に
示すように、例えば、Ｘi 端子、Ｙi 端子、Ｙi+1 端子
によりＳＷ１信号が「０」の場合、ＮｃｈＦＥＴ３２は
ＯＦＦ、ＮｃｈＦＥＴ３３はＯＮとなり、ＰｃｈＦＥＴ
３１で作られる定電流がＩout 端子へと流れる。次に、
信号ＳＷ１が「１」の時、ＮｃｈＦＥＴ３２はＯＮ、Ｎ
ｃｈＦＥＴ３３はＯＦＦになり、定電流はＮｃｈＦＥＴ
３２を通してグラウンドへ流れＩout 端子へは流れなく
なる。このように、ＯＲ−ＮＡＮＤ回路３５によりスイ
ッチングトランジスタをＯＮ、ＯＦＦさせＩout 端子に
流れる電流の有無を制御する。

【００５２】ＰｃｈＦＥＴ５１の一方の電極は、定電位
ＶＤＤに接続されており、他方の電極はＮｃｈＦＥＴ５
２及び５３の一方の電極に接続されている。ＰｃｈＦＥ
Ｔ５１のゲートにはＶＢ端子により適当な電位が与えら
れており、これによって定電流源５０は定電流源となっ
ている。

【００５３】定電流源５０は、ＮｃｈＦＥＴ５２及び５
３のゲートに夫々印加される互いに相補的な信号ＳＳ１
及びＳＳ２によってオンオフされ、Ｉout 端子へと電流
を供給もしくは供給を停止する。

【００５４】ＮｃｈＦＥＴ５４は、ＮｃｈＦＥＴ５３の
スイッチング時に発生する切り換えノイズであるグリッ
ヂを低減する働きを有する。即ち、ＮｃｈＦＥＴ５３の
一方の電極とＮｃｈＦＥＴ５４の電極とを接続するライ
ン上の信号に発生する切り換えノイズであるグリッヂ
は、ＮｃｈＦＥＴ５４の抵抗成分及びキャパシタンス成
分により小さくなり、その結果端子に出力される切り換
えノイズであるグリッヂは低減される。

【００５５】上記実施例の単位電流源セルは、上記した
図１に示す実施例と同様に、６ビットのディジタル／ア
ナログ変換器に適用され得る。

【００５６】次に、セグメント方式ディジタル／アナロ
グ変換器に適用する単位電流源セルの他の実施例につい
て説明する。

【００５７】図８は本発明に係わるセグメント方式ディ
ジタル／アナログ変換器の単位電流源セルの他の実施例
の回路の一例を示すものである。

【００５８】単位電流源セル４００は、Ｓi 端子、ＶＢ
端子及びＩout 端子を有する回路であって、定電流源６
０を構成するＰｃｈＦＥＴ６１、一対の電流スイッチで
あるＮｃｈＦＥＴ６２及び６３、常に定電位ＶＤＤによ
ってゲートがＨｉｇｈ状態に固定されているＮｃｈＦＥ
Ｔ６４、並びにＮｃｈＦＥＴ６３のゲートに接続されて
いるＳＳ２信号を作るインバータ６５から構成されてい
る。

【００５９】ＮｃｈＦＥＴ６２のゲート及びインバータ
６５の入力は、Ｓｉ端子に接続されている。定電流源６
０は、Ｓｉ端子を介して２つのＮｃｈＦＥＴ６２及び６
３ゲートに夫々印加される互いに相補的な信号ＳＳ１及
びＳＳ２によってオンオフされ、Ｉout 端子へと電流を
供給もしくは供給を停止する。

【００６０】ＮｃｈＦＥＴ６４は、ＮｃｈＦＥＴ６３の
スイッチングで発生する切り換えノイズであるグリッヂ
を低減する働きを有する。即ち、ＮｃｈＦＥＴ６３の一
方の電極とＮｃｈＦＥＴ６４の電極とを接続するライン
上の信号に発生する切り換えノイズであるグリッヂは、
ＮｃｈＦＥＴ６４の抵抗成分及びキャパシタンス成分に
より小さくなり、その結果端子に出力される切り換えノ
イズであるグリッヂは低減される。

【００６１】上記第４の実施例の単位電流源セルは、上
記した図３に示す実施例と同様に、図５に示した３ビッ
トのセグメント方式のディジタル／アナログ変換器に適
用され得る。

【００６２】

【発明の効果】以上詳細に述べたように、本発明による
ディジタル／アナログ変換器は、単位電流源セルが、夫
々、電源に接続されたトランジスタ、及び、該トランジ
スタに接続されており電流スイッチである一対のスイッ
チングトランジスタを含む定電流源と、定電流源を制御
する相補的な一対の信号、即ち一方がハイ状態の信号で
あるならば、もう一方はロー状態であり、又は、逆の状
態である信号を高速に出力する定電流源制御部とを備え
たので、単位電流源セルのスイッチングが相補的でかつ
高速であり、出力されるタイムラグによるグリッヂが低
減され精度が高くかつ高速なディジタル／アナログ変換
器を提供できる。

【００６３】また、第２の発明によれば、単位電流源セ
ルは、夫々、電源に接続されたトランジスタと、該トラ
ンジスタに接続されており電流スイッチである一対のス
イッチングトランジスタと、出力側のスイッチングトラ
ンジスタの一つの一方の電極に接続されているスイッチ
ングにおける切り換えノイズであるグリッヂを削減する
ためのグリッヂ削減用トランジスタとを備えたので、こ
のグリッヂ削減用トランジスタの抵抗成分及びキャパシ
タンス成分の効果により、スイッチング時の切り換えノ
イズであるグリッヂを効果的に削減することができるデ
ィジタル／アナログ変換器を提供できる。

【図面の簡単な説明】

【図１】本発明に係る、マトリクス方式ディジタル／ア
ナログ変換器のための単位電流源セルの第１実施例の電
気回路図である。

【図２】図１に示す単位電流源セルの真理値表。

【図３】本発明に係る、セグメント方式ディジタル／ア
ナログ変換器のための単位電流源セルの第１実施例の電
気回路図である。

【図４】一般的なマトリクス型ディジタル／アナログ変
換器を示すブロック的電気回路図である。

【図５】一般的なセグメント型ディジタル／アナログ変
換器を示すブロック的電気回路図。

【図６】本発明に係る、マトリクス方式ディジタル／ア
ナログ変換器のための単位電流源セルの第２実施例の電
気回路図である。

【図７】図６に示す単位電流源セルの真理値表である。

【図８】本発明に係る、セグメント方式ディジタル／ア
ナログ変換器のための単位電流源セルの第２実施例の電
気回路図である。

【図９】従来のマトリクス方式ディジタル／アナログ変
換器のための単位電流源セルの電気回路図である。

【図１０】図９の単位電流源セルの真理値表である。

【図１１】従来のセグメント方式ディジタル／アナログ
変換器のための単位電流源セルの電気回路図である。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数の単位電流源セルを有しており、デ
   ィジタル入力信号に対応した数の前記単位電流源セルを
   出力に接続し各単位電流源セルの電流を加算してアナロ
   グ出力信号を得るディジタル／アナログ変換器であっ
   て、前記単位電流源セルが、夫々、電源に接続されたト
   ランジスタ、及び、該トランジスタに接続されており電
   流スイッチである一対のスイッチングトランジスタを含
   む定電流源と、該定電流源を制御する相補的な一対の信
   号、即ち一方がハイ状態の信号であるならば、もう一方
   はロー状態であり、又は、逆の状態である信号を高速に
   出力する定電流源制御部とを備えたことを特徴とするデ
   ィジタル／アナログ変換器。
2. 【請求項２】 複数の単位電流源セルを有しており、デ
   ィジタル入力信号に対応した数の前記単位電流源セルを
   出力に接続し各単位電流源セルの電流を加算してアナロ
   グ出力信号を得るディジタル／アナログ変換器であっ
   て、前記単位電流源セルが、夫々、電源に接続されたト
   ランジスタと、該トランジスタに接続されており電流ス
   イッチである一対のスイッチングトランジスタと、出力
   側の前記スイッチングトランジスタの一つの一方の電極
   に接続されているグリッヂ削減用トランジスタとを備え
   たことを特徴とするディジタル／アナログ変換器。