JPH05307426A - 実装情報検出方式 - Google Patents
実装情報検出方式Info
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- JPH05307426A JPH05307426A JP4111090A JP11109092A JPH05307426A JP H05307426 A JPH05307426 A JP H05307426A JP 4111090 A JP4111090 A JP 4111090A JP 11109092 A JP11109092 A JP 11109092A JP H05307426 A JPH05307426 A JP H05307426A
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- Exchange Systems With Centralized Control (AREA)
- Monitoring And Testing Of Exchanges (AREA)
Abstract
(57)【要約】
【目的】 増設シェルフに実装したパッケージについて
も実装情報を容易に検出できる実装情報検出方式に関
し、プロセッサの負担を増加することなく、パッケージ
の実装情報を検出する。 【構成】 基本シェルフ１に、プロセッサ３と実装情報
レジスタ７とを搭載した制御パッケージ２と、各種の回
路装置を搭載したパッケージ４と、インタフェースパッ
ケージ１０とを実装する。増設シェルフ５に、インタフ
ェースパッケージ１１と各種の回路装置を搭載したパッ
ケージ６とを実装する。インタフェースパッケージ１
０，１１により実装情報線８，１２とバス９，１３との
間を接続し、実装したパッケージ４，６から実装情報線
８，１２を介してローレベル（又はハイレベル）の信号
を実装情報レジスタ７に入力する。この実装情報レジス
タ７の内容をプロセッサ３が読取ることにより、実装情
報を検出する。
も実装情報を容易に検出できる実装情報検出方式に関
し、プロセッサの負担を増加することなく、パッケージ
の実装情報を検出する。 【構成】 基本シェルフ１に、プロセッサ３と実装情報
レジスタ７とを搭載した制御パッケージ２と、各種の回
路装置を搭載したパッケージ４と、インタフェースパッ
ケージ１０とを実装する。増設シェルフ５に、インタフ
ェースパッケージ１１と各種の回路装置を搭載したパッ
ケージ６とを実装する。インタフェースパッケージ１
０，１１により実装情報線８，１２とバス９，１３との
間を接続し、実装したパッケージ４，６から実装情報線
８，１２を介してローレベル（又はハイレベル）の信号
を実装情報レジスタ７に入力する。この実装情報レジス
タ７の内容をプロセッサ３が読取ることにより、実装情
報を検出する。
Description
【０００１】
【産業上の利用分野】本発明は、増設シェルフに実装し
たパッケージについても実装情報を容易に検出できる実
装情報検出方式に関する。交換機等の各種のシステム
は、シェルフに複数のパッケージを実装して構成される
場合が一般的であり、各部を制御するプロセッサは、パ
ッケージの実装，未実装を認識する必要がある。その為
にプロセッサは、パッケージの実装情報を検出するもの
である。このパッケージの実装情報を、シェルフを増設
した場合でも容易に検出できることが要望されている。
たパッケージについても実装情報を容易に検出できる実
装情報検出方式に関する。交換機等の各種のシステム
は、シェルフに複数のパッケージを実装して構成される
場合が一般的であり、各部を制御するプロセッサは、パ
ッケージの実装，未実装を認識する必要がある。その為
にプロセッサは、パッケージの実装情報を検出するもの
である。このパッケージの実装情報を、シェルフを増設
した場合でも容易に検出できることが要望されている。
【０００２】
【従来の技術】シェルフ単位で、外部記憶装置等の増設
が可能の交換機等の各種のシステムに於いては、シェル
フのバックボードに電源線，信号線，バス線等が設けら
れ、シェルフのスロットに各種の回路を搭載したパッケ
ージを挿入することにより、バックボードの配線を介し
て相互に接続される。又シェルフを増設した場合は、基
本シェルフに、各パッケージを制御するプロセッサを搭
載した制御パッケージが実装される。
が可能の交換機等の各種のシステムに於いては、シェル
フのバックボードに電源線，信号線，バス線等が設けら
れ、シェルフのスロットに各種の回路を搭載したパッケ
ージを挿入することにより、バックボードの配線を介し
て相互に接続される。又シェルフを増設した場合は、基
本シェルフに、各パッケージを制御するプロセッサを搭
載した制御パッケージが実装される。
【０００３】この制御パッケージのプロセッサは、シェ
ルフ内のパッケージの実装，未実装を確認する為に、プ
ロトコルに従って基本シェルフ及び増設シェルフに於け
るパッケージがレディ状態であるか否かをデータの送受
信により認識するものであり、レディ状態であれば、そ
のパッケージは実装されていると判断する。反対にレデ
ィ状態でなければ未実装と判断する。そして、プロセッ
サは、上位装置からの命令に従って、実装されたパッケ
ージに対して実行指示を与えることになる。
ルフ内のパッケージの実装，未実装を確認する為に、プ
ロトコルに従って基本シェルフ及び増設シェルフに於け
るパッケージがレディ状態であるか否かをデータの送受
信により認識するものであり、レディ状態であれば、そ
のパッケージは実装されていると判断する。反対にレデ
ィ状態でなければ未実装と判断する。そして、プロセッ
サは、上位装置からの命令に従って、実装されたパッケ
ージに対して実行指示を与えることになる。
【０００４】
【発明が解決しようとする問題点】前述の従来例に於い
ては、制御パッケージのプロセッサが、プロトコルに従
って各パッケージとの間でバスを介してデータの送受信
により、各パッケージがレディ状態であるか否かを判断
することにより、実装情報を検出するものであり、シェ
ルフのパッケージ実装のスロット数が多数の場合或いは
増設シェルフ数が多数の場合には、実装情報を検出する
為のプロセッサの負担が大きくなる欠点がある。又バス
障害の場合には、パッケージが実装されていても、レデ
ィ状態でないことになるから、未実装と判断することに
なり、障害検出ができないものであった。本発明は、多
数のパッケージについても、実装情報を容易に検出でき
るようにすることを目的とする。
ては、制御パッケージのプロセッサが、プロトコルに従
って各パッケージとの間でバスを介してデータの送受信
により、各パッケージがレディ状態であるか否かを判断
することにより、実装情報を検出するものであり、シェ
ルフのパッケージ実装のスロット数が多数の場合或いは
増設シェルフ数が多数の場合には、実装情報を検出する
為のプロセッサの負担が大きくなる欠点がある。又バス
障害の場合には、パッケージが実装されていても、レデ
ィ状態でないことになるから、未実装と判断することに
なり、障害検出ができないものであった。本発明は、多
数のパッケージについても、実装情報を容易に検出でき
るようにすることを目的とする。
【０００５】
【課題を解決するための手段】本発明の実装情報検出方
式は、図１を参照して説明すると、基本シェルフ１に、
各部を制御するプロセッサ（ＭＰＵ）３を搭載した制御
パッケージ２と、各種の回路装置を搭載した任意数のパ
ッケージ４とを実装し、任意数の増設シェルフ５に、各
種の回路装置を搭載した任意数のパッケージ６を実装
し、プロセッサ３によって各パッケージの実装情報を検
出する実装情報検出方式に於いて、制御パッケージ２
に、基本シェルフ１と増設シェルフ５とに於ける実装パ
ッケージからのローレベル（Ｌ）又はハイレベル（Ｈ）
の信号が実装情報線８を介して入力される実装情報レジ
スタ（ＲＥＧ）７を設ける。又基本シェルフ１と増設シ
ェルフ５との実装情報線８，１２とバス９，１３とを相
互に接続する為のインタフェースパッケージ１０，１１
を、基本シェルフ１と増設シェルフ５とに実装する。イ
ンタフェースパッケージ１０，１１は、増設シェルフ５
に実装したパッケージ６の実装情報を、基本シェルフ１
の実装情報線８を介して実装情報レジスタ７に入力し、
この実装情報レジスタ７の内容をプロセッサ３が読取っ
てパッケージ４，６の実装情報を検出するものである。
式は、図１を参照して説明すると、基本シェルフ１に、
各部を制御するプロセッサ（ＭＰＵ）３を搭載した制御
パッケージ２と、各種の回路装置を搭載した任意数のパ
ッケージ４とを実装し、任意数の増設シェルフ５に、各
種の回路装置を搭載した任意数のパッケージ６を実装
し、プロセッサ３によって各パッケージの実装情報を検
出する実装情報検出方式に於いて、制御パッケージ２
に、基本シェルフ１と増設シェルフ５とに於ける実装パ
ッケージからのローレベル（Ｌ）又はハイレベル（Ｈ）
の信号が実装情報線８を介して入力される実装情報レジ
スタ（ＲＥＧ）７を設ける。又基本シェルフ１と増設シ
ェルフ５との実装情報線８，１２とバス９，１３とを相
互に接続する為のインタフェースパッケージ１０，１１
を、基本シェルフ１と増設シェルフ５とに実装する。イ
ンタフェースパッケージ１０，１１は、増設シェルフ５
に実装したパッケージ６の実装情報を、基本シェルフ１
の実装情報線８を介して実装情報レジスタ７に入力し、
この実装情報レジスタ７の内容をプロセッサ３が読取っ
てパッケージ４，６の実装情報を検出するものである。
【０００６】
【作用】基本シェルフ１に於いては、パッケージ４を実
装すると、このパッケージ４からパッケージ対応の実装
情報線８に例えばローレベル（Ｌ）の信号を送出する。
従って、制御パッケージ２の実装情報レジスタ７のパッ
ケージ４対応部に“０”がセットされ、未実装パッケー
ジ対応部は“１”のままとなる。又増設シェルフ５に於
いては、基本シェルフ１とインタフェースパッケージ１
０，１１を介して相互接続されると共に、インタフェー
スパッケージ１０，１１により増設シェルフ５に於ける
実装情報が基本シェルフ１の実装情報に変換される接続
構成を有するものであり、従って、増設シェルフ５にパ
ッケージ６を実装すると、このパッケージ６からパッケ
ージ対応の実装情報線１２にローレベルの信号が送出さ
れ、インタフェースパッケージ１０，１１により、基本
シェルフ１に直接実装された場合と同様な実装情報に変
換されて実装情報レジスタ７に入力される。従って、プ
ロセッサ３は、この実装情報レジスタ７の内容が“０”
であれば実装，“１”であれば未実装と判断することが
できる。
装すると、このパッケージ４からパッケージ対応の実装
情報線８に例えばローレベル（Ｌ）の信号を送出する。
従って、制御パッケージ２の実装情報レジスタ７のパッ
ケージ４対応部に“０”がセットされ、未実装パッケー
ジ対応部は“１”のままとなる。又増設シェルフ５に於
いては、基本シェルフ１とインタフェースパッケージ１
０，１１を介して相互接続されると共に、インタフェー
スパッケージ１０，１１により増設シェルフ５に於ける
実装情報が基本シェルフ１の実装情報に変換される接続
構成を有するものであり、従って、増設シェルフ５にパ
ッケージ６を実装すると、このパッケージ６からパッケ
ージ対応の実装情報線１２にローレベルの信号が送出さ
れ、インタフェースパッケージ１０，１１により、基本
シェルフ１に直接実装された場合と同様な実装情報に変
換されて実装情報レジスタ７に入力される。従って、プ
ロセッサ３は、この実装情報レジスタ７の内容が“０”
であれば実装，“１”であれば未実装と判断することが
できる。
【０００７】
【実施例】図１は本発明の一実施例の説明図であり、基
本シェルフ１に、１個の制御パッケージ２と、ハードデ
ィスク装置や論理回路等の各種の回路装置を搭載した２
個のパッケージ４と、１個のインタフェースパッケージ
１０とを実装した場合を示す。又増設シェルフ５は基本
シェルフ１と同様な構成を有し、制御パッケージ２に相
当するスロットにインタフェースパッケージ１１を実装
し、パッケージ４に相当するスロットにパッケージ６を
実装する。１１ａは更に増設シェルフを設ける場合のイ
ンタフェースパッケージを示す。
本シェルフ１に、１個の制御パッケージ２と、ハードデ
ィスク装置や論理回路等の各種の回路装置を搭載した２
個のパッケージ４と、１個のインタフェースパッケージ
１０とを実装した場合を示す。又増設シェルフ５は基本
シェルフ１と同様な構成を有し、制御パッケージ２に相
当するスロットにインタフェースパッケージ１１を実装
し、パッケージ４に相当するスロットにパッケージ６を
実装する。１１ａは更に増設シェルフを設ける場合のイ
ンタフェースパッケージを示す。
【０００８】基本シェルフ１に実装する制御パッケージ
２は、プロセッサ（ＭＰＵ）３と実装情報レジスタ（Ｒ
ＥＧ）７等を搭載し、端子Ｈ０〜Ｈ３はパッケージ４，
６対応の実装情報を実装情報レジスタ７に入力する為の
ものであり、又基本シェルフ１と増設シェルフ５とは、
実装情報線８，１２の布設構成は同一であり、黒丸は実
装したパッケージと接続される端子であることを示す。
又基本シェルフ１に実装するインタフェースパッケージ
１０と、増設シェルフ５に実装するインタフェースパッ
ケージ１１とは同一構成であり、インタフェースパッケ
ージ１０，１１間は、ケーブルやバックボードパネル等
により、バス９，１３間と実装情報線８，１２間とが接
続されている。
２は、プロセッサ（ＭＰＵ）３と実装情報レジスタ（Ｒ
ＥＧ）７等を搭載し、端子Ｈ０〜Ｈ３はパッケージ４，
６対応の実装情報を実装情報レジスタ７に入力する為の
ものであり、又基本シェルフ１と増設シェルフ５とは、
実装情報線８，１２の布設構成は同一であり、黒丸は実
装したパッケージと接続される端子であることを示す。
又基本シェルフ１に実装するインタフェースパッケージ
１０と、増設シェルフ５に実装するインタフェースパッ
ケージ１１とは同一構成であり、インタフェースパッケ
ージ１０，１１間は、ケーブルやバックボードパネル等
により、バス９，１３間と実装情報線８，１２間とが接
続されている。
【０００９】図２は本発明の一実施例の制御パッケージ
の説明図であり、プロセッサ（ＭＰＵ）３と実装情報レ
ジスタ（ＲＥＧ）７とランダムアクセスメモリ等の回路
装置（ＣＫＴ）２１とは、内部バス２２により接続され
ている。又実装情報レジスタ７に接続された端子Ｈ０〜
Ｈ３には、抵抗を介して＋５Ｖが加えられている。又ハ
ードディスク装置や論理回路等の各種の回路装置（ＣＫ
Ｔ）２３を搭載したパッケージ４，６は、端子Ｈ０〜Ｈ
３がアースに接続されている。
の説明図であり、プロセッサ（ＭＰＵ）３と実装情報レ
ジスタ（ＲＥＧ）７とランダムアクセスメモリ等の回路
装置（ＣＫＴ）２１とは、内部バス２２により接続され
ている。又実装情報レジスタ７に接続された端子Ｈ０〜
Ｈ３には、抵抗を介して＋５Ｖが加えられている。又ハ
ードディスク装置や論理回路等の各種の回路装置（ＣＫ
Ｔ）２３を搭載したパッケージ４，６は、端子Ｈ０〜Ｈ
３がアースに接続されている。
【００１０】従って、基本シェルフ１に制御パッケージ
２とパッケージ４とを実装し、端子Ｈ０間が、図２の点
線で示す実装情報線８により接続され、又内部バス２２
とバス９とが接続されると、端子Ｈ０はローレベル
（Ｌ）となり、他の端子Ｈ１〜Ｈ３は実装したパッケー
ジ４と接続されないので、このパッケージ４対応の実装
情報レジスタ７の内容は“０”となり、他の端子Ｈ１〜
Ｈ３対応の実装情報レジスタ７の内容は“１”となる。
この状態に於いて、プロセッサ３が実装情報を検出する
場合、実装情報レジスタ７の内容（“０１１１”）を読
取ることにより、基本シェルフ１の端子Ｈ０に対応する
スロットにパッケージ４が実装され、他のスロットには
パッケージが実装されていないことを認識できる。即
ち、プロセッサ３は、プロトコルに従ってパッケージの
レディ状態を確認するデータの送受信を行うことなく、
単に実装情報レジスタ７の内容を読取ることにより、実
装情報を検出することができる。
２とパッケージ４とを実装し、端子Ｈ０間が、図２の点
線で示す実装情報線８により接続され、又内部バス２２
とバス９とが接続されると、端子Ｈ０はローレベル
（Ｌ）となり、他の端子Ｈ１〜Ｈ３は実装したパッケー
ジ４と接続されないので、このパッケージ４対応の実装
情報レジスタ７の内容は“０”となり、他の端子Ｈ１〜
Ｈ３対応の実装情報レジスタ７の内容は“１”となる。
この状態に於いて、プロセッサ３が実装情報を検出する
場合、実装情報レジスタ７の内容（“０１１１”）を読
取ることにより、基本シェルフ１の端子Ｈ０に対応する
スロットにパッケージ４が実装され、他のスロットには
パッケージが実装されていないことを認識できる。即
ち、プロセッサ３は、プロトコルに従ってパッケージの
レディ状態を確認するデータの送受信を行うことなく、
単に実装情報レジスタ７の内容を読取ることにより、実
装情報を検出することができる。
【００１１】又端子Ｈ１に対応するスロットにもパッケ
ージ４を実装すると、実装情報レジスタ７に接続された
端子Ｈ１もローレベル（Ｌ）となるから、端子Ｈ０〜Ｈ
３対応の実装情報レジスタ７の内容は“００１１”とな
る。従って、プロセッサ３が実装情報レジスタ７の内容
を読取ることにより、基本シェルフ１に２個のパッケー
ジ４が実装され、増設シェルフ５にはパッケージが実装
されていないことを認識できる。
ージ４を実装すると、実装情報レジスタ７に接続された
端子Ｈ１もローレベル（Ｌ）となるから、端子Ｈ０〜Ｈ
３対応の実装情報レジスタ７の内容は“００１１”とな
る。従って、プロセッサ３が実装情報レジスタ７の内容
を読取ることにより、基本シェルフ１に２個のパッケー
ジ４が実装され、増設シェルフ５にはパッケージが実装
されていないことを認識できる。
【００１２】図３はインタフェースパッケージ１０，１
１の説明図であり、端子Ｈ０，Ｈ２が接続され、端子Ｈ
１，Ｈ３が接続されている。又２４はバス、２６，２７
はコネクタ、２５はケーブルを示す。このインタフェー
スパッケージ１０を基本シェルフ１に実装し、インタフ
ェースパッケージ１１を増設シェルフ５に実装し、コネ
クタ２６，２７とケーブル２５とを用いて、インタフェ
ースパッケージ１０，１１間を接続する。この場合、基
本シェルフ１に於いて、インタフェースパッケージ１０
の端子Ｈ０，Ｈ１と実装情報レジスタ７側の端子Ｈ０，
Ｈ１とは接続されていないが、端子Ｈ２，Ｈ３と実装情
報レジスタ７側の端子Ｈ２，Ｈ３とは、実装情報線８に
より接続されている。
１の説明図であり、端子Ｈ０，Ｈ２が接続され、端子Ｈ
１，Ｈ３が接続されている。又２４はバス、２６，２７
はコネクタ、２５はケーブルを示す。このインタフェー
スパッケージ１０を基本シェルフ１に実装し、インタフ
ェースパッケージ１１を増設シェルフ５に実装し、コネ
クタ２６，２７とケーブル２５とを用いて、インタフェ
ースパッケージ１０，１１間を接続する。この場合、基
本シェルフ１に於いて、インタフェースパッケージ１０
の端子Ｈ０，Ｈ１と実装情報レジスタ７側の端子Ｈ０，
Ｈ１とは接続されていないが、端子Ｈ２，Ｈ３と実装情
報レジスタ７側の端子Ｈ２，Ｈ３とは、実装情報線８に
より接続されている。
【００１３】パッケージ４の回路装置２３をハードディ
スク装置とした場合、基本シェルフ１に実装した２個の
パッケージ４によっても、外部記憶装置の容量が不足す
る場合に、増設シェルフ５を設けて、この増設シェルフ
５に、パッケージ４と同一構成のパッケージ６を実装す
ることになる。このように、増設シェルフ５の端子Ｈ０
に対応するスロットにパッケージ６を実装すると、この
端子Ｈ０とインタフェースパッケージ１１の端子Ｈ０と
実装情報線１２により接続され、この端子Ｈ０，Ｈ２間
が接続されているから、インタフェースパッケージ１０
の端子Ｈ２から実装情報レジスタ７側の端子Ｈ２に、ロ
ーレベルの信号が入力される。これにより、実装情報レ
ジスタ７の内容は“０００１”となり、プロセッサ３が
実装情報レジスタ７の内容を読取ることによって、増設
シェルフ５の端子Ｈ０に対応するスロットにパッケージ
６が実装されていることを認識できる。
スク装置とした場合、基本シェルフ１に実装した２個の
パッケージ４によっても、外部記憶装置の容量が不足す
る場合に、増設シェルフ５を設けて、この増設シェルフ
５に、パッケージ４と同一構成のパッケージ６を実装す
ることになる。このように、増設シェルフ５の端子Ｈ０
に対応するスロットにパッケージ６を実装すると、この
端子Ｈ０とインタフェースパッケージ１１の端子Ｈ０と
実装情報線１２により接続され、この端子Ｈ０，Ｈ２間
が接続されているから、インタフェースパッケージ１０
の端子Ｈ２から実装情報レジスタ７側の端子Ｈ２に、ロ
ーレベルの信号が入力される。これにより、実装情報レ
ジスタ７の内容は“０００１”となり、プロセッサ３が
実装情報レジスタ７の内容を読取ることによって、増設
シェルフ５の端子Ｈ０に対応するスロットにパッケージ
６が実装されていることを認識できる。
【００１４】更に、増設シェルフ５の端子Ｈ１に対する
スロットにパッケージ６を実装すると、端子Ｈ１はロー
レベルとなり、インタフェースパッケージ１１の端子Ｈ
１，Ｈ３からインタフェースパッケージ１０の端子Ｈ３
を介して実装情報線８により、実装情報レジスタ７側の
端子Ｈ３がローレベルとなり、実装情報レジスタ７の内
容は“００００”となる。従って、プロセッサ３がこの
実装情報レジスタ７の内容を読取ることにより、基本シ
ェルフ１と増設シェルフ５とに総てパッケージ４，６が
実装されていることを認識できる。
スロットにパッケージ６を実装すると、端子Ｈ１はロー
レベルとなり、インタフェースパッケージ１１の端子Ｈ
１，Ｈ３からインタフェースパッケージ１０の端子Ｈ３
を介して実装情報線８により、実装情報レジスタ７側の
端子Ｈ３がローレベルとなり、実装情報レジスタ７の内
容は“００００”となる。従って、プロセッサ３がこの
実装情報レジスタ７の内容を読取ることにより、基本シ
ェルフ１と増設シェルフ５とに総てパッケージ４，６が
実装されていることを認識できる。
【００１５】図４は本発明の他の実施例の説明図であ
り、３１はプロセッサ３６と実装情報レジスタ３７とを
搭載した制御パッケージ、３２〜３４は各種の回路装置
を搭載したパッケージ、３５はインタフェースパッケー
ジ、３８はバスであって、基本シェルフを示す。又イン
タフェースパッケージ３５は、端子Ｈ０〜Ｈ２，Ｈ３〜
Ｈ５間が実線で示すように接続された構成であり、又イ
ンタフェースパッケージ３５Ａは、端子Ｈ０〜Ｈ３，Ｈ
６〜Ｈ８間が点線で示すように接続された構成である。
又４１は基本シェルフ、４２，４３は増設シェルフであ
る。
り、３１はプロセッサ３６と実装情報レジスタ３７とを
搭載した制御パッケージ、３２〜３４は各種の回路装置
を搭載したパッケージ、３５はインタフェースパッケー
ジ、３８はバスであって、基本シェルフを示す。又イン
タフェースパッケージ３５は、端子Ｈ０〜Ｈ２，Ｈ３〜
Ｈ５間が実線で示すように接続された構成であり、又イ
ンタフェースパッケージ３５Ａは、端子Ｈ０〜Ｈ３，Ｈ
６〜Ｈ８間が点線で示すように接続された構成である。
又４１は基本シェルフ、４２，４３は増設シェルフであ
る。
【００１６】従って、基本シェルフ４１に対して増設シ
ェルフ４２，４３を設けた場合、基本シェルフ４１と増
設シェルフ４２との間はインタフェースパッケージ３５
により接続し、増設シェルフ４２，４３間はインタフェ
ースパッケージ３５Ａにより接続する。又基本シェルフ
４１と増設シェルフ４２，４３とに於けるパッケージ３
２〜３４は、それぞれ同一の端子Ｈ０〜Ｈ２対応のスロ
ットに実装するものであるから、基本シェルフ４１と増
設シェルフ４２，４３とは同一構成とすることができ
る。
ェルフ４２，４３を設けた場合、基本シェルフ４１と増
設シェルフ４２との間はインタフェースパッケージ３５
により接続し、増設シェルフ４２，４３間はインタフェ
ースパッケージ３５Ａにより接続する。又基本シェルフ
４１と増設シェルフ４２，４３とに於けるパッケージ３
２〜３４は、それぞれ同一の端子Ｈ０〜Ｈ２対応のスロ
ットに実装するものであるから、基本シェルフ４１と増
設シェルフ４２，４３とは同一構成とすることができ
る。
【００１７】例えば、増設シェルフ４３の端子Ｈ１に対
応するスロットに実装したパッケージ３３の実装情報
は、増設シェルフ４３，４２のインタフェースパッケー
ジ３５Ａにより端子Ｈ７に変換され、増設シェルフ４２
と基本シェルフ４１とのインタフェースパッケージ３５
により端子Ｈ７のまま、実装情報レジスタ７側の端子Ｈ
７にローレベルの実装情報が入力される。従って、実装
されたパッケージ対応の実装情報レジスタ３７の内容が
“０”となるから、プロセッサ３６は、実装情報レジス
タ３７の内容を読取ることにより、パッケージの実装情
報を検出することができる。
応するスロットに実装したパッケージ３３の実装情報
は、増設シェルフ４３，４２のインタフェースパッケー
ジ３５Ａにより端子Ｈ７に変換され、増設シェルフ４２
と基本シェルフ４１とのインタフェースパッケージ３５
により端子Ｈ７のまま、実装情報レジスタ７側の端子Ｈ
７にローレベルの実装情報が入力される。従って、実装
されたパッケージ対応の実装情報レジスタ３７の内容が
“０”となるから、プロセッサ３６は、実装情報レジス
タ３７の内容を読取ることにより、パッケージの実装情
報を検出することができる。
【００１８】又増設シェルフ４２の端子Ｈ１に対応する
スロットに実装したパッケージ３３の実装情報は、増設
シェルフ４２と基本シェルフ４１とに実装したインタフ
ェースパッケージ３５により端子Ｈ４に変換され、実装
情報レジスタ３７側の端子Ｈ４にローレベルの実装情報
が入力される。即ち、増設シェルフ４２，４３の端子Ｈ
１に対応するスロットにそれぞれパッケージ３３を実装
した場合、実装情報レジスタ３７側の端子Ｈ４，Ｈ７に
ローレベルの実装情報が入力されて、実装情報レジスタ
３７に“０”がセットされる。
スロットに実装したパッケージ３３の実装情報は、増設
シェルフ４２と基本シェルフ４１とに実装したインタフ
ェースパッケージ３５により端子Ｈ４に変換され、実装
情報レジスタ３７側の端子Ｈ４にローレベルの実装情報
が入力される。即ち、増設シェルフ４２，４３の端子Ｈ
１に対応するスロットにそれぞれパッケージ３３を実装
した場合、実装情報レジスタ３７側の端子Ｈ４，Ｈ７に
ローレベルの実装情報が入力されて、実装情報レジスタ
３７に“０”がセットされる。
【００１９】前述の実施例に於いては、実装情報レジス
タ７，３７に、実装情報としてローレベルの信号を入力
する場合を示すが、ハイレベルの信号を入力する構成と
することも勿論可能である。又基本シェルフ１，４１と
増設シェルフ５，４２，４３のスロット数を更に多数と
することが可能であり、それに対応した構成の実装情報
レジスタ７，３７を基本シェルフ１，４１に設け、又実
装情報線間の変換接続する構成のインタフェースパッケ
ージを実装すれば良いことになる。
タ７，３７に、実装情報としてローレベルの信号を入力
する場合を示すが、ハイレベルの信号を入力する構成と
することも勿論可能である。又基本シェルフ１，４１と
増設シェルフ５，４２，４３のスロット数を更に多数と
することが可能であり、それに対応した構成の実装情報
レジスタ７，３７を基本シェルフ１，４１に設け、又実
装情報線間の変換接続する構成のインタフェースパッケ
ージを実装すれば良いことになる。
【００２０】
【発明の効果】以上説明したように、本発明は、基本シ
ェルフ１に実装する制御パッケージ２に、プロセッサ３
と共に実装情報レジスタ７を搭載し、実装パッケージ
４，６からのローレベル又はハイレベルの信号を実装情
報線８，１２を介して実装情報レジスタ７に入力し、プ
ロセッサ３は、実装情報レジスタ７の内容を読取ること
により、実装情報を検出するものであり、又増設シェル
フ５と基本シェルフ１とにそれぞれインタフェースパッ
ケージ１０，１１を実装して、実装情報線８，１２間及
びバス９，１３間を接続し、実装情報線８，１２間につ
いて変換接続することにより、基本シェルフ１と同一構
成の増設シェルフ５に於けるパッケージ６の実装情報を
容易に検出することができる利点がある。
ェルフ１に実装する制御パッケージ２に、プロセッサ３
と共に実装情報レジスタ７を搭載し、実装パッケージ
４，６からのローレベル又はハイレベルの信号を実装情
報線８，１２を介して実装情報レジスタ７に入力し、プ
ロセッサ３は、実装情報レジスタ７の内容を読取ること
により、実装情報を検出するものであり、又増設シェル
フ５と基本シェルフ１とにそれぞれインタフェースパッ
ケージ１０，１１を実装して、実装情報線８，１２間及
びバス９，１３間を接続し、実装情報線８，１２間につ
いて変換接続することにより、基本シェルフ１と同一構
成の増設シェルフ５に於けるパッケージ６の実装情報を
容易に検出することができる利点がある。
【図１】本発明の一実施例の説明図である。
【図２】本発明の一実施例の制御パッケージの説明図で
ある。
ある。
【図３】本発明の一実施例のインタフェースパッケージ
の説明図である。
の説明図である。
【図４】本発明の他の実施例の説明図である。
１ 基本シェルフ ２ 制御パッケージ ３ プロセッサ（ＭＰＵ） ４ パッケージ ５ 増設シェルフ ６ パッケージ ７ 実装情報レジスタ（ＲＥＧ） ８ 実装情報線 ９ バス １０，１１ インタフェースパッケージ １２ 実装情報線 １３ バス
Claims (1)
- 【請求項１】 基本シェルフ（１）に、各部を制御する
プロセッサ（３）を搭載した制御パッケージ（２）と、
各種の回路装置を搭載した任意数のパッケージ（４）と
を実装し、任意数の増設シェルフ（５）に、各種の回路
装置を搭載した任意数のパッケージ（６）を実装し、前
記プロセッサ（３）によって各パッケージの実装情報を
検出する実装情報検出方式に於いて、 前記制御パッケージ（２）に、前記基本シェルフ（１）
及び前記増設シェルフ（５）に於ける実装パッケージか
らのローレベル（又はハイレベル）の信号が実装情報線
（８）を介して入力される実装情報レジスタ（７）を設
け、 前記基本シェルフ（１）の実装情報線（８）とバス
（９）とを、前記増設シェルフ（５）の実装情報線（１
２）とバス（１３）とに接続する為のインタフェースパ
ッケージ（１０），（１１）を、前記基本シェルフ
（１）と前記増設シェルフ（５）とに実装し、 前記インタフェースパッケージ（１０），（１１）によ
り、前記増設シェルフ（５）に実装したパッケージ
（６）の実装情報を、前記基本シェルフ（１）の実装情
報線（８）を介して前記実装情報レジスタ（７）に入力
し、 前記実装情報レジスタ（７）の内容を前記プロセッサ
（３）が読取って前記パッケージ（４），（６）の実装
情報を検出することを特徴とする実装情報検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4111090A JPH05307426A (ja) | 1992-04-30 | 1992-04-30 | 実装情報検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4111090A JPH05307426A (ja) | 1992-04-30 | 1992-04-30 | 実装情報検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05307426A true JPH05307426A (ja) | 1993-11-19 |
Family
ID=14552133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4111090A Pending JPH05307426A (ja) | 1992-04-30 | 1992-04-30 | 実装情報検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05307426A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011114706A (ja) * | 2009-11-27 | 2011-06-09 | Fujikura Ltd | モジュール連接システム |
| US8032662B2 (en) | 2009-01-07 | 2011-10-04 | Fujikura Ltd. | Module connecting system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6350174B2 (ja) * | 1980-07-18 | 1988-10-07 | Yamashiro Seiki Seisakusho Kk | |
| JPH01223522A (ja) * | 1988-03-03 | 1989-09-06 | Fujitsu Ltd | 接続判定方式 |
-
1992
- 1992-04-30 JP JP4111090A patent/JPH05307426A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6350174B2 (ja) * | 1980-07-18 | 1988-10-07 | Yamashiro Seiki Seisakusho Kk | |
| JPH01223522A (ja) * | 1988-03-03 | 1989-09-06 | Fujitsu Ltd | 接続判定方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8032662B2 (en) | 2009-01-07 | 2011-10-04 | Fujikura Ltd. | Module connecting system |
| JP2011114706A (ja) * | 2009-11-27 | 2011-06-09 | Fujikura Ltd | モジュール連接システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990803 |