JPH05303492A

JPH05303492A - データ処理装置

Info

Publication number: JPH05303492A
Application number: JP3318815A
Authority: JP
Inventors: Steven T Comfort; スチーヴン・タイラー・カムフォート; John S Liptay; ジョン・スチーヴン・リプテイ; Charles F Webb; チャールズ・フランクリン・ウェッブ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1991-01-16
Filing date: 1991-12-03
Publication date: 1993-11-16
Anticipated expiration: 2010-09-13
Also published as: CA2056715A1; DE69130858T2; US5257354A; EP0495165A2; BR9200054A; DE69130858D1; EP0495165A3; JPH0785222B2; EP0495165B1

Abstract

(57)【要約】【目的】それが許されるとアーキテクチャが規定しない
うちに、ＣＰＵが直列化点を越えて動作を続行すること
のできるシステム及び方法。【構成】正しい処理結果が直列化点の後で達成されるか
否かが確認される。この結果の確度に疑問があれば、Ｃ
ＰＵは直列化点での状況に戻され、処理が繰り返され
る。この結果の確度は、ＣＰＵ間の対話はメモリへの参
照に限定されている事実に左右される監視機構によって
決定される。必要とされる正しい動作であることの保証
は、論理的には直列化動作より後にあるが取出しの再開
が許される時点以前に実行される命令のために取出しが
実行される記憶位置を監視することによって得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子計算機システムの
直列化命令の処理に関する。

【０００２】

【従来の技術】１９４０年代、及び１９５０年代初期に
初期のコンピュータが製作されたとき、コンピュータは
各命令を完了してから次の命令を取り出す単純な機械で
あった。コンピュータがその方式で製作されたのは、そ
れが現況技術であり、当時の技術能力であったからであ
る。この単純な動作のために、プログラマはコンピュー
タの内部動作の詳細を理解する必要なしに、コンピュー
タがすることを簡単に理解することができ、そのためプ
ログラムの作成が容易になった。

【０００３】ＣＰＵ（コンピュータの中央処理部）をど
う構築するかについてわかってくるにつれて、ＣＰＵ同
士を「オーバーラップ」させる、すなわち、ＣＰＵが前
の命令処理を完了する前に、次の命令の処理を開始する
ように構築すると好都合なことが明らかになった。これ
は、単に命令を予め取り出して、前の命令が完了し次
第、次の命令がすぐに検査できるようにすることもあ
り、またプログラムが要求する順序とは異なる順序で命
令を実行することを含めて、複雑な複数の命令を予め処
理することもある。これはまた、キャッシュを含む。こ
のキャッシュは、あるデータがいずれ必要になることを
予期して、主記憶装置からそのデータを予め取り出しＣ
ＰＵ内に保持する機構と考えることができる。使用され
る機構は多種多様であり、かつ複雑であった。

【０００４】ＣＰＵ設計のこれらの変化にもかかわら
ず、ＣＰＵが各命令を完全に実行してから次の命令に進
むように動作するという概念は、主として保持されてき
た。この概念が保持されてきたのは、主として、そうす
るとＣＰＵの動作が簡単に理解でき、プログラミングが
余り困難でなくなるからであり、また、前の世代と互換
性のある新世代のコンピュータの製作が容易になるから
である。この概念を維持するためには、ある命令によっ
て生成されたデータの一部が後続の命令によって使用さ
れる状況を検出し、その後続の命令が、同じレジスタま
たは記憶位置にあった古い値ではなく、新しく生成され
た値を使用して実行されることを確認する必要がある。
この検出は、一般には、いくつか（ときには多数）の比
較回路によって実行され、正しい値が使用されることを
確認する動作は、特別のデータパス回路によって、また
は必要な値が得られるまで機械のある（たぶん大きな）
部分の動作を遅延させるような制御回路の変化によっ
て、あるいはその両方によって実施される。ＣＰＵの動
作のこの単純な順次的概念を維持するのに必要な検出・
訂正論理回路の実施態様は、これらのオーバーラップ機
構を設計する際の中心的な問題である。

【０００５】この単純な概念は現代のＣＰＵで大抵は維
持されてきているが、例外もある。インターロックから
利益が得られるＣＰＵプログラムが書かれる見込みのな
い分野、及びそれを実施するとコストが高くつく分野で
は、ＣＰＵアーキテクチャ（正しい動作の定義）は予期
できない結果を許容するように書かれる。ＩＢＭシステ
ム／３７０（商標）アーキテクチャなどかなり以前から
存在しているアーキテクチャでは、このような定義は稀
であり、主としてアーキテクチャへの新しい追加に限ら
れる。より新しい、より専用のアーキテクチャでは、単
純な順次的動作概念は一般に維持されるけれども、予期
できない結果を生ずることを許容するのがより有力であ
る。

【０００６】ＣＰＵ動作の順次的概念に影響を与えるも
う１つの複雑な問題は多重処理である。多重処理システ
ムでは、２つ以上のＣＰＵは単一の主記憶装置に接続さ
れ、その主記憶装置の内容に対し同時に作動する。そう
するのは、ある１組の問題を扱うのに、単一のＣＰＵを
使って達成できるよりもより大きな処理能力が使用でき
るようにするためである。大抵のマルチプロセッサはし
ばしばマルチプログラミングシステムと共に使用され
る。

【０００７】マルチプログラミングシステムは、多数の
別々のユーザプログラムが実行するために提示され、オ
ペレーティングシステムと呼ばれるプログラムは別々の
ユーザプログラムの実行を制御して、各ユーザプログラ
ムはＣＰＵ上で実行するため公平な機会を得るようにす
るプログラミングのシステムである。このようなシステ
ムでは、これらのＣＰＵは所定の瞬間に異なるユーザプ
ログラムに割り当てられる。したがって、使用可能なＣ
ＰＵ数は、全作業負荷を処理するために使用可能な処理
能力の総量を増加させるが、単一のユーザプログラムに
は集中されない。各ＣＰＵは大抵の瞬間に記憶装置の異
なる部分にある異なるユーザプログラムを処理するの
で、多くの点でそれらのＣＰＵは大部分の時間完全に別
々のシステムとして作動する。それにもかかわらず、い
つでもそういえるわけではない。

【０００８】オペレーティングシステムには、各種のプ
ログラムに対するＣＰＵ及びその他の物理的資源の割当
てを制御するデータ領域がある。オペレーティングシス
テムが特定のＣＰＵ上で走っている場合、オペレーティ
ングシステムはしばしばこれらのデータ領域の１つまた
は複数を取出し、かつ記憶を行う。オペレーティングシ
ステムが同時に２つのＣＰＵ上で走っている場合、それ
らのＣＰＵは共に同じデータ領域に取出し、かつ記憶を
行う。これは大部分の時間動作モードではないけれど
も、この動作モードは毎秒何百回または何千回も起こる
ことがあり、起こった場合は、特別の問題が生ずる。

【０００９】同時に同一データを実行する２つの異なる
ＣＰＵ上で走ることができるような方法でオペレーティ
ングシステムをプログラミングすることは、興味のある
プログラミングの問題である。同じデータで作動される
２つのＣＰＵによって記憶位置が更新されることができ
る様々な順序を注意深く考慮しなければならない。２つ
のＣＰＵは非同期的に稼働するため、各ＣＰＵが単純な
順次モデルに従って動作する場合でも、それらのＣＰＵ
が対話することができる様々な方法がある。これらのＣ
ＰＵが単純な順次モデルからはずれることが可能な限
り、可能な対話はより複雑かつ非直観的になり、これら
のＣＰＵが維持しなければならない順序性の度合に制限
がなければ、このプログラミング問題は手に負えなくな
る。

【００１０】これらのことを考慮すると、プログラミン
グ可能性のために順次動作に必要な競合と、ハードウェ
アの実施に関する実際的考慮間で何らかの妥協点を見つ
けることが必要になる。順次性の必要は、時間の点で
も、影響を受けるプログラムコード量の点でも制限され
るので、ある妥協点が可能なことがわかる。問題は、影
響を受けるコード量の点で制限されるのは、それが、す
べてのＣＰＵによって参照されるデータに作動するオペ
レーティングシステムのコードの特別の部分に制限され
るからである。ハードウェアで特別のことを行う必要が
あるのは、このコードの特別の部分が実行しているとき
だけだからであるため、この問題は時間の点で制限され
る。これは、この問題がプログラムの書き方に関する要
件によって処理されることができることを意味する。こ
れらの要件は、制限されたコード量にだけ影響を与え、
これらのＣＰＵに構築された機構を使用することができ
る。これらの機構は、より一般的な状況で必要な同一の
性能のレベルを有する必要はない。

【００１１】システム／３７０アーキテクチャでは、こ
れらの問題を処理するためにいくつかのことが行われて
きた。まず第１に、２つのＣＰＵの対話に明らかである
非順次動作のための余地をなお残しているけれども、順
次動作に関するいくつかの要件が課せられる。さらに、
このアーキテクチャは、直列化点と呼ばれる点を規定す
る。

【００１２】直列化点で、ＣＰＵは、概念的にその点よ
り後にある記憶動作を実行する前に、概念的にその点よ
り前のすべての記憶参照を完了しなければならない。す
なわち、これらの点で、ＣＰＵは単純な順次動作モード
に戻る。このアーキテクチャは、すべての割込みに対し
て、また直列化命令と呼ばれる（限られた）命令のサブ
セットに対して直列化点が発生することを規定する。ほ
とんどの直列化命令では、２つの直列化点があり、１つ
は実行を開始する前にあり、もう１つは実行を完了した
後にある。システム／３７０アーキテクチャでのこのよ
うな直列化命令の１例は、“ＣＯＭＰＡＲＥＡＮＤ
ＳＷＡＰ”（比較し交換する命令）である。

【００１３】本発明以前には、ＩＢＭのＣＰＵは単純な
方法で直列化を実施していた。すなわち、実際に動作を
停止し、以前の記憶がすべて完了するのを待った後、次
の命令の取出しを開始することによって動作を再開して
いた。これは明らかにこのアーキテクチャを実施する最
も単純な方法であるが、性能が最低の実施態様でもあ
る。これらの事象の発生頻度は、この実施態様が、完全
に受入れ可能ではないまでも、許容できるほどのもので
あった。

【００１４】

【課題を解決するための手段】このシステム・アーキテ
クチャは、ＣＰＵがどのように実施されるかは規定せ
ず、達成される必要のある結果だけを規定する。特に、
このアーキテクチャは、ＣＰＵが直列化点で停止し、先
に進む前に記憶の完了を待たなければならないことを規
定しても、これは正しい結果が何であるかの規定にすぎ
ない。同じ結果を達成するどの実施態様も正しい。

【００１５】本発明は、それが許されるとアーキテクチ
ャが規定しないうちに、直列化点を越えて動作を続行す
ることのできるシステム及び方法を提供する。本発明に
よれば、直列化点の後で正しい結果が達成されているか
どうかが確認される。結果が正しいかどうか疑問が生じ
た場合、プロセッサはその直列化点より前の状況に戻
り、処理が繰り返される。

【００１６】好ましい実施例では、結果が正しいかどう
かは、監視機構によって決定される。この機構は、ＣＰ
Ｕ間の対話が記憶装置への参照に制限されることによ
る。開示された機構では、アーキテクチャが許す時点以
前に実行される動作は、記憶位置を変更しない動作だけ
に制限される。すなわち、ＣＰＵは、この処理中に記憶
位置を変更することを許されない。

【００１７】必要とされる正しい動作であることの保証
は、論理的には直列化動作より後にあるが取出しの再開
が許される時点以前に実行される命令のために取出しが
実行される記憶位置を監視することによって得られる。
記憶位置の１つから最初のこのような取出しが実際に実
行された時点から、取出しの再開が許される時点までの
間にそれらの記憶位置が変更されない場合、（これらの
取出しに基づいて）ＣＰＵによって実行された処理の結
果は、それらの取出しが許される瞬間にすべての取出し
及びすべての処理が実行された場合と全く同じでなけれ
ばならない。後者はアーキテクチャ要件に合致するの
で、前者も合致するはずである。

【００１８】この監視機構は、記憶位置が修正されなか
ったことを検出したとき、アーキテクチャ上の要件が満
たされたという必要な保証を提供する。記憶位置が修正
されたことを監視機構が検出したとき、ＣＰＵを直列化
点の直後の内部動作点に復元する機構を呼び出し、その
点から動作を再開させる。

【００１９】

【実施例】本発明は、それが許されるとアーキテクチャ
が規定する前にＣＰＵが直列化点を越えて動作を続行で
きるシステム及び方法を提供する。本発明によれば、直
列化点の後で正しい結果が達成されつつあるかどうかが
確認される。結果が正しいかどうか疑問が生じた場合、
プロセッサはその直列化点より前の状況に戻り、処理が
繰り返される。好ましい実施例では、結果が正しいかど
うかは監視機構によって決定される。

【００２０】最初に、監視機構がどのように機能するか
を図６〜図９を参照して検討する。好ましい実施例で
は、監視機構の動作は、システムのキャッシュの存在、
及びその動作方法に依存するので、キャッシュの構造及
び動作を説明することによって監視機構の説明を始める
必要がある。好ましい実施例では、キャッシュはスプリ
ットキャッシュである。これは本質的には２つの別々の
キャッシュであり、１つは命令キャッシュ（Ｉキャッシ
ュ）、もう１つはデータキャッシュ（Ｄキャッシュ）で
ある。すべての命令取出しは命令キャッシュに送られ、
すべてのオペランド取出し及び記憶はデータキャッシュ
に送られる。動作の途中、命令取出しの対象となるこれ
らの記憶位置は命令キャッシュにロードされ、オペラン
ド参照が行われるこれらの記憶位置はデータキャッシュ
にロードされる。オペランド参照は通常異なる場所に対
して行われるので、同一キャッシュ行が両キャッシュに
ある可能性も確かにあるけれども、各キャッシュには一
般にデータがある。

【００２１】監視機構の動作でもう１つ考慮すべき点
は、キャッシュで記憶が処理される方法である。データ
キャッシュは、ある行に記憶するとき、その行の排他的
制御を必要とするキャッシュである。すなわち、記憶が
行われる時点で、その行はシステムの他のキャッシュに
は存在しない。ＣＰＵが、記憶位置に記憶する必要があ
ることを発見したとき、ＣＰＵが最初に行うことは、そ
の行の排他的制御で、ＣＰＵがその行をロードしたかど
うかを見るためにデータキャッシュを調べることであ
る。ロードしていない場合、その行のアドレスはシステ
ムの他のすべてのＣＰＵに送られ、その行のコピーを有
するＣＰＵに、そのキャッシュでそのコピーを無効にす
ることを要求する。また、ある行が（取出しだけのため
に）記憶装置からロードされたとき、他のＣＰＵが排他
的制御を有する自分のキャッシュにその行を有さないこ
とを確実にするためにそのアドレスは同報通信される。
アドレスを同報通信するこのプロセスは相互無効化とし
て公知であり、それが完了後のみＣＰＵは得られた行の
使用を開始することができる。

【００２２】このプロセスについて引き出すことのでき
る論理的結論は、排他的制御で、または排他的制御なし
のいずれかでキャッシュが行を含む場合、システムの他
のどのＣＰＵもその行を変更しないと確信することであ
る。何らかの理由で、すなわち、他のＣＰＵから要求が
あったために、または通常のエージングのために無効化
された結果、ある行がそのキャッシュに残っているなら
ば、もはや他のＣＰＵがその行を変更しないとは確信で
きない。

【００２３】命令キャッシュは決してＣＰＵによって記
憶されることはなく、決して排他的制御で行を保持しな
い。ＣＰＵがそのアドレスをシステムの他のすべてのＣ
ＰＵに同報通信することによって、行の排他的制御を得
ると、それ自身の命令キャッシュはこのプロセスに参加
しないが、その行のコピーを保持することはできる。後
にＣＰＵがその行をデータキャッシュに実際に記憶する
と、この行のアドレスは命令キャッシュに送られ、その
時その行は命令キャッシュで無効にされる。その行が命
令取出しのためにまだ必要な場合は、その行から次の命
令取出しが行われると、主記憶装置からそれが再ロード
され、ＣＰＵが再びそこに記憶する場合、その行は再び
命令キャッシュで無効にされる。

【００２４】これで、監視機構の基礎となる基本的概念
が容易に理解できる。まず第１に、取出しが行われる
と、取り出されたデータはキャッシュにあることがわか
っている。なぜなら、すべてのデータはキャッシュを介
して取り出され、取出しの直後にキャッシュに存在する
からである。論理的に直列化点より後にある情報の最初
の取出し時点から、その取出しが許される時点までの間
にキャッシュから行が除去されない場合、それらの取出
しが行われた位置は他のＣＰＵによって変更されること
はできない。すなわち、正しい結果を得たという必要な
保証が得られた。冗長的に言うと、必要な保証を得るた
めには、キャッシュを監視するだけでよく、監視してい
る間中にキャッシュから行が除去されない場合、必要と
される保証を有する。

【００２５】これで基礎となる概念は明らかとなった
が、まだ処理しなければならない問題、及び説明しなけ
ればならない設計上の選択がある。設計上の選択は、取
出しの実行を許した後で、それらの取出しがアーキテク
チャ上の命令取出し及びオペランド取出しの両方から構
成されることを許すか、それとも命令取出しを制限する
かである。両タイプの取出しの実行を許すことの利点
は、取出しが許される時点より前に実行されることがで
きる処理量が増大することである。その欠点は、そのと
き両方のキャッシュを監視する必要があること、及び行
が除去されたことがわかって、直列化点より後の命令に
戻って処理を再度開始することが必要になる確率が増大
することである。

【００２６】この設計上の選択を解決する２つの所見が
得られた。第１の所見は、命令取出しだけが許される場
合、アドレスを計算し、取出し要求を取出し要求待ち行
列（これは物理的にデータキャッシュの近くに構築され
る）に送る時点まで、取り出された命令を処理すること
がなお可能である。取出しが許されると、取出し要求の
リストは処理されることを待ち、即座に処理されること
ができる。こうすると、この期間中に実行したい処理の
大部分が行えるように見える。第２の所見は、データキ
ャッシュで相互照会ヒットの確率が命令キャッシュでそ
うなる確率より大きく、したがってデータキャッシュ及
び命令キャッシュを監視すると、行がキャッシュから除
去される確率が（直観的に）２倍以上に増加することで
ある。したがって、好ましい実施例では、命令取出しだ
けを許し、命令キャッシュだけを監視することに決定し
た。

【００２７】まだ処理しなければならない問題は、命令
キャッシュの監視をいつ開始すべきかを決定する問題で
ある。この問題について説明する前に、望ましい実施態
様は、命令の処理が通常は直列化点を通り過ぎて滑らか
に継続するものであることに留意されたい。すなわち、
命令がアーキテクチャ上許されている点に達するまでそ
のオペランド取出しが取出し待ち行列に保持されること
を除き、直列化点を含む直列化点までの命令が完全な通
常のオーバーラップで処理され、後続の命令がそのよう
なオーバーラップで中断なく処理される実施態様が求め
られる。

【００２８】この目的を理解すれば、監視をいつ開始す
べきかを規定されることができる。すなわち、直列化点
より後の最初の命令のための取出しが実行され次第、監
視を開始すべきである。残念ながら、我々が希望する種
類のオーバーラップを用いる場合、この命令取出しは、
直列化命令が命令レジスタに届く前に、すなわち直列化
命令の存在がわかる前に起こる（可能性が強い）。どう
すれば監視する必要があることがわかる前に監視を開始
できるかを考えてみよう。

【００２９】その回答は、常時監視し、必要な情報で命
令のダブルワードにタグ付けして、直列化命令の処理で
あることがわかった時点で必要な情報が得られるように
することである。この情報は、各ダブルワードに対し
て、そのダブルワードがまだＩキャッシュにあるかどう
かを示す単一のビットから構成される。これは“ｓｔｉ
ｌｌｉｎＩ−ｃａｃｈｅ”（まだＩキャッシュにあ
る）の意味であるＳＩＩＣビットと呼ばれる。

【００３０】ＳＩＩＣビットは、命令先取り処理中にセ
ット（オンに）される（図６）。ダブルワード命令がＩ
キャッシュから取り出されるとき（６０２）、それは命
令バッファ（Ｉバッファ）に記憶され、その対応するＳ
ＩＩＣタグビットがオンになる（６０４）。ＳＩＩＣビ
ットはダブルワードと共に運ばれ、命令キャッシュから
行が除去されると、リセット（オフに）される。従来の
ように、命令レジスタ（Ｉレジスタ）が使用可能になっ
たとき、中央プロセッサは命令を命令バッファからＩレ
ジスタに移動する。各命令がＩバッファからＩレジスタ
に送られると、その関連するバッファは、Ｉキャッシュ
からの他の命令を保持するように使用可能にされる。

【００３１】ＳＩＩＣビットのリセットは、Ｉキャッシ
ュ監視処理によって制御される（図８）。Ｉキャッシュ
から行が除去されるときはいつでも（８０２）、ＣＰＵ
のすべてのＳＩＩＣビットはオフにされる（８０４）。
したがって、命令が復号論理回路に到達するとそのＳＩ
ＩＣビットがオンならば、それが取り出されて以降、い
かなる行もＩキャッシュから除去されなかったことを意
味する。

【００３２】命令復号／ＳＩＩＣ監視プロセスは図７に
示される。先取り後、命令バッファからの命令は命令レ
ジスタにゲートされる（７０２）。これらの命令は、順
番に復号される（７０４）。直列化命令が復号されたこ
とが検出されると（７０６）、以後の直列化命令の復号
が禁止され（７１８）、データキャッシュ取出し処理は
制限され（７２０）、ＣＰＵのレジスタの内容のバック
アップコピーは作成され（７０８）、ＳＩＩＣ監視プロ
セスは開始される（７１０）。一旦、ＳＩＩＣ監視プロ
セスが開始すると（７１２で判定される）、次の命令は
検査され、そのＳＩＩＣビットがオンであるかどうかを
調べる（７１４）。オンの場合は処理を続行するが、オ
フの場合は、復号を停止し、その命令及び他の先取り命
令を捨て、命令ストリームを再取出しする（７１６）。
直ちに、または再取出しが行えるようになるかのいずれ
かになり次第、命令復号が続行される。

【００３３】前述の説明から明らかなように、直列化命
令が処理されている時間中ＣＰＵの動作はいくつかの点
で異なる。第１に、以後の直列化命令の復号が禁止され
る（７１８）。言い替えると、以後の直列化命令の復号
は許されない。第２に、取出し待ち行列の動作が制限さ
れる（７２０）。一旦、直列化命令後の命令が復号され
ると（ＳＩＩＣビットがオンであると仮定して）、Ｉキ
ャッシュの直接監視が開始され（７２２）、ＳＩＩＣビ
ットの監視は終了される。以後の直列化命令の復号を禁
止するための制御、及び取出し待ち行列の動作を制限す
るための制御は、後述する。

【００３４】一旦、直接Ｉキャッシュ監視が開始される
と、Ｉキャッシュからの行の除去によって、ＣＰＵは直
列化命令の復号直後の状況にリセットされ（７１６）、
直列化点の直後から再取出しを開始する。Ｉキャッシュ
監視処理は図８に示されている。Ｉキャッシュからの行
の除去は、ブロック８０６で発生される信号によって指
示される。

【００３５】直列化命令より前の命令に関連する要求が
取出し待ち行列に送られるや否や、図９を参照して以下
に説明するように、取出し待ち行列処理は制限される。
直列化命令に関連するすべての命令は、取出し待ち行列
に送られ、待ち行列に加えられる（９０４）。取出し待
ち行列は、直列化命令にすべての要求が実行されたこと
を通知される。次に、直列化命令の後のすべての命令の
要求は、取出し待ち行列に送られ、待ち行列に加えられ
る。上述の処理の結果、取出し待ち行列は通常のように
これらの要求を受け取るが、これらの要求を３つのグル
ープに分割することができる。すなわち、直列化命令よ
り前の要求、直列化命令の要求、及び直列化命令より後
の命令の要求である。

【００３６】これらの３つの命令グループ間の２つの点
（９０８、９１４）で、取出し待ち行列は以前のすべて
の記憶が完了するのを待ち、その後で始めて、以後の要
求が処理されるのを許す。いくつかの直列化命令では要
求は必要でなく、それらの命令では、取出し待ち行列が
記憶の完了を待つ２点が合体して１点になる（９０
８）。これらの２点のうちの第２の点（または唯一の
点）を通過したとき、プロセッサの動作は通常に戻り
（９１６）、他の直列化命令が復号できるようになる。

【００３７】この期間中にＩキャッシュから行が除去さ
れたことが検出された場合（８０２、８０８）、直列化
点より後のすべての命令は捨てられ、再取出しされ、再
処理される（７１６）。このことを実行するために、Ｃ
ＰＵの内部状況を直列化動作を通過した直後の点まで戻
すことのできる機構が必要である。これは本質的には
（ＣＰＵが条件付きで分岐を通過して処理できる能力を
含むとき）誤った推測でとった分岐から回復するのに必
要な能力と同じ能力であり、この能力を提供する機構の
設計は、主としてＣＰＵの動作方式によって決まる。

【００３８】本発明は、ＣＰＵが実施される方式に適し
たどんな分岐回復機構でも利用することができる。好ま
しい実施例では、本発明の出願人に譲渡された米国特許
第４９０１２３３号に詳述されているバックアップレジ
スタ割当てリスト型の機構が設けられる。

【００３９】分岐動作及び直列化動作の処理方法の間に
はいくつかの相違がある。分岐の場合には、回復後の新
しい処理は異なるアドレスからであるが、直列化命令の
場合には、回復後の処理は取り消された命令ストリーム
と同じアドレスで始まる。また分岐の場合には、条件付
き処理はこの回復が完了すると終わるが、直列化命令の
場合には、ＣＰＵは、アーキテクチャ上動作の再開を許
されるまでの間、依然として動作しているので、回復後
に処理される新しい命令は依然として条件付きモードに
ある。直列化動作の場合には、Ｉキャッシュから他の行
が除去された場合、他の回復動作（分岐では起こり得な
い動作）が起こる。アーキテクチャ上処理が許される点
に達したことが検出されたとき、条件付き処理は終了す
る。これは、分岐が正確に推測されたことが検出された
ときにとられる動作と同じ動作である。

【００４０】次に、図１〜図５を参照して、本発明の好
ましい実施例による装置について説明する。

【００４１】図１はマルチプロセッサシステムを示す。
このシステムの中心部分はシステム制御要素６であり、
これはいくつかのＣＰＵ１、２、３、システムの入出力
部７、及び主記憶装置８を一緒に接続する。システム制
御要素６は、これらの要素間で必要なすべての通信経路
を提供し、データ、アドレス、及び制御信号を必要に応
じて緩衝記憶し、キャッシュを含むこともある。各ＣＰ
Ｕは、このシステムのために書かれたプログラムを実行
するのに必要なすべての動作を独立して実行することが
でき、通常は性能向上のためにキャッシュを含む。好ま
しい実施例の場合では、各ＣＰＵは、２つのキャッシ
ュ、すなわち命令行を緩衝記憶するためのＩキャッシ
ュ、及びオペランド行を緩衝記憶するためのＤキャッシ
ュを含む。一連のアドレスバスとデータバス、ＣＰＵと
システム制御要素６の間を走行する制御信号９、１０、
１１、システムの入出力７部分とシステム制御要素６の
間を走行する他の制御信号１６、及び主記憶装置８とシ
ステム制御要素６の間を走行するさらに別の制御信号１
８がある。これら各組の通信経路は、多数の信号を含
み、システム制御要素６に接続された特定のタイプの要
素の必要に適合するように設計されている。

【００４２】図２は、ＣＰＵの命令緩衝記憶部及び命令
復号部を示す。この部分は、取り出されて復号を待って
いる命令を保持する多数の命令バッファ（Ｉバッファ）
を含む。これらは、Ｉバッファ１、２、３（それぞれ参
照番号１９、２０、２１）によって表されている。Ｉバ
ッファ１９〜２１は、バス２２を介してＩキャッシュか
ら直接そのデータを受け取ることができ、またはＩバッ
ファ３（２１）の場合、互いにそのデータを受け取るこ
とができる。このＩバッファ３は、バス２３を介してＩ
バッファ２（２０）からデータを受け取る。Ｉバッファ
１９〜２１は、単一のサイクルでＩキャッシュから供給
されるデータ量に等しいサイズであることが好ましく、
システム／３７０アーキテクチャを実施したＣＰＵで
は、一般にダブルワードである。

【００４３】Ｉバッファ１９〜２１へのゲートインは、
Ｉバッファにどんなデータがあるかを追跡し、必要に応
じてＩキャッシュから追加のデータを要求し、何の途中
かを記憶し、どの命令が復号のためにＩレジスタによっ
て取られているかを追跡する１組の制御回路２４によっ
て制御される。この制御回路２４は、１組の制御信号２
９、３０、３１でＩバッファへのゲートインを制御す
る。制御回路２４は、１組の制御線２５を介してＩキャ
ッシュと通信する。これらの制御線２５は、要求を出
し、求められているデータのアドレスを送り、要求の進
行に関する情報を受け取るために使用される。制御回路
２４はまた、Ｉレジスタ３３に送られるべきデータを選
択する１組のゲート３２を制御し、１組の信号２７によ
って復号／Ｉレジスタ制御回路３４と通信する。ゲーテ
ィング論理回路から命令を受け取る命令レジスタ（Ｉレ
ジスタ）３３は、復号／Ｉレジスタ制御回路３４に提示
される１つまたは複数の命令を含み、これらの命令は検
査され、実行のために実行論理回路の適当な部分に渡さ
れる。この論理回路の全体は、設計されつつある特定の
ＣＰＵの必要に適した形で構造化されている。

【００４４】各Ｉバッファ及びＩレジスタに対して、Ｓ
ＩＩＣビットと呼ばれるビット３５、３６、３７、３８
が付随している。このビットは、Ｉバッファ及びＩレジ
スタへのゲートインを制御する信号と同じ信号２９、３
０、３１、３９によって制御される。Ｉキャッシュから
のデータが、Ｉバッファ１（１９）のようなＩバッファ
の１つにゲートインされるときは必ず、関連するＳＩＩ
Ｃビット３５が１にセットされる。データが、Ｉバッフ
ァ２（２０）からＩバッファ３（２１）へのようなバッ
ファへ一方のＩバッファから他方のＩバッファにゲート
インされるときは必ず、発生源Ｉバッファ３６に関連す
るＳＩＩＣビットは、宛先Ｉバッファ３７に関連するＳ
ＩＩＣビットにゲートされる。データがＩバッファの１
つ（または複数）からＩレジスタにゲートされるときは
必ず、データの第１バイトの発生源Ｉバッファに関連す
るＳＩＩＣビットは、Ｉレジスタ３８に関連するＳＩＩ
Ｃビットにゲートされる。

【００４５】何らかの理由でＩキャッシュから行が除去
されたときは必ず活動状態であるＩキャッシュからの信
号４０がある。この信号４０は、ＳＩＩＣビット３５、
３６、３７、３８のそれぞれに行き、それらのそれぞれ
を０にセットする。この効果として、命令がＩレジスタ
３３に達するときにそのＳＩＩＣビット３８がまだ１の
場合、その命令が取り出されて以来Ｉキャッシュから行
が全く除去されなかった、すなわち、その命令がまだＩ
キャッシュになければならないことがわかる。

【００４６】復号／Ｉレジスタ制御回路３４は、Ｉレジ
スタ３３内の命令を検査し、命令が実行論理回路（図４
の５４）に渡されることができるかどうかを決定し、命
令を実行論理回路の正しい部分に移動するのに役立つ多
数の信号を復号する論理回路を含む。命令が復号される
場合はいくつかあり、次にどの命令を復号するのが正し
いかは明らかではない。このような状況の１例は、分岐
に出会った場合である。分岐が取られたかどうかを実行
論理回路５４が判定するまで、実行されるべき次の命令
が、記憶装置内の順序が次の命令であるのか、それとも
目標アドレスでの命令なのかは確かにはわからない。

【００４７】浪費時間を避けるために、復号／Ｉレジス
タ制御回路３４は、その分岐がどちらの方向に行くかに
ついて推測をする。この推測を行うための好ましい機構
は、これは本発明には必要ないけれども、通常の分岐履
歴テーブル（ＣＰＵの以前の動作について記録されたデ
ータに基づいて分岐方向の推測を行う装置）である。命
令の単純な検査に基づいて推測を行うための装置のよう
な他の機構は、分岐履歴テーブルで代用されることもで
きる。順次命令の続行が決定された場合、復号／Ｉレジ
スタ制御回路３４は、ゲート論理回路３２からの命令を
Ｉレジスタ３３にゲートし、それらの命令を処理し続け
る。

【００４８】分岐の目標アドレスでの命令の処理が決定
された場合、復号／Ｉレジスタ制御回路３４は、Ｉバッ
ファ制御回路２４に通知して、Ｉバッファをクリアし、
今度は目標アドレスから再度命令取出しを開始する。こ
れが生じると、分岐以外のこれらのすべての命令は条件
付きと考えられる。すなわち、分岐の結果に応じて、命
令は実際に実行を終了することもあり、命令を取り消す
ことが必要となることもある。これを制御するために、
信号５８によって復号／Ｉレジスタ制御回路３４が通信
するいくつかの条件付き経路制御回路（図４の５５）が
ある。条件付き経路制御回路５５は後で詳述されるが、
ここでは、この制御回路５５は多数の未解決分岐を通る
多数の条件付き経路の存在を許すタイプのものであるこ
とが好ましい。

【００４９】本発明は、（従来技術で公知の多数のタイ
プのうちの）分岐用、異なる動作、直列化命令用に設計
された条件付き経路機構を使用すると好都合である。分
岐に共通する直列化命令の役割は、どの命令が次に実行
されるべきかについて不確実であることである。分岐の
場合には、この不確実性は、次の命令をどこから取り出
すべきかが確実にはわからないことからくる。直列化命
令の場合には、命令がどこから取り出されるかははっき
りしているが、直列化点に達する前に他のいずれかのプ
ロセッサが命令を変更するかどうかがわからない。

【００５０】直列化点を通る命令を処理するためには、
命令に変更があった場合にそれらの命令を取り消すこと
ができる必要がある。これは丁度、分岐が推測した方向
に行かないとき命令を取り消さなければならないのと同
じである。直列化命令が復号化されたとき、復号／Ｉレ
ジスタ制御回路３４は、信号セット５９によって１組の
直列化制御回路（図４の５６）と通信し、その命令を処
理するために制御回路を初期設定する。どちらも命令を
復号するプロセスの一部である。新しい直列化命令に出
会ったとき直列化命令がすでに処理されつつある（がま
だ完了していない）場合には、直列化制御回路５６から
の信号は、復号／Ｉレジスタ制御回路３４が新しい直列
化命令を復号するのを防止する。さらに、直列化命令が
復号されると、復号／Ｉレジスタ制御回路３４は条件付
き経路を開始するために条件付き経路制御回路（図４の
５５）と通信する。

【００５１】図３は、命令キャッシュを示す。このキャ
ッシュは、２つのアレイ、すなわちデータアレイ４１と
アドレスアレイ４２を含む。このデータアレイ４１は、
主記憶装置からのデータの行を含み、データアレイ内の
各行４３ごとに、アドレスアレイ４２は、主記憶装置内
のどこからその行が来たかを識別するアドレス４４、及
びその行の状況を記録するための制御ビットを含む。Ｉ
キャッシュ制御回路４７は、アレイ４１、４２との間で
のデータの移動、及びそれらのアレイ内でのデータの配
置を制御する。このＩキャッシュ制御回路４７は、信号
線セット２５を使って、Ｉバッファ制御回路（図２の２
４）と通信する。この信号２５は、記憶装置の取り出さ
れる必要のある記憶位置のアドレス、それらの取出しが
どのように処理されているか、及びいつデータが返され
るかに関する情報を提供する。データは、Ｉキャッシュ
からバス２２を介してデータアレイ４１から命令バッフ
ァ（図２の１９、２０）へ送られる。

【００５２】データを主記憶装置から命令キャッシュに
移動する必要があると、命令キャッシュは、ＣＰＵとシ
ステム制御要素（図１の６）間の信号９のいくつかを使
用してシステム制御要素６と通信する。これらの信号９
には、Ｉキャッシュ制御回路４７との間でやり取りされ
てシステムの２つの部分の動作を調整する制御信号及び
データの実際の返送のためにデータアレイ４１に送られ
るデータ信号が含まれる。データ行が命令キャッシュに
移動されると、Ｉキャッシュ制御回路４７はまた信号４
６によってアドレスアレイ４２と通信して、キャッシュ
のどこにその行が配置されるべきかを決定し、その存在
を記録し、かつ信号４５によってデータアレイ４１と通
信して、このデータはデータアレイ内の正しい場所に確
実に配置されるようにする。

【００５３】システム制御要素６からの信号９のうちに
は、いつシステムの他のプロセッサが主記憶装置の特定
の行の排他的制御を必要とするか、またはこのＣＰＵが
排他的制御を有しないことを確定するためにいつそれが
非排他的制限を必要とするかを指示する信号がある。こ
れらの信号は、命令キャッシュに関連する相互照会制御
回路４８に送られる。これらの制御回路は、このような
信号を受け取ると、その行が命令キャッシュにあるかど
うか、およびそれを除去する必要があるかどうかを決定
する。これを実行するために、これらの制御回路は、ア
ドレスアレイ４２と通信するための信号４９、及びＩキ
ャッシュ制御回路４７と通信するための他の信号５０を
有する。

【００５４】命令キャッシュについての前述の説明は、
従来技術では公知である。新しいもの及び本発明の好ま
しい実施例によって追加されるものは、通常のキャッシ
ュ動作の結果としてそれらの制御回路がキャッシュから
の行を除去するときにＩキャッシュ制御回路４７から送
られる信号５１、及びそれらの制御回路がキャッシュか
らの行を除去するときに相互照会制御回路４８から送ら
れる信号５２である。これらの２つの信号５１、５２
は、論理ＯＲ回路５３によってＯＲされて、信号４０を
発生する。この信号４０は、行が何らかの理由で命令キ
ャッシュから除去されるときには必ず送られる。

【００５５】本発明の好ましい実施例で提供される他の
特徴は、記憶待ち行列（図５の６４）から相互照会制御
回路４８に送られる信号８７、及び相互照会制御回路４
８によって発生される信号８８である。入力信号８７
は、取出し待ち行列６５が直列化動作より前のすべての
要求及び直列化動作に関連するすべての要求を完了した
こと、及び記憶待ち行列兼バッファ（図５の６４）内の
保留中のすべての記憶動作が処理されたことを示す。こ
れは、アーキテクチャがその後の取出しの開始を許す点
に、ＣＰＵが達したことを意味する。しかしながら、こ
の点以前に来た相互照会要求が処理されるまで、ＣＰＵ
は通常の動作に戻ることはできない。したがって、信号
８７は、相互照会制御回路４８に到着し、その後以前の
相互照会動作が保留中でないと、相互照会制御回路４８
は、通常の動作が再開されることをＣＰＵの残りの部分
に通知する他の信号８８を発生する。

【００５６】図４は、ＣＰＵの主要な実行論理回路５
４、条件付き経路制御回路５５、及び直列化制御回路５
６を示す。この実行論理回路５４は、命令が要求する結
果を生ずるのに必要なすべての論理回路を含み、汎用レ
ジスタ、浮動小数点レジスタ、制御レジスタ、及びシス
テム／３７０アーキテクチャを実施するプロセッサ内の
プログラム状況ワードのようなプロセッサの状況を保持
するのに必要なレジスタのほとんどまたはすべてを含
む。その主要なインターフェースは、信号セット５７に
よって復号／Ｉレジスタ制御回路（図２の３４）から命
令を受け取ること、及び１組の信号６８を介して取り出
し待ち行列（図５の６５）と通信し、信号セット６９に
よって記憶待ち行列・バッファ（図５の６４）と通信す
ることによって、取出し要求及び記憶要求を出すことで
ある。

【００５７】実行論理回路５４の作動方法は、多くの異
なる形をとることができ、本発明でも使用可能である。
それにもかかわらず、条件付き命令経路を処理できる能
力が必要である。好ましい実施例では、実行論理回路
は、異なる動作を同時に、かつこれらの動作がプログラ
ムによって要求される順序とは恐らく異なる順序で実行
する複数の実行要素を含むタイプのものである。このよ
うな実行論理回路の例は、米国特許第４９０１２３３号
に記載されている。

【００５８】条件付き経路制御回路５５も、各種の異な
る形式をとることができ、実行論理回路５４の構造、及
びプロセッサの残りの部分の構造に応じて、特定の形式
が選択される。使用されることができる構造の従来技術
はいくつかある。ＩＢＭシステム／３６０モデル９１の
ＣＰＵは、複数の実行要素を有し、命令を論理的順序外
れで実行することができた。このプロセッサでは、分岐
が解決される前に、条件付き分岐以外の命令は復号さ
れ、実行要素に送ることができた。このような命令に関
連するすべての活動は、それらの命令を条件付きと識別
する条件ビットをもっていた。分岐が推測された方向に
行かなかった場合、条件付きとタグ付けされたすべての
動作が打ち切られる。このＣＰＵは、復号が単一の未解
決の分岐を越えて進むことを許すだけであった。

【００５９】ＩＢＭシステム／３６０モデル８５のＣＰ
Ｕは、すべての命令を論理的順序で実行し、ただ１つの
条件付き分岐以外の命令が復号されることを許した。す
べての命令は順次実行されたので、分岐が実行され（か
つその方向が解決され）ると、ＣＰＵの命令のすべて
は、分岐以外のものであり、したがって条件付きであっ
た。したがって、分岐推測が間違っていた場合、プロセ
ッサ内で進行していたすべての動作は放棄される必要が
あった。すなわち、モデル９１とは違って、プロセッサ
の順次的実行は暗示されるので、動作を条件付きとして
明示的にタグ付けする必要はなかった。

【００６０】ＩＢＭ３０３３のＣＰＵはモデル８５と同
様にすべての命令をその論理的順序で実行したが、２つ
の条件分岐以外の命令が復号されることを許した。モデ
ル８５と同様に、分岐が実行され（その方向が解決さ
れ）ると、進行中のままの動作のすべては論理的に分岐
より後のものであり、したがって分岐に対する条件であ
ったので、命令を条件付きとして明示的にタグ付けする
必要はなかった。

【００６１】米国特許第４９０１２３３号は、ＣＰＵ内
で間違って推測された分岐の後で正確な回復を行うため
の機構を記述している。この機構は、命令を順序外れで
実行させることができ、それらの命令の実行を、最終結
果を計算してそれを内部レジスタ内のその最終位置に配
置する点まで進行させることができ、任意の数の未解決
分岐を通過して実行を進めることができる。

【００６２】未解決の分岐または直列化命令が復号され
るごとに、条件付き経路制御回路５５は、復号／Ｉレジ
スタ制御回路（図２の３４）からその旨の通知を受け、
条件付き経路と呼ばれる新しい１組の制御回路を起動し
て、その経路に沿って命令を制御する。条件付き経路制
御回路５５は、１つまたは複数の条件付き経路を提供
し、それらがすべて使用中のとき、条件付き経路制御回
路５５は、このような命令をもう復号しないように、復
号／Ｉレジスタ制御回路（図２の３４）に通知する。

【００６３】各条件付き経路用の制御回路は、必要な入
力を受け取って、その経路をオンにされるようにした命
令が正しく推測されたか否かがいつ判定されるかを決定
する。この判定が行われると、条件付き経路は、推測が
正しいかまたは間違っているかをＣＰＵのすべての必要
な部分に通知する。この通知は、復号／Ｉレジスタ制御
回路３４への信号５８、実行論理回路５４への信号６
１、直列化論理回路５６への信号７１、記憶待ち行列兼
バッファ（図５の６４）への信号６２、及び取出し待ち
行列（図５の６５）への信号６３内に含まれる。

【００６４】これらの信号を受け取った後、ＣＰＵの様
々な部分はその動作を調整するために必要なステップを
とる。すなわち、推測が正しかった場合、その条件付き
経路の一部分であった動作はもはや条件付きとは見なさ
れず（その経路の一部分として条件付きと見なされなく
ても、別の条件付き経路の一部分であることもある）、
推測が間違っていた場合、動作は取り消される。条件付
き経路に沿って動作を実行するＣＰＵのすべての部分内
の論理回路は、これらの動作を実行できるように設計さ
れている。この論理回路については後で詳述し、米国特
許第４９０１２３３号に記述されている。この参考文献
の諸要素は図４及び図５に示されている。ここで、ＡＢ
Ｃフィールド６６、７０は、実行論理回路５４、記憶待
ち行列６４、及び取出し待ち行列６５内の制御回路の一
部分として示されており、また復号レジスタ割当てリス
ト（ＤＲＡＬ）及びバックアップ・レジスタ割当てリス
ト（ＢＲＡＬ）６７は実行論理回路５４に示されてい
る。条件付き経路が解決された後、条件付き経路制御回
路５５のそのための制御回路がリセットされ、他の条件
付き命令はその条件付き経路を使用できるようになる。

【００６５】次に図１０を参照すると、要素６６、６
７、７０を備える回復機構の詳細な構造が示されてい
る。復号レジスタ割当てリスト（ＤＲＡＬ）１００は、
入出力状況線及び制御線に接続されている。論理ユニッ
ト１０１も、ＤＲＡＬの内容を監視し制御するため、入
出力状況線及び制御線に接続されている。アーキテクチ
ャ設計の論理レジスタの割当て（たとえば命令内部で名
付けられたＧＰＲ）を物理レジスタの割当てに変換する
命令が復号されるときにこのＤＲＡＬが使用される。Ｄ
ＲＡＬは、各論理レジスタごとに１つの位置を含み、こ
の位置はその論理レジスタの値を受け取るための最近に
割り当てられた物理レジスタの番号を含む。

【００６６】各命令が復号されると、ＤＲＡＬ内でその
命令を参照する論理レジスタを調べて、どの物理レジス
タが論理レジスタに割り当てられたかを決定し、新しい
物理レジスタが結果を受け取るように割り当てられる
と、このＤＲＡＬはこれらの割当てを反映するように更
新される。このようにして、物理レジスタを使用する各
命令は、その論理レジスタを参照するために最近の命令
に割り当てられた物理レジスタを見つけるようにＤＲＡ
Ｌによって指令される。

【００６７】バックアップレジスタ割当てリスト１０
２、１０４、１０６は、特定の動作点でＤＲＡＬ１００
の全内容を受け取るように接続されている。システムに
は通常各ＤＲＡＬに対応するＢＲＡＬが少なくとも１つ
ある。１つ、２つ、または３つのＢＲＡＬの使用によっ
て、待ち時間なしで、それぞれ１つ、２つ、または３つ
の条件付き経路の処理が可能である。本発明によれば、
条件付き経路は、条件付き分岐命令または直列化命令の
復号によって作成されることができる。各ＢＲＡＬは、
ＤＲＡＬと同じ構造を有し、１サイクルでＤＲＡＬの全
内容がＢＲＡＬにまたはその逆にコピーされるように、
ＤＲＡＬに接続されている。これらの転送は、論理ユニ
ット１０１によって制御される。ＢＲＡＬは、たとえ
ば、Ｉキャッシュから行が除去される行のために直列化
命令を越えて条件付きで実行される命令が完了できない
場合に、ＤＲＡＬの内容をセーブするために、復号器が
直列化命令に出会ったとき使用される。

【００６８】条件付き経路を作成する必要は、直列化命
令または条件付き分岐命令のいずれかの復号によって生
じることができる。これらの２つの命令タイプは、一括
して「条件付き経路生成命令」と称される。しかしなが
ら、直列化命令と条件付き分岐命令の１つの相違点は、
直列化命令が復号された後は、最初に復号された直列化
命令が実行を完了するまで、以後の直列化命令の復号が
阻止されることである。したがって、所定の任意の時点
で、直列化命令の復号によってただ１つの条件付き経路
しか付勢されることができない。しかしながら、条件付
き分岐命令は、これらの復号に関してこのような制限が
ない。したがって、所定の任意の時点で、複数の条件付
き分岐命令の復号によって、または１つないし複数の条
件付き分岐命令と組み合わさった直列化命令の復号によ
って生じた複数の条件付き経路が付勢されることができ
る。

【００６９】各ＤＲＡＬごとにただ１つのＢＲＡＬが設
けられている場合、通常、ただ１つの条件付き経路生成
命令を通り過ぎて復号することが可能である。しかしな
がら、第１及び第２の分岐命令が復号され、論理レジス
タを変更する介入命令なしで、第２の分岐命令に復号器
が出会うという特別の場合には、その第２の分岐命令を
通り過ぎて復号することが可能である。同一ＤＲＡＬの
内容はＢＲＡＬの両方の直列化命令のためにセーブされ
るため、またその命令を過ぎて復号することが可能であ
る。

【００７０】アレイ制御リスト（ＡＣＬ）１１０は、状
況情報を受け取り、物理レジスタ及びコンピュータ・シ
ステムの残りの部分から制御情報を送るように接続され
ている。この論理ユニット１０１は、ＡＣＬ１１０の内
容を制御し、ＡＣＬとＤＲＡＬの動作を調整する。論理
レジスタを支援する各物理レジスタごとに、その物理レ
ジスタに関連する状況情報を記憶するＡＣＬレジスタが
ある。このＡＣＬは、各物理レジスタごとに１つのエン
トリを含み、この実施例では、各エントリは１４ビット
から構成され、図１１に示すように５つのフィールド、
すなわちＣＴＬ、ＡＢＣ、ＩＩＤ、ＰＲＶ、ＲＥＧに分
割されている。このＣＴＬは、対応する物理レジスタの
全体的状況を規定する制御フィールドである。ＣＴＬは
次の値を有する。

【００７１】００：使用可能−物理レジスタは使用され
ておらず、必要な場合、それを割り当てることができ
る。ＣＴＬ＝“００”のとき、ＡＢＣ、ＩＩＤ、ＰＲ
Ｖ、ＲＥＧの各フィールドは意味をもたない。

【００７２】０１：割当済み−物理レジスタが、ＲＥＧ
フィールドで指定される論理レジスタに割り当てられ
る。完了された現在の命令で割込みが行われた場合、こ
れはその論理レジスタに対応する物理レジスタである。
所定の任意の瞬間にただ１つの物理レジスタが各論理レ
ジスタに割り当てられる。ＣＴＬ＝“０１”のとき、Ａ
ＢＣフィールドは“０００”であり、ＩＩＤフィールド
及びＰＲＶフィールドは意味をもたない。

【００７３】１０：保留中かつ未ロード−物理レジスタ
がまだ実行を完了していない命令の結果を受け取るよう
に割り当てられており、したがってこれまでにその命令
はその結果をこの物理レジスタにロードしていない。Ｉ
ＩＤフィールドは、この物理レジスタが結果を受け取る
命令に割り当てられた命令識別番号である。この命令が
条件付きで出された場合、ＡＢＣフィールドは非ゼロで
あり、さもなければ“０００”である。ほとんどの場
合、ＲＥＧフィールドはこの物理レジスタが結果を受け
取る論理レジスタの番号であり、ＰＲＶフィールドはそ
の論理レジスタの古い値を保持する物理レジスタの番号
である。論理レジスタを変更しない比較命令の特別の場
合には、物理レジスタは割り当てられており、ＲＥＧフ
ィールドは無関係であり、ＰＲＶフィールドはこの物理
レジスタの番号を含む。

【００７４】１１：保留中かつロード済み−物理レジス
タは、実行をまだ完了していない命令の結果を受け取る
ために割り当てられ、その結果を受け取った。ＡＢＣ、
ＩＩＤ、ＰＲＶ、ＲＥＧの各フィールドは、比較命令に
ついての特別の場合がこの状態では起こらない点を除け
ば、ＣＴＬ＝“１０”のときと同じ意味をもつ。

【００７５】ＡＢＣフィールドは、条件付き分岐命令ま
たは直列化命令を越えて復号される命令に関連する物理
レジスタを識別するために使用される。この情報はＩＩ
Ｄを検査することによっても決定されることができるの
で、本発明を実行させるためにこのようなフィールドを
実施することは必ずしも必要ではない。しかしながら、
この情報を記憶するために専用のフィールドを設ける方
が、ＩＩＤのテストを実行することによって周期的間隔
でこの情報を決定するより経済的かつ高速なので、この
実施例では、このフィールドが実施されている。

【００７６】３つのＢＲＡＬが設けられ、最大３つの条
件付き経路が作成できるこの実施例の場合、ＡＢＣフィ
ールドは、最初“０００”にセットされる３つのビット
を有する。第１の条件付き経路生成命令が復号される
と、第１のＢＲＡＬにＤＲＡＬの内容がロードされ、Ａ
ＢＣフィールドが“１００”に変化して、ＢＲＡＬのロ
ード、及び完了されない直列化命令の存在を示す。第１
の条件付き経路生成命令が完了する前に第２の条件付き
経路生成命令に出会った場合、第２のＢＲＡＬにそのと
きのＤＲＡＬの内容がロードされ、ＡＢＣフィールドは
“１１０”に変化する。最後に、第３の条件付き経路生
成命令が復号され、かつ最初の２つの条件付き経路生成
命令が未解決の場合、第３のＢＲＡＬはそのときのＤＲ
ＡＬの内容を受け取り、ＡＢＣフィールドは“１１１”
になる。ＡＢＣフィールドの各ビットは、ＢＲＡＬが活
動状態であり、未解決の分岐命令または直列化命令に対
する特定のＤＲＡＬの内容を記憶することを示すため、
独立して特定のＢＲＡＬと関連づけられる。論理装置１
０１は、これらの機能を制御する。

【００７７】Ｉキャッシュから行が除去されずに直列化
命令が完了した場合（または、条件分岐の場合に、推測
された分岐方向が正しいと判断された場合）、割り当て
られたＢＲＡＬの内容は必要とならず、ＡＢＣフィール
ドの当該ビットは０にセットされる。前の例を参照する
と、条件付き経路生成命令は、必ずしも発生順に解決さ
れる必要はない。第１の条件付き経路生成命令が発生し
（ＡＢＣ＝“１００”）、次いで第２の条件付き経路生
成命令が発生する場合（ＡＢＣ＝“１１０”）、第２の
条件付き経路生成命令が最初に完了することがあり、Ａ
ＢＣフィールドは単に“１００”にリセットされる。前
の例の場合のように、３つの条件付き経路生成命令が順
に発生し（ＡＢＣ＝“１１１”）、第２の条件付き経路
生成命令が最初に解決される場合、第２のＢＲＡＬが使
用可能になり、ＡＢＣフィールドは“１０１”にセット
される。さらに、これは、他の条件付き経路生成命令に
出会った場合にＢＲＡＬが使用可能であることを意味す
る。ＡＢＣフィールドの各ビットは、条件付き経路生成
命令の任意の順での発生及び解決を表す任意の順でセッ
ト及びリセットされることができる。したがって、ＡＢ
Ｃフィールドが“１０１”である場合、新しい条件付き
経路生成命令に出会い、Ｂビットがセットされることが
あり、それでＡＢＣフィールドが条件付き経路生成命令
の発生の順序を表さなくても、ＡＢＣフィールドは“１
１１”になる。

【００７８】上述の回復機構は前述の実施例でより簡単
な構造を有する機械に使用されているけれども、本発明
は、早期のある機械に存在したようなより単純な条件付
き命令機構と結合して作動することができる。

【００７９】直列化命令がＩレジスタ（図２の３３）に
現れると、復号／Ｉレジスタ制御回路３４は直列化制御
回路５６に通知し、直列化動作がすでに進行中の場合、
その命令の復号は遅延される。復号が行われると、直列
化制御回路５６と条件付き経路制御回路５５は共にそれ
を認識し、その命令を制御するために動作を開始する。
条件付き経路制御回路５５は、以後の命令のための条件
付き経路を起動する。その結果、必要な場合それらの命
令を取り消して、直列化動作の後の命令に制御を戻すこ
とができるようになる。直列化制御回路５６は、ＳＩＩ
Ｃ−Ｉビット３８を監視し、直列化命令の後の命令のＳ
ＩＩＣ−Ｉビットがオンであるかどうかを調べる。ＳＩ
ＩＣ−Ｉビットがオンでない場合、制御回路５６は、通
信信号５９の１つを介して、復号／Ｉレジスタ制御回路
３４に、次の命令を復号しないように指示し、その代り
にＩバッファ制御回路２４にＩバッファ１９、２０、２
１及びＩレジスタ３３の先取りされた命令をすべてクリ
アしそれらを再取り出しするように通知する。

【００８０】条件付き経路制御回路５５は、実行論理回
路５４から信号（６１の一部分）を受け取る。この信号
は、分岐命令が正しく推測されたか間違って推測された
かを判定するために必要な情報を提供する。また条件付
き経路制御回路５５は、ＣＰＵの他の部分から、いつ直
列化命令に対する動作を取る必要があるかを判定できる
ようにする２つの信号を受け取る。これらの信号４０の
うちの第１のものは、命令キャッシュから来るものであ
り、命令キャッシュから行が除去されたことを示す。こ
の信号については、前述した。この信号４０が来たと
き、直列化命令用の条件付き経路は、経路誤り信号を全
プロセッサに伝え、その経路に沿ったすべての命令を取
り消されるように、復号を直列化動作の後の命令のアド
レスに戻させる。これは、条件付き経路が付勢されたま
まであることを除けば、誤って推測された分岐に対して
取られる動作と同じである。これらの信号８８のうちの
第２のものは、相互照会制御回路（図３の４８）から条
件付き経路制御回路５５に来るもので、アーキテクチャ
に従って直列化点を通過して動作を実行することが許さ
れる時点にＣＰＵが達したことを示す。したがって、こ
の信号８８は、直列化動作用の条件付き経路に、その経
路が正しいことを通知させ、それによってその経路に沿
った命令の条件付き状況を除去し、他の分岐動作または
直列化動作でその条件付き経路が使用できるようにす
る。これは、正しく推測された分岐について取られる動
作と同じである。また直列化制御回路５６は、この信号
８８を監視し、この信号が来たとき、それ自体をクリア
して、他の直列化動作が行えることができるようにす
る。

【００８１】図５は、データキャッシュ７３、及びそれ
と関連する２つの機構、すなわち取出し待ち行列６５と
記憶待ち行列・バッファ６４を示す。取出し待ち行列６
５は、実行論理回路（図４の５４）から、ある種の動作
がデータキャッシュ７３によって実行されることを要求
する信号６８を受け取る。この取出し待ち行列６５は、
これらの要求を、それらを実行するのに適切な時点に達
するまで、要求を受け取った順に記録し、次に、要求を
受け取った順序と同じ順序で実行する。条件付き命令に
よって生成された要求が取出し待ち行列６５に送られる
ことは可能であるので、取出し待ち行列６５は条件付き
経路に関する情報６６を含み、条件付き経路制御回路
（図４の５５）から信号６３を受け取り、動作が間違っ
た条件付き経路に沿って進行した場合にそれらの要求を
取り消すことができる能力を有する。記憶待ち行列６４
及び実行論理回路５４も、間違った（後で取り消され
る）条件付き経路に沿って進行した結果開始された動作
を取り消すための類似の機構を含む。

【００８２】詳細は示さないけれどもデータキャッシュ
７３は、上述の命令キャッシュと同様の構造を有する。
データキャッシュ７３は、取出し用または記憶用のオペ
ランドとして最近参照されたデータ行を記憶するのに役
立つ。データキャッシュ７３は、取出し待ち行列６５か
ら信号７５を介して取出し要求を受け取り、データをバ
ス７４を介して実行論理回路（図４の５４）に戻す。

【００８３】またデータキャッシュ７３は、同一の信号
セット７５を介して取出し待ち行列６５から記憶事前テ
スト要求を受け取る。記憶事前テスト要求は、あるアド
レスに記憶されることを期待して発生し、要求された行
が排他的制御を有するキャッシュにあるかどうか、及び
その行に記憶することに関連した何らかのアクセス例外
があるかどうかを判定するためのものである。その行が
キャッシュになく、またはキャッシュにあるが排他的制
御を有しない場合、データキャッシュ７３はその行の排
他的制御を必要とすることをシステム制御要素（図１の
６）に通知する。これによって、前述の相互照会プロセ
スが開始する。記憶事前テストが取出し待ち行列６５に
よって処理されると、それに関連する情報はまたいくつ
かの信号７６を介して記憶待ち行列・バッファ６４に送
られる。

【００８４】記憶待ち行列・バッファ６４は、記憶され
るべきデータと、主記憶装置（図１の８）で情報が記憶
されているアドレスやその行があるデータキャッシュ７
３の位置などのデータに関する情報を記憶するのに役立
つ。記憶待ち行列・バッファ６４は、いくつかの信号６
９を介して実行論理回路５４からデータを受け取り、取
出し待ち行列６５からデータを記憶するためのアドレス
を受け取る。この情報が受け取られるタイミング関係、
この情報の構造、及びそれが記憶待ち行列・バッファ６
４によってどう処理されるかは、ＣＰＵがどのように動
作するかの詳細に依存し、この開示には余り関係がな
い。条件付き命令によって発生されたデータが記憶待ち
行列・バッファ６４に送られることが可能であるので、
記憶待ち行列・バッファ６４は条件付き経路に関する情
報を含み、条件付き経路制御回路（図４の５５）から信
号６２を受け取り、動作が間違った条件付き経路に沿っ
て進行した場合に記憶を取り消すことのできる能力を有
する。引用文献に記述されているように、記憶は、関連
する動作が完了に達するまで、すなわち、その動作（及
びそれ以前のすべての動作）が実行されることが確実な
点に達するまで、記憶待ち行列・バッファ６４に保持さ
れる。その点で、記憶装置は、いくつかの信号７７を用
いてデータキャッシュ７３に記憶し、ＣＰＵをシステム
制御要素（図１の６）に接続する信号９を介してシステ
ム制御要素６に送るために解放される。

【００８５】取出し待ち行列６５、記憶待ち行列・バッ
ファ６４、及びデータキャッシュ７３の前記の説明は、
従来公知である。新しいこと及び本発明の好ましい実施
例の一部分として提供されることは、取出し待ち行列６
５が、その実行論理回路５４からの信号６８の一部分と
して、直列化点がどこにあるかの指示を受け取ることで
ある。大抵の直列化命令の場合、２つの点が識別され
る。第１の点は、直列化命令の要求より前の要求と直列
化命令の要求間にあり、第２の点は、直列化命令の要求
と直列化命令の要求より後の要求間にある。いくつかの
直列化命令は、取出し待ち行列には何の要求もせず、し
たがって単一の直列化点しか有しない。取出し待ち行列
６５は、これらの直列化点の１つに達すると、すべての
記憶はデータキャッシュ７３に記憶され、システム制御
要素（図１の６）に送られたことを記憶待ち行列・バッ
ファ６４が通知する（７６の一部分）まで待ち、それか
ら次の要求の処理を再開する。

【００８６】取出し待ち行列６５は、直列化動作に関連
する第２の（またはただ１つの）直列化点に達すると、
記憶待ち行列・バッファ６４（７６の一部分）に通知す
る。次に、記憶待ち行列・バッファ６４は、すべての記
憶の処理を完了すると、そのことを示す信号８７を発生
する。この信号８７は、相互照会制御回路（図３の４
８）に送られる。上述したように、相互照会制御回路４
８は、保留中の相互照会動作が処理されるまで動作を待
ち、その後で直列化制御回路５６及び条件付き経路制御
回路５５に送られる信号８８を発生する。この信号は、
ＣＰＵがアーキテクチャ構成の直列化点を越えて進むこ
とを許されると、その点に達したことをこれらの制御回
路に知らせる。この信号８８、その意味、及びその結果
取られる動作については、上述した。

【図面の簡単な説明】

【図１】マルチプロセッサシステムを示す図である。

【図２】ＣＰＵの命令緩衝記憶部分、及び命令復号部分
を示す図である。

【図３】命令キャッシュを示す図である。

【図４】ＣＰＵの主要実行論理回路、条件付き経路制御
回路、及び直列化制御回路を示す図である。

【図５】データキャッシュ、それと関連する２つの機
構、取出し待ち行列、及び記憶待ち行列・バッファを示
す図である。

【図６】本発明の好ましい実施例による命令取出し、及
びＳＩＩＣビットのセットの流れ図である。

【図７】本発明の好ましい実施例による命令復号及びＳ
ＩＩＣ監視の流れ図である。

【図８】本発明の好ましい実施例による命令キャッシュ
監視の流れ図である。

【図９】本発明の好ましい実施例による、データキャッ
シュ制御回路の動作の流れ図である。

【図１０】条件付き経路回復機構を示す図である。

【図１１】図１０のＡＣＬのエントリのフォーマットを
示す図である。

【符号の説明】

６システム制御要素１９命令バッファ（Ｉバッファ）２０命令バッファ（Ｉバッファ）２１命令バッファ（Ｉバッファ）２４Ｉバッファ制御回路３２ゲート３３命令レジスタ（Ｉレジスタ）３４復号／Ｉレジスタ制御回路３６ソースＩバッファ３７宛先Ｉバッファ３８命令レジスタ（Ｉレジスタ）４１データアレイ４２アドレスアレイ４７Ｉキャッシュ制御回路４８相互照会制御回路５４命令実行論理回路５５条件付き経路制御回路５６直列化制御回路６４記憶待ち行列・バッファ６５取出し待ち行列

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年１２月１１日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】図面の簡単な説明

【補正方法】変更

【補正内容】

【図面の簡単な説明】

【図１】マルチプロセッサシステムを示す図である。

【図３】命令キャッシュを示す図である。

【図１０】図１０のＡＣＬのエントリのフォーマットを
示す図である。

【符号の説明】６システム制御要素１９命令バッファ（Ｉバッファ）２０命令バッファ（Ｉバッファ）２１命令バッファ（Ｉバッファ）２４Ｉバッファ制御回路３２ゲート３３命令レジスタ（Ｉレジスタ）３４復号／Ｉレジスタ制御回路３６ソースＩバッファ３７宛先Ｉバッファ３８命令レジスタ（Ｉレジスタ）４１データアレイ４２アドレスアレイ４７Ｉキャッシュ制御回路４８相互照会制御回路５４命令実行論理回路５５条件付き経路制御回路５６直列化制御回路６４記憶待ち行列・バッファ６５取出し待ち行列

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジョン・スチーヴン・リプテイアメリカ合衆国12572、ニューヨーク州ラインベック、トロイ・ドライブ１番地 (72)発明者チャールズ・フランクリン・ウェッブアメリカ合衆国12603、ニューヨーク州ポーキープシー、マイネッティ・ドライブ４番地

Claims

【特許請求の範囲】

【請求項１】中央処理装置と、前記中央処理装置に結合され、キャッシュメモリシステ
ムを含むメモリと、前記メモリに結合され、前記メモリから命令を取り出す
ための取出し手段と、前記キャッシュメモリシステムのデータの有効性を判定
するための監視手段と、前記取り出し手段に結合され、直列化命令の復号を検出
するための検出手段を含み命令を復号するための復号手
段と、前記監視手段及び前記復号手段に結合され、直列化命令
の直後の命令を復号する直前の状態に前記中央処理装置
をリセットし、前記監視手段が、前記キャッシュメモリ
システムのデータの少なくとも１つのサブセットが有効
でないことを指示する場合、前記復号手段による直列化
命令の復号に応答して使用可能にされる条件付き経路手
段とを備えることを特徴とするデータ処理装置。
【請求項２】前記復号手段はさらに、前記検出手段が第
１の直列化命令の復号を検出した場合、後続の直列化命
令の復号を禁止するための禁止手段を備えることを特徴
とする請求項１記載のデータ処理装置。
【請求項３】さらに、前記復号手段に結合され、データ
取出し要求を前記メモリに待ち行列するための取出し待
ち行列手段と、前記取出し待ち行列手段に結合され、第１の直列化命令
より前の命令に関連するデータ取出し要求を、第１の直
列化命令に関連するデータ取出し要求より前に実行さ
せ、第１の直列化命令に関連するデータ取出し要求をそ
の直列化命令より後の命令に関連するデータ取出し要求
より前に実行させるための順序化手段とを含むことを特
徴とする請求項２記載の装置。
【請求項４】前記キャッシュメモリシステムが命令キャ
ッシュを含み、前記監視手段がデータ行が命令キャッシ
ュから除去されたかどうかを監視するための手段を含む
ことを特徴とする請求項３記載のデータ処理装置。
【請求項５】さらに、前記取出し手段及び前記監視手段
に結合され、前記キャッシュメモリシステムのデータの
少なくとも１つのサブセットが有効でないかどうかを示
す標識ビットを記憶するための標識手段を含むことを特
徴とする請求項３記載のデータ処理装置。
【請求項６】条件付き経路手段は、アーキテクチャ構成の論理レジスタセットのための機能
を実行するために、前記中央処理装置の物理レジスタの
サブセットの割当てを記憶するための第１のテーブル
と、前記第１のテーブルに結合された第２のテーブルと、前記復号手段に結合され、前記復号手段による直列化命
令の復号に応答して、前記第１のテーブルからの割当て
を前記第２のテーブルにコピーするための第１の手段
と、前記監視手段に結合され、前記キャッシュメモリシステ
ムの少なくとも１つのデータサブセットが有効でないと
いう前記監視手段による判定に応答して、前記第２のテ
ーブルからの割当てを前記第１のテーブルに戻してコピ
ーするための第２の手段とを備えていることを特徴とす
る請求項５記載のデータ処理装置。
【請求項７】中央処理装置に結合されたキャッシュメモ
リのデータの有効性を監視するための監視手段と、前記監視手段に結合され、前記キャッシュメモリの少な
くとも１つのデータサブセットが有効でないことを前記
監視手段が指示すると、直列化点の直後の状態に前記中
央処理装置を復元するための条件付き経路手段と、前記条件付き経路手段に結合され、前記中央処理装置に
よる直列化命令の復号に応答して、前記条件付き経路手
段を使用可能にするための直列化手段とを備えているこ
とを特徴とする中央処理装置が直列化点を越えて命令を
処理できるようにするための装置。
【請求項８】さらに、前記直列化命令より後の命令スト
リームの実行を開始するための手段を備えていることを
特徴とする請求項７記載の装置。
【請求項９】複数の命令を取り出すための取出し手段
と、前記取出し手段に結合され、前記複数の命令の間に直列
化命令が存在することを検出するための手段を含む命令
を復号するための復号手段と、前記復号手段に結合され、前記取出し手段によって取り
出された前記複数の命令中の直列化命令より後の少なく
とも１つの命令を条件付きで実行するための条件付き実
行手段とを備えていることを特徴とする直列化点を越え
て命令を処理するための装置。
【請求項１０】さらに、コンピュータシステムのキャッ
シュメモリのデータの有効性を決定するための監視手段
を含み、条件付き実行手段がさらに、前記監視手段から
の信号に応答して、コンピュータシステムにパイプライ
ンリセットを実行させる手段を備えていることを特徴と
する請求項９記載の装置。
【請求項１１】中央処理装置のキャッシュメモリのデー
タの有効性を連続的に監視する監視ステップと、直列化命令を復号する復号ステップと、前記直列化命令の復号に応答して、前記中央処理装置の
状態を示すデータを記憶する状況記憶ステップと、前記直列化命令より後の少なくとも１つの命令を取り出
す取出しステップと、前記取出しステップ後に、前記キャッシュメモリの少な
くとも１つのデータサブセットが有効でないことを前記
監視ステップが示すとき、前記復号ステップの直後の状
態に中央処理装置を復元する状況復元ステップとからな
ることを特徴とする直列化命令を処理するための方法。
【請求項１２】さらに、前記直列化命令より後の少なく
とも１つの命令の実行を開始するステップを含むことを
特徴とする請求項１１記載の方法。
【請求項１３】前記監視ステップは、キャッシュメモリ
システムから行が除去されているかどうかキャッシュメ
モリシステムを監視するステップを含むことを特徴とす
る請求項１２記載の方法。
【請求項１４】さらに、前記取出しステップによって取
り出された少なくとも１つの命令に対応するビットをセ
ットするステップを含むことを特徴とする請求項１３記
載の方法。
【請求項１５】復号ステップはさらに、前記中央処理装
置のアーキテクチャ構成の論理レジスタに対するデータ
を受け取るために、前記中央処理装置の物理レジスタの
割当てを示すデータを第１のテーブルに記憶するステッ
プを含み、状況記憶ステップは、前記第１のテーブルか
らの第１のデータを第２のテーブルにコピーするステッ
プを含み、復元ステップは、割当てデータを前記第２の
テーブルから前記第１のテーブルに戻してコピーするス
テップを含むことを特徴とする請求項１４記載の方法。