JPH05298272A - タイル化を利用するための並列処理装置および方法 - Google Patents

タイル化を利用するための並列処理装置および方法

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JPH05298272A
JPH05298272A JP4273479A JP27347992A JPH05298272A JP H05298272 A JPH05298272 A JP H05298272A JP 4273479 A JP4273479 A JP 4273479A JP 27347992 A JP27347992 A JP 27347992A JP H05298272 A JPH05298272 A JP H05298272A
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tiles
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JP4273479A
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Christopher L Reeve
クリストファ・エル・リーブ
Tani Shavit
タニ・シャビット
Jr James B Rothnie
ジェイムズ・ビー・ロスニー
Timothy G Peters
ティモシ・ジー・ピーターズ
Linda Q Lee
リンダ・キュー・リー
William F Mann
ウィリアム・エフ・マン
Jacklin Kotikian
ジャクリン・コティキアン
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KENDARU SUKUUEA RES CORP
Kendall Square Research Corp
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KENDARU SUKUUEA RES CORP
Kendall Square Research Corp
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    • G06F9/5066—Algorithms for mapping a plurality of inter-dependent sub-tasks onto a plurality of physical CPUs
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract

(57)【要約】 【目的】 反復命令シーケンスを実行するための改良さ
れた並列ディジタルデータ処理装置および方法を提供す
る。 【構成】 本発明では、反復命令シーケンスをサブタス
クに配列し、それらのサブタスクをプロセッサに割り付
けることによりこれを実行する。分割および割り付け
は、プロセッサ間のデータの競合を最小化するように、
またプロセッサに対するデータの局所性を最大化するよ
うに行われる。本発明の装置および方法は、大規模並列
のシステムを含め、種々のマルチプロセッサシステムに
応用できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ディジタルデータ処理
技術に関し、特定すると、並列処理コンピュータ上にお
いてプログラムを実行するための方法および装置に関す
る。
【０００２】
【従来技術、発明の課題】従来のコンピュータは、プロ
セッシング機能を遂行するために、普通単一のプロセッ
シングユニット、すなわちＣＰＵに依存した。これらの
コンピュータに対して書かれたソースコードプログラム
は、一連のマシン命令に翻訳され、これがＣＰＵにより
一つずつ実行された。オリジナルプログラムに反復的ス
テップシーケンス、すなわちループが存在すると、単一
のプロセッサは、一度に一つずつループ内の各命令を取
り上げ、ループの各反復に対してこれらの同じ命令を繰
り返す。
【０００３】その後の進歩で、若干組の命令を互いに平
列に実行することが可能となった。コープロセッシング
と称されるこの進歩した方法では、ＣＰＵとともに、特
別目的のプロセッサが用意される。このため、この種の
マシン上におけるプログラムの実行は、コープロセッサ
およびＣＰＵ間で分割された。
【０００４】多重プロセッサを用いるコンピュータの進
歩で、全タスクを同時に動作している別個のＣＰＵに割
り付けることが可能となった。並列プロセッサと称され
る特別の種類のこれらの多重プロセッサは、特別の同期
機構を装備しており、同じプログラムの同時実行部分に
特に適合する。コンピュータプログラムが並列プロセッ
サ上で効率的に動作し得るようにコンピュータプログラ
ム実行を「並列化」すことは、気力をくじくような仕事
である。第１に、プログラムのデータの流れおよび制御
の流れが理解されねばならず、ついで一組の明瞭に分割
可能な仕事を画定するように再配列されねばならぬ。今
日まで達成されたもっとも意味のある利点は、ループ実
行の再配列、すなわち「ループの交換」、同期および
（程度は低いが）タイル化（タイリング）にあった。
【０００５】多くの平行化の仕事は手でなされるが、最
近の進歩はその仕事を自動化する方向になされた。これ
は、普通、ソースコードプログラムをマシンコードに変
換するコンパイルプロセスとの関連において遂行され
た。一つの商業的に入手し得る製品、イリノイ州所在の
Kuck and Associates Inc.から入手し得るKAP/KAI プリ
プロセッサは、これらの機能のあるものを遂行する。詳
しく言うと、このプリプロセッサは、ループ交換および
同期の能力を提供する。
【０００６】上述の点にかんがみて、本発明の目的は、
改良されたディジタルデータプロセッシング装置および
方法を提供することである。
【０００７】さらに詳しく言うと、本発明の目的は、大
規模に並列であるコンピュータを含む並列プロセッシン
グコンピュータ上でプログラムを実行するための改良さ
れた機構を提供することである。
【０００８】本発明の特定の目的は、コピープログラム
の並列化を容易にする改良されたコンパイラを提供する
ことである。
【０００９】本発明の他の特定の目的は、マルチプロセ
ッサシステム上でコンピュータプログラムを並列化し、
実行するためのコンピュータランタイム機構を提供する
ことである。
【００１０】
【課題を解決するための手段】本発明のこれらおよびそ
の他の目的は、反復的命令シーケンスをサブタスク中に
配列（分割）し、それらをプロセッサに割付けすること
により、反復的命令シーケンスを実行するための改良さ
れた並列プロセッサを提供する本発明によって達成され
る。この分割および割付けは、プロセッサ間におけるデ
ータの競合を最小化し、そのデータにアクセスするプロ
セッサに対するデータの局所性を最大化するように行わ
れる。
【００１１】本発明は、１側面として、各々命令を実行
するための複数のプロセッシングユニットと、データお
よび命令を記憶するためのメモリと、プロセッサ間の通
信を容易にするための機構とを有する形式の改良された
並列プロセッサを提供する。メモリそれ自体は、各々デ
ータおよび命令を記憶することができる複数のメモリ要
素を含む。通信機構は、例えば、メモリの共通領域を使
用する信号プロトコルとし得る。本発明は、反復的シー
ケンスを表わすタイル化された一連の命令をメモリに記
憶することにより、一部特徴づけられる。さらに、各プ
ロセッサは、タイル化された命令シーケンスの一部を実
行するためにその利用可能性を報知する。さらに、次の
タイル要素が、その報知に応答して、「タイル」すなわ
ち、反復的シーケンスと関連する反復スペースの一部を
の境界を表わす信号を発生する。信号を報知するプロセ
ッサは、ついで、そのタイルの間にタイル化シーケンス
を実行する。
【００１２】次のタイル要素により生成されるタイル
は、互いに重複しない。しかしながら、すべてのタイル
は、一緒に反復スペースを覆う。上述のように、タイル
は、プロセッサに対するデータの局所性を最大化しなが
ら、プロセッサ間のデータに対する競合を最小化するよ
うに生成される。
【００１３】上述の並列プロセッサは、タイルの反復ス
ペース内にジメンションを画定するタイル形状信号を発
生するタイル形成装置を備える。例えば、反復スペース
は、インデックス(i) および(j) により画定され得る。
ここで、(i) は１ないし100の間で変わり、(j) は1 な
いし25の間で変わる。このようなスペースに対するタイ
ルは、(i) に沿って16のインクリメントを、(j) に沿っ
て25のインクリメントを覆うように形成される。かくし
て、反復スペースは等しい寸法（すなわち１６インクリ
メント）の６つのタイルと、縁部にある小寸法（すなわ
ち４インクリメントの）タイルとに分割される。
【００１４】タイル形成装置は、得られるタイル間に存
在する依存性を考慮してタイル形状信号を発生する。こ
の点における依存性は、直列の実行命令が重要である場
合に保存されるように、タイルがアクセスするデータに
関するタイル間の関係について言及するタイル間特性で
ある。例えば、もしも第１のタイルが、データ片が第２
のタイルによって読み取られ得る前にデータ片を書き込
まねばならないならば、その第２のタイルは第１のタイ
ルに依存するといわれる。
【００１５】さらに詳しく言うと、データ依存性は、次
の場合にタイル間に存在する。 (i) 第１タイル内の命令が選択されたデータ片を書き込
み、第２タイル内の命令が続いてそれを読み取る場合。 (ii)第１タイル内の命令が選択されたデータ片を読み取
り、第２タイル内の命令が続いてそれを書き込む場合、
または (iii) 第１タイル内の命令が選択されたデータ片を書き
込み、第２タイル内の命令もそれを続いて書き込む場
合。
【００１６】依存性それ自体についてのさらに詳細な理
解は、「Optimizing Supercompilerfor Supercomputer
s」と題するWolfe の論文（The MIT Press, 1989)の参照
により得られよう。
【００１７】タイル形成装置は、他にもあるが、メモリ
の利用を最適化する。例えば、タイル形成装置は、デー
タの移動を最小化するように、タイルの異なるものによ
り書込み形式のアクセスを受ける個々のデータ片の数を
最小化するタイル形状を選ぶことができる。さらに、タ
イル形成装置は、競合を最小化するために、複数の同時
に実行中のタイルにより書込み形式のアクセスを受ける
個々のデータ片の数を最小化するタイル形状を選ぶこと
ができる。
【００１８】上述の並列プロセッサのタイル形成装置
は、一側面として、プロセッサ間におけるデータの転送
を最小化するタイル実行用シーケンスを表わす「親和性
（アフィニティ）」信号（または「ssb」 ）を発生する。
【００１９】タイルの形状は、少なくともタイルの依存
性の方向、親和性信号(ssb) 、タイルを実行するコスト
の評価値（例えばマシンサイクルの数）、反復スペース
のサイズ、タイル化シーケンスの実行に利用可能なプロ
セッサの数、タイルが親和性領域内にあるかどうか、す
なわち、反復スペースが、単一のシーケンスでなく複数
のタイルシーケンスにより形成されるプログラム領域に
存するかどうかに依存して発生する。
【００２０】本発明の他の側面として、本発明に従う並
列プロセッサは、一組の戦略間でタイルを発生する態様
およびシーケンスを選択するタイル−戦略要素を備え
る。タイル戦略要素は、対応する信号を発生し、次のタ
イル要素は、この信号に応答してタイルを発生する。
【００２１】「スライス」戦略で、利用可能なプロセッ
サの数により反復スペースを分割する。これらの各タイ
ルは、プロセッサの対応するものに割当てられる。かく
して、１０のプロセッサがあれば、１０のタイルが存
し、第１のタイルは第１のプロセッサに割り当てられ、
第２のタイルは第２のプロセッサに割り当てられ、以下
そのように割り当てられる。
【００２２】この戦略は、得られたタイル間におけるデ
ータ依存性がないときに選ばれる。同様に、それらの間
に親和性がほとんどないとき、すなわち、タイルのいず
れか一つによりアクセスされる少しのデータが（読取り
のためでも、書込みのためでも）他のタイルによっても
アクセスされるときにも選ばれる。
【００２３】「モジュロ」戦略で、反復スペースを多数
のタイルに分割するが、この数は、利用可能なプロセッ
サの数より大きくし得、そして該戦略は、得られたタイ
ルをタイル数の係数に基づいて割り当てる。かくして、
例えば、３つの利用可能なプロセッサがあり、９つのタ
イルがあれば、それらの利用可能性のタイミングに拘り
なく、第１のプロセッサにはタイル１，４および７が、
第２のプロセッサにはタイル２，５および８が、そして
第３のプロセッサにはタイル３，６および９が割り当て
られる。
【００２４】この戦略は、タイル間に依存性がなく、ま
た親和性がほとんどないときにも選択される。さらにこ
の戦略は、反復スペースのサイズが変化するときでさ
え、得られたタイルおよびタイル割当によって各プロセ
ッサによるデータの再利用が最大化されるところで選ば
れる。
【００２５】「ウェーブフロント」戦略も、利用可能な
プロセッサより多いタイルがあるように反復スペースを
分割する。これは、得られたタイルがデータ依存性を示
すとき、したがって、タイルが、その依存性の方向によ
り決定される順序で発生されねばならぬときに選ばれ
る。
【００２６】例えば、第１のタイルは、第２のタイルお
よび第３タイル前に実行される必要がある場合がある。
ウェーブフロント戦略では、３つのプロセッサがこれら
のタイルを取るために同時に利用可能であったとして
も、それらの１つのみにタイルが与えられる。詳述する
と、１つのプロセッサにより実行のため、第１のタイル
が割り当てられる。それが完了した場合のみ、第１のタ
イルの実行の結果に依存して、第２および第３のタイル
が実行されよう。
【００２７】モジュロ−ウェーブフロント戦略では、モ
ジュロおよびウェーブ両戦略にしたがって、反復スペー
スを分割し、タイルを割り当てる。これは、タイル間に
データ依存性が存在するところで、また、やはり反復ス
ペースのサイズの変化が存在してさえ、プロセッサによ
るデータの再使用が最大化され得るところで選ばれる。
【００２８】グラブ戦略も、利用可能なプロセッサ以上
のタイルが存在するように反復空間を分割する。得られ
たファイルは、到着順作用の方式で要求プロセッサに割
り当てられる。モジュロおよびウェーブ戦略と異なり、
タイル間に依存性がなく、親和性が少ししかないところ
で採用される。これはプロセッサ間のロードの平衡化を
容易にする。
【００２９】上に論述したことに加えて、タイル戦略要
素は、使用者の要求で上述の戦略の任意のものを選ぶこ
とができる。
【００３０】上述のプロセッサは、１以上のタイル化さ
れたシーケンスを含む反復スペースを画定する親和性領
域形成要素を備えることができる。この要素は、その領
域を表わす信号を発生することに加えて、タイル次元を
画定する信号、タイルを生成するシーケンスおよび態様
を画定する信号、およびどのプロセッサがタイルを実行
すべきかを画定する信号を発生することができる。
【００３１】本発明は、さらに他の側面として、コンピ
ュータプログラムを、複数の並列プロセッサにより実行
のためにロードするに適当な目的コードに翻訳するため
の形式の改良されたコンパイラを提供する。
【００３２】改良は、反復シーケンスをソースプログラ
ムで表わすタイル化された一連の命令を発生するタイル
化要素を有することをその特徴とする。タイル化要素は
また、ラン時にタイル化されたシーケンスを実行すべき
タイル（該タイルに関して）を画定し生成するために上
述の形式の並列プロセッサにおいて使用するためのフレ
ームワークを提供する信号を発生する。これに関連し
て、タイル化要素は、反復シーケンスならびに使用者画
定パラメータに応答する。
【００３３】本発明のこの側面に従うと、タイル化要素
は、反復シーケンスの依存性の方向並びに反復シーケン
スそれ自体に応答して、タイル化されたシーケンスを実
行すべき反復スペース（該スペースに関して）内のイン
デックスを選ぶための並列化装置を備えることができ
る。並列化装置は、当該インデックスに基づいてインデ
ックスを自動的に選ぶことができる。並列化装置は、こ
れらのインデックスに対する使用者により画定される選
択を受け入れることができるが、それらの実行可能性を
保証するために自動的に識別されるものと比較する。
【００３４】上述の形式のコンパイラはまた、複数のタ
イルでの実行中読取り形式または書込み形式のいずれか
の形式のアクセスを受けるデータの転送を最小化するタ
イル実行シーケンスを表わす親和性信号（ssb)を発生す
るための最適化装置を備えることができる。
【００３５】最適化装置はまた、同じデータにアクセス
するソースプログラムの１または複数の反復シーケンス
を識別する親和性領域信号を発生することができる。最
適化装置は、使用者により画定される親和性領域を受け
入れることもできるが、最適化装置は、それを自動的に
識別されるものと比較し、使用者によって画定される領
域が妥当であるか否かをチェックする。
【００３６】他の側面として、最適化装置はタイル化さ
れたシーケンスの実行と関連するコストを決定して、そ
れを表わす信号を発生することができる。
【００３７】コンパイラ内に呼び発生要素が設けられて
おり、該要素が、ソースコードの反復シーケンスを、コ
ードディスパッチングサブルーチンに対する呼びを表す
命令と交換できる。ラン実行要素が、プロセッサにより
タイル化されたシーケンスを開始するために、その呼び
を実行できる。
【００３８】本発明のこれらおよびその他の側面は、図
面および以下に続く説明を参照することによって明らか
となろう。
【００３９】
【実施例の説明】第１図は、本発明を実施するのに使用
される好ましいマルチプロセッシングシステムを示す線
図である。例示のシステム１０は、３つの情報転送レベ
ルを含むすなわち、レベル１：０、レベル１：１および
レベル１：２である。各情報転送レベルは、１または複
数のセグメントを備えており、それぞれバス要素と複数
のインターフェース要素とをその特徴として有してい
る。詳述すると、例示のシステム１０のレベル１：０
は、１２Ａ、１２Ｂ、１２Ｃ、１２Ｄ、１２Ｅおよび１
２Ｆで指示される６つのセグメントを備えている。同様
に、レベル１：１は、セグメント１４Ａおよび１４Ｂを
備えており、レベル１：２はセグメント１６を備えてい
る。レベル１：０の各セグメント、すなわち１２Ａ、１
２Ｂ、--- 、１２Ｆは、複数のプロセッシングセルを含
んでいる。例えば、セグメント１２Ａは、セル１８Ａ、
１８Ｂおよび１８Ｃを含んであり、セグメント１２Ｂは
セル１８Ｄ、１８Ｅおよび１８Ｆを含んであり、以下同
様に構成されている。これらのセルは、各々、セル間プ
ロセッサバス（図示せず）により相互接続された中央プ
ロセッシングユニットとメモリ要素とを含んでいる。本
発明の好ましい実施例においては、各セルに包含される
メモリ要素は、その関連する中央プロセッシングユニッ
トにより使用される全制御およびデータ信号を記憶す
る。
【００４０】プロセッシングシステム１０のあるセル
は、二次メモリデバイスに接続されている。例示のシス
テムにおいて、例えばセル１８Ｃはディスクドライブ１
９Ａに、セル１８Ｄはディスクドライブ１９Ｂに、そし
てセル１８Ｏはディスクドライブ１９Ｃに結合される。
ディスクドライブ１９Ａ−１９Ｃは、従来の設計とし
得、数種の商業的に入手されるデバイスの任意のものか
ら選択きる。情報を記憶するためには、ディスクドライ
ブ以外の二次記憶装置、例えばテープドライブを使用で
きることが理解されよう。
【００４１】図２は、図１におけるプロセッシングシス
テム内のプロセッシングセルおよびそれらの相互接続を
詳細に例示している。この図において、複数の中央プロ
セッシングユニット４０Ａ，４０Ｂおよび４０Ｃが、そ
れぞれ関連するメモリ要素４２Ａ、４２Ｂおよび４２Ｃ
に接続されている。各対のプロセッシングおよびメモリ
ユニット間の通信は、図示されるように、バス４４Ａ、
４４Ｂおよび４４Ｃに沿って行われる。上述のレベルセ
グメントおよびルート設定セルを表わすネットワーク４
６が、例示のプロセッシングセル４２Ａ〜４２Ｃ間にお
いて情報パケットを転送する（バス４８Ａ、４８Ｂおよ
び４８Ｃを経てネットワーク４６に通される）。
【００４２】例示の実施例において、中央プロセッシン
グユニット４０Ａ、４０Ｂおよび４０Ｃは、それぞれ５
０Ａ、５０Ｂおよび５０Ｃの参照符号を付したアクセス
要求要素を備えている。これらのアクセス要求要素は、
メモリ要素４２Ａ、４２Ｂおよび４２Ｃに記憶されるデ
ータへのアクセス要求を発生する。要素５０Ａ、５０Ｂ
および５０Ｃにより発生されるアクセス要求信号の中に
は、メモリ要素に記憶されるデータ片への排他的変更ア
クセスの要求を表わす所有権要求がある。好ましい実施
例において、アクセス要求要素５０Ａ、５０Ｂおよび５
０Ｃは、ＣＰＵ４０Ａ、４０Ｂおよび４０Ｃ上で実施さ
れる命令セットのサブセットを含んでいる。この命令サ
ブセットは以下で説明する。
【００４３】中央プロセッシングユニット４０Ａ、４０
Ｂおよび４０Ｃはオペレーティングシステム５１の制御
下で動作するが、その部分５１Ａ、５１Ｂおよび５１Ｃ
が、中央プロセッシングユニットの対応するもの内に存
在している。オペレーティングシステム５１は、中央プ
ロセッシングユニットおよびシステム（１０）設備上で
実行されるアプリケーションプログラム間のインターフ
ェースを提供し、またデータアクセスおよび割付けを管
理するための管理システムを含む。
【００４４】中央プロセッシングユニット４０Ａ，４０
Ｂおよび４０Ｃを制御するための好ましいオペレーティ
ングシステムは、UNIX様のオペレーティングシステム、
さらに好ましくは、本明細書の教示に従って変更された
OSF/1 である。
【００４５】メモリ要素４０Ａ、４０Ｂおよび４０Ｃ
は、それぞれキャッシュ制御ユニット５２Ａ、５２Ｂお
よび５２Ｃを備えている。これらの各キャッシュ制御ユ
ニットは、図示のように、対応するディレクトリ要素５
６Ａ、５６Ｂおよび５６Ｃを介してデータ記憶領域５４
Ａ、５４Ｂおよび５４Ｃされる。ストア５４Ａ、５４Ｂ
および５４Ｃは、それらの対応する中央プロセッシング
ユニットにより必要とされるデータおよび命令信号に対
する物理的記憶スペースを提供するように、例示のシス
テムにより利用される。
【００４６】例示のディジタルデータプロセッシングシ
ステム１０の構造および動作についての一層の理解は、
以下の現在特許出願中の一緒に譲渡された特許出願の参
照により得ることができるから、これらの特許出願も参
照されたい。
【００４７】1) [MULTIPROCESSOR DIGITAL DATA PROCES
SING SYSTEM]と題する1987年12月22日付米国特許出願第
136,930 号. 2) 1991 年５月20日付米国特許出願第696,291 号. 3) [MULTIPROCESSOR SYSTEM WITH MULTIPLE INSTRUCTIO
N SOURCES]と題する1989年６月22日付米国特許出願第37
0,325 号. 4) [IMPROVED MEMORY SYSTEM FOR A MULTIPROCESSOR]と
題する1989年６月22日付米国特許出願第370,341 号. 5) [IMPROVED MULTIPROCESSOR SYSTEM] と題する1989年
６月22日付米国特許出願第370,287 号. 6) [HIGH-SPEED PACKET SWITCHING APPARATUS AND METH
OD] と題する1990年３月26日付米国特許出願第499,182
号. 7) [DYNAMIC PACKET ROUTING NETWORK] と題する1990年
５月10日付米国特許出願521,798 号. 8) [PACKT ROUTING SWTCH]と題する1990年５月18日付米
国特許第526,396 号. 9) [DYNAMIC HIERARCHICAL ASSOCIATIVE MEMORY]と題す
る1990年５月31日付米国特許出願531,506 号. 10) [DIGITAL DATA PROCESSOR WITH IMPROVED PAGING]
と題する本特許出願と同日の出願の米国特許出願. 11) [DIGITAL DATA PROCESSOR WITH IMPROVED CHECKPOI
NTING AND FORKING]と題する本特許出願と同日の出願の
米国特許出願. 12) [IMPROVED DIGITAL DATA PROCESSOR WITH DISTRIBU
TED MEMORY SYSTEMS] と題する本特許出願と同日の出願
の米国特許出願.
【００４８】［コード並列化および実行］図３は、反復
シーケンスを含むソフトウェアプログラムの並列化およ
び実行のためディジタルデータプロセッサ１０において
利用されるソフトウェアモジュールの好ましい配置を示
している。コンパイルシステム６０は、ソースコード入
力を目的コードに翻訳する。ソースコードは、従来形式
のフォーマット、例えばフォルトラン７７またはフォル
トラン９０、またはＣプログラミング言語ソースファイ
ルとし得、普通反復シーケンスまたはループを含む。従
来のプログラミングステートメントに加えて、ソースコ
ードは、並列化のための利用者により特定される指示文
を含むことができる。これらの指示文は、好ましくはコ
メント、すなわち非実行可能ステートメントとして提供
されるのがよい。これらの指示文を従来のコメント（普
通説明テキストとして利用される）から区別するため
に、指示文は、好ましくは、追って論述されるように、
特殊なフォーマットの形式をとるのがよい。
【００４９】コンパイルシステム６０は、プリプレプロ
セッサ６０ａおよびコンパイラ６０ｂを備える。プリプ
ロセッサ６０は、ソースコードにおける反復シーケンス
の事前分析を遂行して、その依存性の方向を決定し、か
つ特定のループの交換を遂行する。プリプロセッサ６０
ａはまた、コンパイラ６０ｂで使用のため、上に言及し
た形式の指示文を発生する。依存性方向決定およびルー
プ交換のための技術は周知である。反復シーケンスの改
良された並列化のためこれらの周知の技術に加えられる
変更については以下に記述する。
【００５０】コンパイルシステム６０のコンパイラ６０
ｂは、プログラムステートメントを事前処理されたソー
スコードフォーマットから目的コードフォーマットに翻
訳する。コンパイラ６０ｂは、従来のコードを翻訳する
ことに加えて、並列の実行で使用のため、事前処理され
たソースコード内の反復シーケンスを「タイル化」され
たシーケンスに変換する。この手続きは、「タイル化」
と称され、一部は、プリプロセッサ６０ａにより生成さ
れる指示文、ならびにソースコード６２に含まれる指示
文によって制御される。
【００５１】コンパイルシステム６０による目的コード
出力は、ディジタルデータプロセッサ１０上における実
行に適当なコードを生ずるため、リンクエディタ６４に
よりランタイムライブラリ６６に結合されている。
【００５２】以下に、好ましいプリプロセッサ６０ａに
ついて記述する。本技術は、フォルトラン７７または９
０およびＣプログラミング言語のような種々のソフトウ
ェアに応用し得るが、以下の論述は、フォルトラン７７
ソースコードの翻訳に関係する。
【００５３】以下の技術は、従来既知のプリプロセッシ
ングシステムとの関連において動作するように、特に以
下に説明されるようにソースコード反復シーケンスの依
存性方向を決定するように構成できる。この種の従来の
システムには、イリノイ州所在のKuck and Associates
から商業的に入手し得るKAP/KAI プリプロセッサや、Pa
cific Sierraから入手し得る( 例えば「Vast」プリプロセ
ッサのような）プリプロセッサ等がある。
【００５４】［プリプロセッサ］ 1.梗概 プリプロセッサ６０ａの主たる役割は、フォルトランプ
ログラムに、並列実行を可能にする注釈を入れる、すな
わちタイル化指示文を挿入することである。プリプロセ
ッサ６０ａはまた、任意的に、タイル化可能にするか最
適化を行なうように、ループ交換のようなコードのある
変換を遂行する。
【００５５】例示の実施例において、プリプロセッサ６
０ａに対する入力はフォルトランプログラムソースであ
り、その一次出力もタイル化指示文を含むフォルトラン
プログラムである--事前処理されたものであるが。その
二次プログラムは有効で正しいフォルトランプログラム
であり、そしてこれは、直列に実行されるとき、原プロ
グラムと同じ結果を計算する。この二次プログラムは、
コンパイラ６０ｂに対する入力である。 ２．タイル化用指示文−プリプロセッサ出力 C*KSR* TILE(<tiling-args>) C*KSR* END TILE 2.1 タイル化−アルゴリズム プリプロセッサ６０ａがタイル化指示文中に入れること
ができるタイル化−アルゴリズムは、次の一般的形式を
有する。 タイル化指示文に特定されるタイル化−アルゴリズム
は、タイル化されたループの属性についての情報を与え
る。例えば、タイル化指示文内の'local=t' tiling-arg
は、「このタイル化された−ループは、各プロセスに対
して局部的であるべき変数"t" を含むことを」を意味す
る。
【００５６】プリプロセッサ６０ａが発生する タイル
化パラム（パラメータ）を下表に示す。 ［パラメータの一次セット］
【表１】シンタクス 例 オーダー = <dep-list> order=k 最終値 = <dep-list> smallest 局部 = <Var-list> tem or (t1,t2) 低減 = <var-list> sum
【００５７】タイル化パラメータの一次セットは、以下
に論述のように、コンパイラ60b が受け入れることがで
きるタイル化パラメータの全リストのサブセットであ
る。しかしながら、これらのタイル化パラメータは、プ
ログラムの正確性に影響を及ぼす可能性のある情報を含
み、そしてこれがタイル化に如何に影響を及ぼすかは以
下の記述からわかろう。 2.2 タイル化指示文−概要 プリプロセッサ６０ａ出力タイル化指示文のシタクスは
下記のごとくである。すなわち、
【表２】 C*KSR* TILE( <index> ... [, 命令=<dep-list>] [, 最終値=<variable-list>] [, 局所=<variable-list>] [, 削減=<variable-list>] [,<extra-params>]) ... C*KSR* RND TILE
【００５８】TILE指示文は、インデックスが<tile-inde
x-list> に含まれるループ（すなわち、doステートメン
ト）前に起こらねばならない。<tile-index-list> にお
けるループ−インデックスは、それらがループネストに
おいて現れるのと同じ順序にある。しかして、左−右
は、ループネストにおける外部−内部に対応する。（可
読性のための慣例である。）
【００５９】プリプロセッサ６０ａが形成できるタイル
化−パラメータは、コンパイラ６０ｂが理解できるタイ
ル化パラメータのサブセット（時折一次セットと呼ばれ
る）。タイル化パラメータの一次セットは、オーダー、
最終値、局所、削減である。プリプロセッサ６０ａは、
タイル化−パラメータの全リストを知らず、その構文分
析のためのシタクス定義に依存する。
【００６０】TILE入力指示文に特定されるタイル化パラ
メータは、「そのまま」TILE出力指示文に通されよう。
（すなわち、これらのタイル化指示文が一次セットに属
さなければ。 もしもそれが属すと、エラーとしてフラ
グが立てられ、ループはタイル化されない。）
【００６１】［形式的シタクス定義］
【表３】 <tiled-loop> <tile-begin><Fortran-do-loop><tile-end> <tile-begin> C*KSR*TILE (<tiling-args>) <tile-end> C*KSR* TILE END <tiling-args> <tile-index-list>[,<tiling-param-list>] <tile-index> <loop-index-variable-name> <tiling-param> オーダー =<order-listing> または最終値 =<var-or-invelt-listing> または低減 =<var-or-invelt-listing> またはプライベート =<var-listing> または <extra-keyword>=<easy-to-parse-string> <order-listing> <order> または(<order-list>) <order> is [-] <loop-index-variable-name> <variable-or-invelt-listing> <var-or-invelt) または (<var-or-invelt-listing>) <var-or-invelt> < 変数名または配列要素名；配列要素名の場合、すべての 添字表現は被タイル化されたループネストに関して不変量 でなければならない> <var-listing> <var> または(<var-list> <var> < 変数名＞ <extra-keyword> < フォルトラン識別子>
【００６２】３．自動タイル化 この節は、プリプロセッサ６０ａ出力タイル化指示文に
焦点を絞って機能的観点から説明する。論述は（他に明
解な宣言がない限り）、３つのことを仮定する。すなわ
ち、プリプロセッサ６０ａは全自動化タイル化をなしつ
つあること、プリプロセッサ６０ａ最適化指示文（AUTO
TILE. ROUNDOFF) は最大並列化を許容するように設定さ
れること、および主張はないことである。
【００６３】タイル化のための原理は、最外部インデッ
クス限界（インバウンド）からタイル化することであ
る。また、できるだけ多くタイル化することである（す
なわちできるだけ多くのインデックスを）。
【００６４】3.1 梗概 所与のループネストは、つねにすべての次元でタイル化
できない。しかしながら、正しいタイル化のための１以
上の可能性があり得る。この節では、プリプロセッサ６
０ａがどのタイル化の可能性を選ぶかについて論述す
る。（利用者がタイル化のためにインデックスを選ぶ際
に如何に介入するかについては、次の節で論述する。）
【００６５】プリプロセッサ６０ａは、反復シーケンス
について依存性分析を遂行する。データ依存性分析の原
理は、International Journal of Parallel Programmin
g, vol.16,No.2,1988 年４月発行のMichael Wolfe and
Utpal の「Data Dependence and Its Application to Pa
rallel Processing」なる論文、University of illinoi
s, Dept. of Computer Science, Report No. 82-1009,1
982年10月発行のMichael Wolfe の「Optimizing Superco
mpilers for Supercomputers」なる論文、Communication
s of the ACM, Vol. 29, No.12, 1986 年12月発行のDav
id Padua およびMichael Wolfe の「Advanced Compiler
Optimization for Supercomputerなる論文」の参照に
より理解されよう。
【００６６】データ依存性はループにより運ばれること
が認められよう。加えて、プリプロセッサ６０ａの関係
において、タイル間に依存性があることも認められよ
う。
【００６７】数種のタイル化の障害が、タイル化を阻害
することがあり得る。例えば、依存性における周期がそ
れである。依存性はループにより運ばれるから、そのル
ープのタイル化を阻害するが、同じループネストの他の
ループはなおタイル化され得る。さらに、あるステート
メントはタイル化できない。これらのステートメントに
は、ループネストのゴートゥーアウト(goto out)やサブ
ルーチン呼び等がある。このタイル化の障害は、非タイ
ル可能化ステートメントを包含する全ループネストに影
響を及ぼす。
【００６８】他の障害は、不完全にネストされたループ
である。これは、ループネストのループ間に（ドゥー(D
O)以外の）ステートメントがある場合に起こる。不完全
なネスティングは、不完全なネスティングが起こる場合
にあたかも「壁」があるように一つの制約を導入する。
この場合、タイル化は、壁の上側または下側のいずれか
で起こり得るが、両側では起こり得ない。
【００６９】さらに、ループの限界が外部ループのイン
デックスに依存する場合に起こる。これは、非方形的反
復空間を創成し、これらの２つのループがタイル化のた
めに相互に両立し得ないという制約を意味する。この制
約は、三角形ループのような特別のケースに対しては緩
和されることが認められるであろう。
【００７０】プリプロセッサ６０は、ループネストの分
析に基づいて（他のこともあるが、すべてのタイル化の
障害を見つける）、タイル化の障害を避けながらループ
をタイル化する。そのようにする際、タイル化の障害お
よびそれに基づくタイル化の決定を示すループテーブル
が得られる。
【００７１】被タイル化ループを並列に実際に実行する
ことが価値があるか否かの最終的決定は、コンパイラに
より（またはラン時間に）なされる。プリプロセッサ６
０ａは、依存性をもつ一次元( 「１Ｄ」）ループ、なら
びに少量のワークを有するループ等をタイル化し得る。
その種たる理由は、プリプロセッサ６０ａが一次に一つ
のループ６０ａを調べている間、メモリ分布のような他
の包括的な考察でタイル化戦略を左右し得るからであ
る。コンパイラは、如何なるランタイムオーバーヘッド
をも除去するために、TILE指示文を「除去」し得る。
【００７２】再順序付け（ループ交換）が（もしあれ
ば）、タイル化の後に、かつタイルの内側においてのみ
行われる。 3.2 タイル化のためのインデックスの選択 プリプロセッサ６０ａの主たる役割は、タイル化指示文
をコードに挿入することである。すなわち、 C*KSR*TILE ( <tile-index-list) [,<tilting-param>...])
【００７３】タイル化−インデックス−リストを選ぶこ
とが主たる決定である。他のタイル化−パラメータも相
応に決定される。
【００７４】この論述の目的のため、プリプロセッサ６
０ａは２ステップでループテーブルを形成するものと仮
定する。まず、プリプロセッサは、ループネスト、タイ
ル化障害、等についての情報を集める。ついで、どのイ
ンデックスをタイル化すべきかについての決定をなす
（ループテーブル内のループは、ループネスト内のルー
プと同じ順序で整理される、最外部が一番）。したがっ
て、プリプロセッサ６０ａの分析後、そしてタイル化に
ついての何らかの決定がなされた後、ループテーブルは
図４に示されるごとくである。
【００７５】そこで、「タイル化可能？」フィールド
は、他のループがタイル化されるかされないかに拘りな
く、この特定のループがタイル化されるのを防ぐタイル
化障害があるか否かを指示する。これは、ループが依存
性のサイクルを担うか、ループボディが非タイル可能ス
テートメントを含むときなどに起こる。
【００７６】「制約フィールド」は、ループネスト内の
どの他のループがこのループをタイル化することにより
影響を受けることがあり得るかに注目する。これは、例
えば。ループが不完全にネストされるとき、すなわち非
方形のときに起こる。前述のように、不完全にネストが
起こる点は、「壁」と考えることができる。壁は、先行
のループまたは後続のループのいずれかに取り付けるこ
とができる。任意的に、壁が先行のループに取り付けら
れると仮定し得る。
【００７７】障害フィールドは、もしあればタイル化障
害についての記述情報を含むことができる。
【００７８】ここでなされるべきことは、タイル可能化
？および抑制情報フィールド内の情報に基づいて、タイ
ル化決定フィールドを満たすことだけである。プリプロ
セッサ６０ａは、ループを外側内部限界からタイル化す
るから、プリプロセッサは、ループテーブルの第１行か
らスタートし、下方に動き、制約に注意しながらできる
だけ多くをタイル化するかのように観察できる。
【００７９】ループテーブルは、抑制処理の概念を記述
するのに使用できる。ループをタイル化することが決定
されると、それは、タイル化−決定フィールドにおいて
タイルされるものとして記録される。ついで、その抑制
フィールドが調べられる。もしも「INPERFECT」 の指示が
あると、プリプロセッサ６０ａは、以下にある全行のタ
イル化−決定フィールドを不タイル化として記録する。
もしも、一つの<idx>（または１以上）があると、プリ
プロセッサ６０ａは、対応するループのタイル化−決定
フィールドを不タイル化として記録する。
【００８０】プリプロセッサ６０ａは、つねに「下方」
のみに行くことを必要とすることに留意されたい。
【００８１】プリプロセッサ６０ａがループネスト内の
第１のループをタイル化した後、ループテーブルに沿う
さらに下方の行は、すでにタイル化決定エントリを有し
ているかもしれない。これは、先にタイル化されたルー
プにより賦課された抑制からもたらされる。この場合、
プリプロセッサ６０ａは、そのループ行に来るときそれ
をスキップし、次へと動く。
【００８２】概念的に、これは、プリプロセッサ６０ａ
が、TILE指示文に対する<tile-index-list> を含むイン
デックスを選ぶ方法である。これに続いて、他の<tilin
g-param>が決定され、タイル化のプロセスが完了する。
【００８３】この節の残りに掲げる例は、この態様を示
すものである。各例に対して、タイル化プログラムが提
供され、ループテーブルが図面に示されている。 3.3 例 ［例 １］ リンパックベンチマークにより示唆され
て、
【表４】 do k = 1,n-1 do j = k+1, n do i = 1, n-k a(k+i),j) = a(k+i,j) + t * a(k+1,k) enddo endoo enddo
【００８４】図４Ｂに示されるように、ｋループは、依
存性のサイクルを担持するからタイル化できない。かく
して、ｋに対する制約エントリはｊおよびｉに対するタ
イル化決定に適用できない。
【００８５】プリプロセッサ６０ａは、このループを下
記のようにタイル化する。
【表５】
【００８６】[ 例 ２] マトリクス乗算
【表６】
【００８７】図４Ｃに示されるように、ｊ−ループ上に
おける抑制は、その点において「Stop」に対するタイル化
を引き起こした。
【００８８】プリプロセッサ６０ａは、下記のようにこ
のループをタイル化する。 C*KSR* TILE (I,J)
【表７】
【００８９】［例 ３］ ルジャンドル変換に示唆され
て、
【表８】 do 400 l = 1, nlev do 300 k = 1, nwaves ip = nmp(k) do 200 j = 1, nlats do 100 i = 1, nnp(k) sd(l,ip+i)= sd(l,ip+i)+fsd1(l,k,j)*pnmd(ip+i) sp(l,ip+i)= sq(l,ip+i)+fsq1(l,k,j)*pnmd(ip+i) 100 continue 200 continue 300 continue 400 continue
【００９０】この例を働かせるためには、仮定された依
存性を除去するため主張（ここに図示さず）を入れるこ
とが必要である。また、この例においては、ｋ−ループ
およびｊ−ループが完全にネストされて作られ得るよう
に、順方向置換技術を使用する。それゆえ、プリプロセ
ッサ６０ａは、ループが下記のごとくであったかのよう
にプログラムをタイル化する。
【表９】 do 400 l = 1, nlev do 300 k = 1, nwaves do 200j = 1, nlats do 100 i = 1,nnp(k) sd(l,nmp(k)+i)= sd(l,nmp(k)+i)+fsd1(l,k,j)*pnmd(nmp(k)+i) sp(l,nmp(k)+i)= sq(l,nmp(k)+i)+fsq1(l,k,j)*pnmd(nmp(k)+i) 100 continue 200 continue 300 continue 400 continue
【００９１】図４Ｄに示されるように、プリプロセッサ
６０ａがｋ−ループをタイル化することを決定すると
き、ｉ−ループ上の抑制が、ｉに対する不タイル化決定
を強制する。
【表１０】 C*KSR* TILE( L,K,J ) do 400 l = 1, nlev do 300 k = 1, nwaves do 200j = 1, nlats do 100 i = 1,nnp(k) sd(l,nmp(k)+i)= sd(l,nmp(k)+i)+fsd1(l,k,j)*pnmd(nmp(k)+i) sp(l,nmp(k)+i)= sq(l,nmp(k)+i)+fsq1(l,k,j)*pnmd(nmp(k)+i) 100 continue 200 continue 300 continue 400 continue C*KSR* END TILE
【００９２】４．半自動化タイル化 この節は、タイル化のための半自動化方法を記述する。
この方法は、利用者が、プリプロセッサ６０ａによりな
されるタイル化の決定を部分的に無効化することを可能
にする。
【００９３】4.1 梗概 一般的場合においては、タイル化のためのインデックス
選ぶ１以上の可能性がある。プリプロセッサ６０ａは、
自動化タイル化機構を通じてこれらの可能性の一つを選
ぶ。半自動化タイル化は、利用者がどのインデックスが
タイル化されることを望むかを明示的に特定することに
より、利用者がタイル化のためにインデックスを選ぶプ
ロセスに介入することを可能にする。利用者は、半自動
化タイル化を使用して、正確さについて自動化タイル化
と同じ保証を維持しながら、タイル化に関する追加の制
御を得る。
【００９４】これは、下記のプリプロセッサ６０ａ入力
指示文を使用することによってなされる。 C*KSR* TILE (<tile-index-list> [, <tiling-param>...])
【００９５】<tiling-param>は、タイル化−パラメータ
の一次セットの一つでない任意のパラメータとし得る。
その理由は、上述のように、一次セット（オーダー、最
終値、局所、整理編集）内のタイル化パラメータが、プ
ログラムの正確性に影響を及ぼすことがあり得るからで
ある。
【００９６】プリプロセッサ６０ａは、入力指示文を下
記のステートメントに変換する。
【００９７】この場合、<tiling-param>は、C*KSR*TILE
指示文において特定された全タイル化パラメータ、そし
ておそらく一次セットからの追加のタイル化パラメータ
を含む。そしてまた、<tole-index-list> は、利用者が
特定したものと同じである。もしも利用者が正しくない
組合せ（プリプロセッサ６０ａ基準に従い）を指定した
とすると、プリプロセッサ６０ａはエラーメッセージを
発する。4.2 例再度、順方向置換技術を使用して、上の
ルジャンドル変換により示唆される例を参照して説明す
ると、ループは３Ｄでタイル化される。しかしながら、
利用者は、ループネスト前に下記のラインを入れること
によってそれを２Ｄでタイル化することもできる。すな
わち C*KSR* TILE (1,k)
【００９８】これは、プリプロセッサ６０ａにそれらの
インデックスのみでタイル化すべきことを指令する。こ
れは正当な可能性であるから（ループテーブルから分か
るように）、プリプロセッサ６０ａは、エラーメッセー
ジを発生することなくそれをなす。
【表１１】
【００９９】プリプロセッサ６０ａは次のようにタイル
化する。
【表１２】 C*KSR* TILE ( l,K ) do 400 l = 1, nlev do 300 k = 1, nwaves do 200j = 1, nlats do 100 i = 1,nnp(k) sd (ω,nmp(k)+i)= sd(ω,nmp(k)+i)+fsd1(ω,k,j)*nmp((k)+i) sq (ω,nmp(k)+i)= sq(ω,nmp(k)+i)+fsq1(ω,k,j)*pnmd(nmp(k)+i) 100 continue 200 continue 300 continue 400 continue C*KSR* END TILE
【０１００】５．関連する問題点 上の節は、プリプロセッサ６０ａ動作のタイル化の側面
に焦点を絞った。以下は、タイル化には直接関係はない
が、タイル化されたプログラムの結果に影響し得るプリ
プロセッサ６０ａの動作の他の側面についての簡単な論
述である。
【０１０１】分配はタイル化を助けることができるとき
に遂行される。例えば、ループにI/O ステートメントが
あるときループの一部をタイル化するためである。
【０１０２】ある場合には、プログラムをタイル化する
ために、コード変換が生ずることを必要とする（例え
ば、整理編集の存在時、または最終値が必要とされると
き）。これらの変換のあるものは、タイルの限界−タイ
ルが実行されつつあるときに入手され得るランタイム値
を知ることを必要とする。
【０１０３】たいていの場合、変換はプリプロセッサ６
０ａによりなされる。しかしながら、ある理由のため、
利用者（またはプリプロセッサ６０ａ）がこの種の変換
をなすならば、このタイルの限界のランタイム値を知る
ことを必要とするかもしれない。これは固有の機能の使
用によって得ることができる。
【０１０４】タイル化された外側ループの内側の直列ル
ープの内部ループインデックスは、局所としてコンパイ
ラにより処理される。例えば、
【表１３】 C*KSR* TILE ( L,K ) do 400 l = 1, n1ev do 300 k = 1, nwaves do 200j = 1, n1ats do 100 i = 1,nnp(k) sd (l,nmp(k)+i= sd(l,nmp(k)+i)+fsd1(l,k,j)*pnmp(nmp(k)+i) sq(l,nmp(k)+i)= sq(l,nmp(k)+i)+fsq1(l,k,j)*pnmd(nmp(k)+i) 100 continue 200 continue 300 continue 400 continue C*KSR* END TILE
【０１０５】コンパイラは、暗示的なlocal=(i,j) があ
るかのようにこのループを処理する。
【０１０６】［ランタイムライブラリ］ １．梗概 以下の節は、ランタイムライブラリ６６の動作について
記述する。 ２．プログラミングモデル ランタイムライブラリ６６は言語に無関係である。これ
は、種々の言語、例えばフォルトラン７７または９０、
Ｃ言語等で呼ぶことができる。しかしながら、下記の節
は、フォルトランプログラムからの使用と関連してそれ
を論述する。
【０１０７】ランタイムライブラリ６６が処理する３つ
の並列構成体は、タイル化構成体、並列領域構成体およ
び並列セクション構成体である。タイル化構成体は、利
用者がフォルトランドゥー(do)−ループを実行すること
を可能にする。並列セクション構成体は、利用者が、プ
ログラムの異なるコードセグメントを並列に実行するこ
とを可能にする。並列領域構成体は、利用者が、プログ
ラムランの単一コードセグメントを複数回同時にもつこ
とを可能にする。
【０１０８】すべての並列構成体はネストされ得る。し
かしながら、ランタイムライブラリ６６は、十分な資源
が入手できない場合、どの並列構成体をも直列にランし
得る。
【０１０９】この節の残りの部分は、ランタイムライブ
ラリ６６により支持される並列構成体についての短い論
述を含む。後続の各節は、その各々を詳細に論述する。
【０１１０】2.1 タイル化 フォルトランループネストのタイル化は、反復スペース
を方形のパイプライン化チャンクと呼ばれるタイルに区
分することである。それゆえ、タイルは反復スペースの
集合体である。ループネストを構成するタイル群はタイ
ルファミリと称される。タイルは、並列に実行される基
本的エンティティである。非常に多くのプロセッサが同
じループネストを実行し得、その各々が別個のタイル上
で同時に働く。
【０１１１】［例］
【表１４】
【０１１２】この場合、ループネストは２つのインデッ
クスｉおよびｊでタイル化される。ループインデックス
の一部のみをタイル化することもできる。例えば上の例
において、下記のタイル化も可能である。すなわち、
【表１５】
【０１１３】タイル化モデルは、ランタイムライブラリ
６６にとって重要である２つの品質を有する。第１に、
ワーク／オーバーヘッド比により表わされる変幻性であ
る。すなわち、ランタイムライブラリ６６は、一つの反
復と他の任意数の反復との間で変わる並列の細分性を取
り扱う一般的方法を提供する。第２には、依存性を取り
扱う上での便宜性である。すなわち、ランタイムライブ
ラリ６６は、部分的順序（タイルの依存性）を定義する
単純な方法、および依存性の存在下において並列化を役
立てる方法を提供する。
【０１１４】2.2 親和性領域機構 親和性領域機構は、タイル化並列構成体に適用される。
該機構は、利用者がランタイムライブラリ６６に最適化
情報を伝える方法を提供する。親和性領域は、ランタイ
ムライブラリ６６がデータの競合および移動を避けるよ
うに実行しよとするタイルファミリの集合体である。ラ
ンタイムライブラリ６６は、タイルファミリの全セット
についてのある種の情報を維持し、かつ、プロセッサが
各タイルファミリごとに同じデータに作用するように、
その情報を利用してタイルをプロセッサに分配する。
【０１１５】親和性領域を宣言するために、利用者は、
AFFINITY REGION およびEND AFFINITY REGUON 指示文内
の所望のコードを囲む。指示文は、タイルファミリを中
断してはならない。もしも親和性領域が並列セクション
内で宣言されれば、親和性領域は一つのセクションブロ
ック内にあるはずである。宣言は、単一のルーチンまた
は主プログラム内に泣ければならない。
【０１１６】これらは、正確性でなく実行の効率に影響
を及ぼすパラメータである。親和性領域は包括的意志決
定を必要とし、そしてこれは、利用者がパラメータを特
定する方法である。もしも利用者が、AFFINITY REGION
内に埋め込まれたTILE指示文内の同じパラメータを特定
したとすると、AFFINITY REGION 内のパラメータは、TI
LE指示文内のパラメータを無効化する。
【０１１７】親和性領域はネストされ得る。［例］
【表１６】 C*KSR* AFFINITY REGION ( i,j, STRATEGY = MOD, NUMTHREADS = 8 ) do k C*KSR* TILE ( i,j ) do i do j ..... enddo enddo C*KSR* END TILE ( i,j ) enddo C*KSR* END AFFINITY REGION
【０１１８】2.3 チームオペレータ 並列構成体は、ｐスレッド群によりランタイムライブラ
リ６６において実行される。省略時モードにおいて、こ
れらのｐスレッド群は利用者には見えない。しかしなが
ら、ランタイムライブラリ６６は、自己のプログラムの
より高度の制御を希望する利用者に対してこれらのスレ
ッド群に対するインターフェースを実現できない。ｐス
レッドを管理する機能は「チーム」オペレータと呼ばれ
る。インターフェースについては、この節の終りに詳細
に記述する。
【０１１９】2.3.1 チームの定義 各ｐスレッド群、すなわちチームは、１またはそれ以上
のｐスレッドより成る。ここで、１つのｐスレッドは
「リーダー」と称される。各チームメンバは、チーム内
の唯一のメンバｉｄを有し、そしてこれは、０で始まり
シーケンス内にギャップなしに上昇する。チームリーダ
ーのメンバｉｄは０である。 2.3.2 省略時のチーム利用
【０１２０】ランタイムライブラリ６６は、利用者から
の指令なしにチームを自動的に創成し、管理し、そして
解体する。しかしながら、ランタイムライブラリ６６イ
ンターフェースは、利用者がチームの創成、分散および
使用を明示的に特定することを可能にする。
【０１２１】利用者がチームの使用を特定しないと、ラ
ンタイムライブラリ６６は、各新しい並列構成体に対す
る新しいスレッドチームを創成する一般的な実施方法に
従う。スレッドチームは、構成体の終了時に解体され
る。AFFINITY領域指示文内に辞書的に含まれるTILE構成
体については例外が作られる。すべてのこの種のタイル
構成体は、同じｐスレッドチームにより実行される。
【０１２２】2.3.3 チームID チームIDは、プログラムを通じて唯一である。 2.3.4 チーム創成 ipr create team 呼びに遭遇するするｐスレッドは、呼
びを実行し、チームリーダーとなる。ｐスレッドは、数
チーム中のメンバとし得る。2.3.5 チームの使用にお
ける制約
【０１２３】一つのチームは並列には使用できない−−
一時に１構成体のみを実行し得る。しかしながら、構成
体がネストされるならば、ｐスレッドは、数チームの中
の１つのメンバとし得、複数の構成体を実行し得る。
【０１２４】１つの並列構成体のみであれば、この構成
体に遭遇するｐスレッドが１メンバであり、かつチーム
のリーダーである場合には、並列構成体はそのチームに
よって実行され得る。この制約に対するモチベーション
は、基本的実施の問題である。構成体に遭遇するｐスレ
ッドは、並列構成体の前および後で直列コードを実行す
べき関係を有する唯一のｐスレッドである。ランタイム
ライブラリ６６は、ｐスレッドが、構成体を実行できな
いメンバを含むチームを呼ぶことを可能にすることもで
きようが、並列実行中原ｐスレッドはアイドル状態にな
されよう。
【０１２５】３．インターフェース 3.1 ランタイムライブラリ６６／利用者インターフェ
ース 利用者は、ランタイムパラメータ、プログラム指示文ま
たはサブルーチン呼びにより入力をランタイムライブラ
リ６６に通す。ランタイムパラメータは、利用者が、資
源およびランタイムライブラリ６６によりなされる計算
を制御することを可能にし、利用者に性能に応じて調節
せしめる。プログラム指示文により、使用者は並列化の
機会を指示することができる。プログラム指示文は、ks
r コンパイルまたはプリプロセッサ６０ａまたはその両
者にアドレス指定されるえる。サブルーチン呼びが、ラ
ンタイムライブラリ６６のスレッド群（チーム）管理を
明示的に制御するために使用される。
【０１２６】3.1.1 プログラム指示文 上述のように、プログラム指示分はフォルトランコメン
トの形式である。プログラム指示文が存在すると、コン
パイラは６０ｂはランタイムライブラリ６６呼びを発生
し、ループネストの並列実行を行わせる。
【０１２７】並列セクション、並列領域およびセット指
示文は、利用者のみによって発生され、コンパイラによ
ってのみ理解される。親和性領域指示文は、利用者また
はコンパイラにより発生され、コンパイラのみにより理
解される。タイル化指示文は、利用者および／またはコ
ンパイラ６０ｂにより発生される。
【０１２８】フォルトランプログラムをタイル化するた
めには、利用者は、手によりタイル化指示分を入れても
よいし、そうするようにプリプロセッサ６０ａに依存し
てもよい。プリプロセッサ６０ａは、入力としてフォル
トランプログラムを取り、タイル化指示文を包含する変
換されたフォルトランプログラムを創成する。手動およ
び自動のタイルかの混合を使用することもできる。それ
ゆえ、プリプロセッサ６０ａは、部分的にタイル化され
たプログラムを取り、すでに単独でタイル化されたルー
プネストを保持し、他のループをタイル化する。プリプ
ロセッサ６０ａの出力は、正当なフォルトランプログラ
ムである。完全自動化モードの場合、利用者はコンパイ
ルシステム６０を呼び出し、そして該システムがプリプ
ロセッサ６６ａを呼び出す。ランタイムライブラリそれ
自体は自動化および半自動化の差を知らないことが認め
られよう。この異なる方法は、ランタイムライブラリ６
６の観点からは同一の入力である。
【０１２９】3.1.2 ランタイムパラメータ 図６で述べたところのランタイム環境パラメータは、Un
ix環境の変数を使用して定義される。これらのパラメー
タは、SET 指示文を使用してもセットできる。
【０１３０】並列実行を達成するために、並列構成体内
のコードは、特定の種類のサブルーチンに変換される。
タスク−サブルーチンは、Pascalの態様でネストされた
サブルーチンに似ている。これは、プログラミング言語
自体に対する拡張ではなく、タスクサブルーチンは、コ
ンパイルシステムの内部データ構造体６０のみに創成さ
れることが認められよう。
【０１３１】図５は、タイルのタスクサブルーチンへの
変換を例示している。図において、原プログラム(11f)
ブロック７０ａとして指示されている。タイル化プログ
ラム(11.comp) ブロック７０ｂとして指示されている。
そのタイル化プログラムは、ブロック７０Ｃに示される
コードに（「かのように」）内部的に変換される。
【０１３２】この変換をなすことにより、タイル化され
たループネストはサブルーチンに変更される。このサブ
ルーチンに対する独立変数は、タイルの限界である。図
５に示される例において、 do 10 i=1,n do 10 j=1,n は、 do 10 i=i1,j2 do 10 j=j1,j2 に変換され、限界はタスクサブルーチンに対する独立変
数となる。例えば、１６×１６サイズを有するタイルが
使用されると、一つのスレッドがタスクfoo $1(32,47,1
6,31) に対する呼びを発する。これは次のステップの実
行を行わせる。
【表１７】 それゆえ、スレッドは、ｉ次元において１６の反復を実
行し、ｊ次元において１６の反復を実行する。ランタイ
ムライブラリ６６は、すべての反復が実行されるよう
に、適当な独立変数を有する異なるスレッドからタスク
foo $1に対する呼びを呼び出す。並列化は、多くのスレ
ッドがタスクサブルーチンの異なる独立変数（すなわち
限界）を呼ぶことにより行使される。
【０１３３】並列構成体の存在は、ランタイムライブラ
リ６６における「実行」ルーチンに対する呼びを誘発
し、コンパイルはタスクサブルーチンの名を独立変数と
して通す。これらの実行ルーチンの独立変数は、平列に
実行するに必要とされる構成体についてのすべての情報
を含む。この情報のあるものは、プログラム指示文それ
自体から（すなわちどのインデックスをタイル化すべき
か、依存性情報等）から得られ、ある情報はソースプロ
グラムから得られ（ループネストの限界およびストライ
ド）から得られ、また情報のあるものはコンパイルシス
テム６０により発生される（すなわち、ssb 、コードサ
イズ−追って論述する）。タスクサブルーチンの内側の
コードと外側のコードとの間を接続（インターフェー
ス）するに必要なあるデータも存する（タスクサブルー
チンに対するポインタ。フレームポインタ、最終値をし
支持するためのフラグ）。
【０１３４】この実施例は、タイルを独立変数として
（サブルーチンとすることにより）実施し、かつ同時に
既存のコンパイラを使用し（ネスト化サブルーチンとす
ることにより）その親ルーチンの変数を確認するための
簡単な方法を提供する。この特定の例においては、配列
ａを確認する。
【０１３５】3.2 ランタイムライブラリ／オペレーテ
ィングシステムインターフェース ランタイムライブラリ６６の並列化は、ｐスレッドノOS
F の実施で実現される。ＯＳおよびランタイムライブラ
リ６６およびｐスレッドおよびランタイムシステム６６
間のインターフェースについてはここで論述しないが、
ランタイム６６が存する世界に関してフレームワークを
確立するに必要とされるある基本的仮定がある。
【０１３６】ランタイムライブラリ６６は、プログラム
の寿命中可変数のスレッドを使用するな単一のスレッド
はスタートアップ時に開始され、プログラムリーダース
レッドとなる。このスレッドは、プログラムの全直列部
分を実行する責任を果たす。
【０１３７】各並列構成体は、「スレッド群」と称せら
れるスレッドチームにより実行される。各スレッド群
は、グループリーダーと称される一つのスレッドを有す
るが、他のすべてのメンバは、グループの従属物であ
る。
【０１３８】ランタイムライブラリ６６は、スレッド間
のロードのバランスの多くをオペレーティングシステム
スケジューラに委譲する。ある場合、ランタイムライブ
ラリ６６は、スレッドがプロセッサと関連されており、
かつこの結合が残っていると仮定する。これは、セルが
すでに所有しているデータを参照するようにワークが区
分されている場合、モジュロタイル化戦略においてラン
タイムライブラリ６６により使用される重要な仮定であ
る。
【０１３９】ランタイムライブラリ６６は、情報をＯＳ
スケジューラに通して、それを補助してロード並列につ
いての決定をより情報にとんだものにする。
【０１４０】４ タイル化 上述のように、タイル化は、並列にループネストを実行
する方法である。この節は、タイル化指示分の意味論を
説明し、タイル化されたループが実行される方法を例示
する。
【０１４１】4.1 すべてのループは簡単な方法でタイル化できない。ある
ループは全然タイル化できず、あるループは、正しい実
行を保証する特別の配慮でのみタイル化できる。この明
細書において、正しい実行は、例えば同じプログラムを
直列にランして同じ結果を得ることを意味する。
【０１４２】タイル化指示分のシンタクチックにより、
正しい実行を保証する必要とされる追加の情報を提供す
るタイル化パラメータの規格を得ることができる。これ
らは、オーダー、最終値、局所および削減である。
【０１４３】加えて、プログラムの正確さには影響しな
いが、性能に影響する他のタイル化パラメータがある。
【０１４４】4.2 オーダータイル化パラメータを有す
るタイル化 オーダータイル化パラメータは、タイル化実行の部分的
順序を特定するもので、これはタイル化ループ内のデー
タ依存性から誘導される。オーダータイル化パラメータ
は、この節において特別の注意を喚起するに値する、。
何故ならば、依存性、したがって正しい順序を決定する
ことは、混乱することがあり、直感的でないことが多い
からである。加えて、これは、プログラム実行の正確さ
に影響を及ぼし得るタイル化パラメータの一つである。
依存性、従って実行順序タイル化指示文が決定容易でな
いという事実は厄介ではない。何故ならば、それは、普
通プリプロセッサ６０ａにより自動的に決定されるから
である。もしも利用者が自分で指定し得るプリプロセッ
サ６０を使用することを選ばないと、それは利用者の責
任となる。
【０１４５】ループネストがオーダータイル化パラメー
タでタイル化されるとき、ランタイムライブラリ６６
は、実行の正しい順序を保証しながらそのループの並列
化実行を達成しようと試みる。ある場合には、オーダー
に従うと直列実行を生ずる。しかしながら、オーダーで
タイル化されたループは、並列にランすることがある。
ループネストが並列に実行される場合、反復は、必ずし
も、同じループネストの直列実行によるのと同じ順序で
実行されない。ある場合にはこれは重要でないが、他の
場合には、データ依存性のため、反復間にある部分的順
序が包含される。このため、正しい順序を保証するため
に、タイル間にある部分的順序が包含される。
【０１４６】これを処理する一つの方法は、オーダータ
イル化指示文を特定することである。これにより、ラン
タイムライブラリ６６は、正しい実行を保証するために
タイル間に必要な同期を取ることができる。 ［例］
【表１８】 このループネストは、下記のように両次元でタイル化さ
れ得る。
【０１４７】これは、タイル間に次の部分順序を画定す
る。すなわち、タイルの実行は、ｉ番目の指令前にタイ
ルが完了したときおよびｊ番目の指令後にタイルが完了
したときにスタートし得る。図６に提示される図におい
て、「ｘ」により記録されるタイルは、「ｄ」により記
録されるタイルが完了したときに実行される。これは、
これは、普通ランタイム６６にウェーブフロントタイル
化戦略を取らしめるが、この戦略により二次元における
オーダーの存在下において並列実行が可能となる。 4.3 オーダータイル化パラメータおよびデータ依存性
−例として 上述のように、ORDER = -J, I は、普通プリプロセッサ
６０により挿入される。この節は、例として、データ依
存性と、オーダーを有するタイル化間の関係を説明す
る。原プログラムを参照すると、 do 10 i = 1,n do 10 j = 1,m a(i,j) = a(i-1, j+1 ) + a (i+1, j-1) 10 continue
【０１４８】第１に、反復が実行されねばならない順序
を画定するために、ループ本体を調べねばならない。所
与の反復の位置は、「ｘ」により記録され、それが依存
する反復の位置は「＊」により記録されるものと仮定す
ると、結果は次のようになるすなわち、
【数１】
【０１４９】原ループにおいて、ｊは内部インデック
ス、したがってより早く動くものである。それゆえ、
「ｘ」が実行されるとき、その右上における反復がすで
になされており（これは「＋」により指示される）、そ
の左上における反復はなされていない（これは「−」に
より指示される）というのが真でなければならぬ。結果
は次のようになる。
【数２】 j --> + i x (I) | - V
【０１５０】他のワードにおいては、その右上における
反復がなされる場合そしてその場合のみ、いちｘにおけ
る反復を実行するのが安全である。これは、下記のよう
に、２反復間の依存性に変換できる。
【数３】 j --> d i x (II) | V
【０１５１】次のステップは、タイル間の部分的−順序
を描くことである。タイルの内側においては、原順序は
保存される。タイル間で何が起こるかを試験するため
に、上記(I) 内の「ステンシル」は、下記に示さるよう
に、仮想タイルの限界の回りに移動し得る。
【数４】
【０１５２】図(II)に示されるものに等価なものは、下
記のようになる。ここでタイルを示すのに大文字が使用
されている。
【数５】
【０１５３】右上のＤは冗長性である。底部のライン
は、タイルｘが、スタートする前にその右側のタイルを
待たねばならないことを意味する。したがって、もしも
左下のタイルがその右上のタイルを待つならば、右上の
タイルがすでになされていることを保証するに十分であ
る。それゆえ、左下のタイル（ｘにより記録されてい
る）は、「上」および「右方の」タイルがなされるのを
待たねばならず、反復により正しい順序が画定される。
それゆえ、結果は、下記のようになるなる。
【数６】 これは下記の様に指示文で表わされる。すなわち、 C*KSR* TILE ( I,J,ORDER=( -J , I ) )
【０１５４】4.4 局所、最終値、削減を有するタイル
化 インデックスおよび依存性パラメータに加えて、プログ
ラムの正確さに影響し得る３つの他のタイル化パラメー
タがある。普通これらのタイル化パラメータはプリプロ
セッサ６０ａにより創成される。すなわち、LOCAL −新
しい辞書的サブルーチンにより必要とされる局部変数の
宣言。これは、コンパイラ６０ｂにより処理され、ラン
タイムライブラリ６６に通される。
【０１５５】LASTVALUE −ループインデックスの最終値
がループ実行の後保存されねばならないか否かを指示す
る。ランタイムライブラリ６６がこれを扱わねばなら
ぬ。何故ならば、ループの並列化は反復の実行順序に影
響を及ぼすからである。ランタイムライブラリ６６は、
実行された各タイルの限界をチェックすることによって
最終値を計算する。反復空間の最高限界を含むタイルが
実行されるとき、最終値は、ランタイムライブラリ６６
によりコンパイルシステム６０に通される。
【０１５６】REDUCTION ー削減がタイル内の変数上で処
理されねばならぬことの宣言。削減は、コンパイルシス
テム６０により処理され、ランタイムライブラリ６６か
らのある指示を必要とする。
【０１５７】4.5 他のタイル化パラメータ 利用者がランタイムライブラリ６６の決定および影響効
率決定に関して介入することを可能にするタイル化パラ
メータがある。これらは、利用者によってのみ供給さ
れ、コンパイルシステム６０により供給されることはな
く、先行の節においては「余分な」パラメータと称され
る。これらのパラメータを以下に掲げる。
【０１５８】TILESIZE−これは、以下のタイルファミリ
のタイルサイズに対する利用者により供給されるベクト
ルである。このベクトルは、そのタイルファミリに対し
てのみ有効であり、後続の如何なるループネストにも適
用されない。可能な値は、ｎ（ここで ｎは０より大き
い数値である）、ｘ（ここでｘは変数である）または"*
" （タイルがその次元において全反復スペースを取るべ
きことを指示する符合）である。ベクトルは、すべての
インデックスに対して値を供給する。シンタックスは、
一般的コンパイルシステム６０タイル化パラメータシン
タックスに従う。
【０１５９】STRATEGYーどんなタイル化戦術を後続のタ
イルファミリに使用すべきかに関する使用者指示文。こ
の値は、そのタイルファミリにのみ有効である。可能な
値はGRABまたはMOD である。シンタックスは一般的コン
パイルシステム６０のタイル化パラメータシンタックス
に従う。
【０１６０】4.6 タイル化ループネストの実行 新タイル−ファミが実行をスタートせんとするとき、ラ
ンタイムライブラリ６６はワークプランについて決定す
る。この決定は、親和性、依存性、データ局所性を含む
ファクタに基づく。
【０１６１】ワークプランは、スレッドの割付け、反復
スペースの区分およびタイル化戦略の選択を含む、タイ
ル−ファミリの並列実行を決める決定の集合である。正
しいワーク戦略、そしてとりわけ正しい戦略を選ぶこと
は、性能に大きな影響を与える。特に、ワークプラン
は、新タイル−ファミリがスタートするときに選ばれ
る。このタイルファミリが親和性領域に属すると、ワー
クプランは、親和性領域のワークプランの「テンプレー
ト」に基づく。これについては後で論述する。
【０１６２】4.7 スレッドの割付け タイル化時に、ランタイムライブラリ６６は、利用可能
な資源の量を考慮し、各タイルファミリに対して、ｎの
スレッドを使用する。ここで、ｎは、このプログラムに
利用可能なプロセッサの数に等しいかそれ以下である。
省略時は、利用可能なプロセッサの最大数を使用するこ
とになろう。もしもタイルファミリが、最大数を使用す
ることが価値がないように構成されると、より少数のス
レッドが選ばれる。このアルゴリズムは、ネスト化に拘
りなく使用される。
【０１６３】使用されるタイル化戦略に従って、スレッ
ドの割付けに若干の差がある（タイル化戦略については
以下に記載する）。
【０１６４】GRAB戦略を使用すると、ランタイムライブ
ラリ６６は、スケジューラに、すべてのスレッド−プロ
セッサ結合、ロード平衡化、親和性、等を処理させる。
【０１６５】MODULOおよびWAVEFRONT 戦略を使用する
と、ランタイムライブラリ６６は、スレッド−＞結合が
一定であることを仮定したくなるであろう。ランタイム
ライブラリ６６は、相応にタイルを構成しそれを割り当
てる。この結合の仮定を採用すると、ランタイムライブ
ラリ６６がそれらの種類のスレッドに関してより高レベ
ルのスレッド−＞プロセッシング戦略を取ることを望む
ことをスケジューラに知らしめるのに有用となる。
【０１６６】ネスト化並列構造についてもこの規則に従
う。
【０１６７】4.8 タイルサイズおよび形状 タイルは、反復スペースの数で画定される。したがっ
て、タイルサイズは、反復スペースにより画定される。
タイルサイズベクトルは、タイル−ファミリの各次元で
反復の数を特定する。例えば、タイルに分割されるルー
プ
【表１９】 は、(16,32) のタイルサイズベクトルを有するものとし
得、したがって、タイルサイズは16×32= 512 反復であ
る。タイルサイズは、反復スペースに直接的に適合する
ことを要しないことに留意された。ランタイムライブラ
リ６６は、反復スペースの外側にあふれるタイルの縁部
を「トリム」する。
【０１６８】タイルサイズは、タイル−ファミリの実行
の開始時に一度決定され、そのタイルファミリの実行中
一定に留まる。しかしながら、同じタイル−ファミリ
は、プログラム内において一度以上実行でき、そしてタ
イル−ファミリがその度に、例えばループの異なる限界
に起因して、異なることがあり得る。
【０１６９】タイル形状は、２つの対象に気をつけて選
ばねばならない。すなわち、並列化を最大化すること
と、全キャッシュメモリシステムを十分に利用すること
である。下記の論述は、２つのゴールを達成するため
に、依存性とサブページアクセスについての考察を織り
合わせたものである。
【０１７０】タイルは、矩形のｎ次元の平行六面体で、
一次元は、反復スペースの各次元に対応する。タイルの
形状の問題は、タイルを各次元においてどの位の長さに
すべきかである。基本的考えは、アレイの基準方向にお
いてタイルを「引き伸ばし」、また依存性の方向におい
てタイルを「引き伸ばす」ことである。
【０１７１】第１のポイントは、同じサブページに対し
て２またはそれ以上のスレッド間の競合を避けることで
ある。第２のポイントは、同期を最小化することであ
る。タイルは、複数のサブページ、すなわち２つのサブ
ページの乗算である。
【０１７２】タイル−サイズについての最終的決定は、
矛盾する考慮事項間の妥協である。すなわち、一つは、
各タイルを開始させことに伴う非回避的なオーバーヘッ
ドを目立たなくするために十分に大きいタイルを有した
いという希望である。他の一つは、ロードの平衡化を最
適化するために多くのタイルをもちたいとする希望であ
る。形状が決定された後、なさるべきワークの量や、多
数の利用可能なプロセッサ等を調べることによって、実
際のサイズを決定する。タイルが小さすぎれば、それを
「引き伸ばす」。4.9 タイル化戦略
【０１７３】タイル化戦略は、タイル−ファミリが正し
くかつ効率的に実行されるように、ｐスレッド間におい
てワークを分割するのに使用される方法である。
【０１７４】タイルサイズと同様に、タイル化戦略は、
新タイル−ファミリの実行の開始時に決定される。ラン
タイムライブラリ６６は自己スケジューリング機構を使
用する。自己スケジューリング機構は、リーダーにより
初設定がなされたならば、各スレッドは、それ自体によ
りそれ自体のワークシャンク（塊）を見つけることがで
きるように機能する。それゆえ、戦略は、スレッドが次
に何をなすことが必要であるかを見出すためにスレッド
が何をなさねばならないかということにより表現され
る。
【０１７５】設計の適格性や低ランタイムオーバーヘッ
ドを希望することにより動機づけられたランタイムライ
ブラリ６６に関する２つの基本的原理がある。第１は正
確さである。すなわち、戦略は、各状況において、次の
タイルが如何に選択されるかを正確に決定するものであ
る。この考えは、スレッドが次のタイルを得ることを必
要とする時点においてできるだけ少ない計算しか残さ
ず、それゆえ次のタイルを得るのにランタイム処理にお
けるオーバーヘッドを最小にすることである。一度、戦
略が選ばれたら、新タイルを選ぶことはきわめて高速の
操作でなければならない。
【０１７６】第２の原理は、進行に関するものである。
戦略は、実行が反復空間における既知の点からスタート
し、既知の方向に進行するように構成される。この動機
づけは、反復空間のどの部分がカバーされるのかを記録
し思い出すという複雑なデータ構造の必要性を回避する
ことである。
【０１７７】ランタイムライブラリ６６は、タイル化戦
略を決めるとき次のファクタを考慮する。 １）データ依存性の存在。データ依存性は、タイル間に
おける同期を必要とするタイル間の順序づけ要件を作り
出す。極端な場合、データ依存性はタイル−ファミリを
直列に実行させることがある。これは、タイル−ファミ
リのすべてのタイルが同じ順序づけ関係にあるからであ
る。他の場合には、タイル−ファミリにおいてある程度
の並列かが得られる。これは、各ファイルがある数の他
のファイルから独立であるからである。 ２）利用者による戦略の特定。 利用者は、SET 指示文を使用して、あるいは戦略値をパ
ラメータとしてTILEまたはAFFINITY REGION 指示文に通
すことによりPLSTRATEDY環境を可変に設定することによ
り戦略を特定できる。 ３）利用者によるタイルサイズの特定。 もしも利用者が順序付け要件を有する次元がタイル化さ
れるべきことを特定すると、タイル化戦略は順序付けを
処理することが必要とされよう。
【０１７８】ランタイムライブラリ６６のタイル化戦略
決定テーブルは下記のごとくである。
【表２０】 (X) = 配慮無用 利用者 インデックス 利用者 利用者特定 選ばれた戦略 特定戦略 の数 特定 タイルサイズ w/オーダー タイルサイズ カット、ｎの 順番のインデ ックス 偽 １ ｘ ｘ MODULO/SLICE 偽 １ 偽 ｘ MODULO/SLISE 偽 １ 真 ０ MODULO/SLICE 偽 １ 真 １ WAVEFRONT 偽 >=２ 偽 ｘ WAVEFRONT 偽 >=２ 真 ０ MODULO/SLICE:q 偽 >=２ 真 １−２ WAVEFRONT 偽 >=２ 真 > ２ エラー報告 真 ０ ｘ ｘ 利用者特定戦略 真 １ 偽 ｘ 利用者特定戦略 真 １ 真 ０ 利用者特定戦略 真 １ 真 １ 利用者戦略!= WAVEFRONT ならば エラー 真 >=２ 偽 ｘ 利用者戦略!= WAVEFRONT ならば エラー 真 >=２ 真 ０ 利用者特定戦略 真 >=２ 真 １−２ 利用者戦略!= WAVEFRONT ならば エラー 真 >=２ 真 > ２ エラー報告
【０１７９】タイル−ファミリがタイル化されかつタイ
ルがスレッドを多重化するために分配されるという事実
は、並列化を指令しないということに注目されたい。順
序付け要件を有するタイルファミリはタイル化され得る
が、順序付け情報により必要とされる同期に起因して、
なお直列に実行する。この状況は、もしも並列化の欠陥
がデータ親和性の利点により克服されるなら、最適化さ
れ得る。
【０１８０】以下はランタイムライブラリ６６の戦略の
記述である。 [SLISE 戦略]この戦略は、タイル−ファミリ反復スペ
ースをｎのタイルに単に分割し、ここでｎは構成に関与
するｐスレッドの数に等しい、そしてタイルを各スレッ
ドに割り当てる。これは、親和性領域内に包含されない
タイルファミリに対する省略時戦略であり、タイル化オ
ーバーヘッドおよびタイル境界におけるデータの競合の
可能性を最小化するように設計される。
【０１８１】[MODURO 戦略］この戦略は、タイルを全反
復スペースを通じて均等にスレッド群に分配する。スレ
ッドおよびタイルは０から初めて番号を付されると仮定
される。所与のスレッドにより実行されるタイルは、下
記のごときものである。すなわち、タイル番号 MODULO
割り付けされたスレッドの番号 = スレッド−ｉｄ
【０１８２】自己スケジューリング戦略により表現され
るとき、これは、スレッド−ｉｄがｐであるスレッドが
次のタイルを実行することを意味する。すなわち、 −第１のタイルは、番号がスレッド−ｉｄと同じである
タイルである。 −次のタイルは、先行のタイル＋（関与するスレッドの
番号）である。
【０１８３】この戦略は、半静的戦略である。すなわ
ち、タイルファミリの実行がスタートされるとき利用可
能なプロセッサの数に関しては動的であるが、タイル−
ファミリの実行中のプロセッサの利用可能性の変化や不
平衡ロードに関しては調節できない。
【０１８４】この戦略の大きな利点は、タイル間に同期
が必要とされないということである。また、反復スペー
ス->スレッドマッピングが、特に親和静領域と使用され
るとき、データの親和姓を処理するように設計されてい
る。さらに、反復->スレッドマッピングの「MODULO」分
配方式は、親和性領域内の各タイルファミリが反復スペ
ースの異なる部分をカバーし得る場合、親和性領域内の
ロード平衡化を最適化するように設計される。この分配
方式のため、各スレッドに割付けされるワークの割合
は、単一のタイル−ファミリにより使用される反復スペ
ースに依存しない。
【０１８５】これは、親和性領域内に包含されるタイル
ファミリに対する省略時戦略である。
【０１８６】[WAVEFRONT戦略]この戦術は、データ依存
性をもつタイル−ファミリを正しくかつ最大の並列化を
伴って実行するように設計される。
【０１８７】この戦略では、タイルは、二次元平面上に
おいて「ウェーブフロント」パターンで実行される。ラ
ンタイムライブラリ６６は、タイル化されるインデック
スのリストから、反復スペースの２Ｄウェーブフロント
平面を形成すべき順序付け要件を有する２つのインデッ
クスを選ぶ。一方のインデックスは「列」インデックス
と称され、他方は「サブタイトル」インデックスと称さ
れる。２Ｄ平面の列は、実行中のスレッドチームのメン
バにモジュロ態様で割り付けされる。各列は、ある数の
タイルより成る。。
【０１８８】各タイルは、それが依存する隣接する優勢
な近傍タイルを有しており、その近傍タイルが完了する
まで実行を開始できない。タイルの優勢な近傍タイル
は、列インデックスの順序付け要件に依存して、右方ま
たは左方の列にある。優勢タイルは、同じサブタイルイ
ンデックス値上にある。タイル−ファミリの実行は、列
の順序付けおよびサブタイルのインデックスに依存し
て、２Ｄ平面の４つの角部の一つから始まる。
【０１８９】この戦略もまた、タイルを、全反復スペー
スを通じて実行中のスレッドチームに分配しようとする
ものであり、親和性領域指示文の使用と両立する。
【０１９０】ランタイムライブラリ６６は、順序付け要
件をもち、かつ多くの態様で２以上および２以下のイン
デックス次元を有する反復スペースを処理する。もしも
反復スペースが唯一のインデックス有し、かつ順序付け
要件を有するならば、ワークは直列になされねばなら
ず、ランタイムライブラリ６６は一つのタイルを創成し
ようとする。サブタイルインデックスが１である場合、
もしも利用者がタイルサイズを特定することによってタ
イル化を強制すると、ランタイムライブラリ６６は、タ
イル−ファミリを２Ｄウェーブフロントパターンで実行
する。
【０１９１】もしも反復スペースが２以上の次元を有す
るか、２つのインデックスのみが順序付け要件を有する
ならば、ランタイムライブラリ６６は、タイル−ファミ
リを一連の２Ｄ平面として処理する。この場合、ウェー
ブフロント戦略は各平面上で独立に行われる。もしも二
以上の次元がありかつ順序付け要件を有する２以上のイ
ンデックスがあるならば、ランタイムライブラリ６６は
追加の順番のインデックスをタイル化せず、２Ｄウェー
ブフロント戦略で実行のため「より塊状の」タイルを創
成する。
【０１９２】２以上の順番インデックスにおいてタイル
化を必要とする利用者特定タイルサイズは拒否される。
【０１９３】［GRAB戦略］この戦略は、タイルをファー
ストカム，ファーストサーブ（到来順作用）方式でスレ
ッド群に発行する。各スレッドは、実行のためのタイル
にアクセスするため共通のロックを得なければならな
い。この戦略は、スレッド群のスレッド間のロードの平
衡化を目的として設計されいる。
【０１９４】この戦略は、タイルをプロセッサに割り当
てるときデータの親和性についての考慮事項を考慮して
おらず、親和性領域との関連において選択することはよ
い戦略でないということに注意されたい。
【０１９５】4.10 諸戦略の相対的利点 半静的MODULOタイル化戦略は、２つの主たる利点を有す
る。すなわち、データの親和性を維持することが容易で
あり、同期化のオーバーヘッドを最小化する。他方、タ
イル−スレッド割当ては静的で、実行中の不平衡ロード
に対して調節できない。
【０１９６】SLICE タイル化戦略も、半静的であり、最
小のタイル化オーバーヘッドを有するが、全タイルファ
ミリにわたってデータ親和性を維持しようとしない。
【０１９７】GRABタイル化戦略は、動的であり、各スレ
ッドをできるだけビージーに維持するが、恐らくデータ
の移動を頻繁に引き起こす可能性がある。親和性損失の
問題に加えて、新タイルにアクセスするのに必要とされ
るロックの取得から、追加の同期のオーバーヘッドが要
る。
【０１９８】ウェーブフロントタイル化戦略は、タイル
ファミリがいつデータの依存性により引き起こされる順
番付け要件を有するかを必要とする。MOJULO戦略の場合
と同様にデータ親和性は維持されるが、必要とされるタ
イル対タイルの同期が追加のオーバーヘッドを生みだ
す。
【０１９９】4.11 ワークプランの例 以下は、タイル化−ループを実行すべきランタイムライ
ブラリ６６により選ばれるワークプランの数例である。
何故特定のワークプランが選ばれたかについては記載し
ない。というよりも、この記述は、種々のワークプラン
の挙動の特質を示そうとするものである。
【０２００】［例１］２Ｄの反復スペースを２Ｄでタイ
ル化する。利用可能なプロセッサの数は列の数よりも少
ない。依存性はない。ワークプランは、図７Ａに示され
る。ここで、 プロセッサの数： ７ タイルサイズ： 全列 戦略： MODULO
【０２０１】［例２］この回のみ両方向において依存性
が存在する。使用される戦略は、依存性を有するMODULO
戦略（ウェーブフロント）である。この戦術は、先行の
例に示される標準のMODULO戦略と同じ親和性群において
使用されるとき、データ親和性に関して効率的であるこ
とに注意されたい。ワークプランは図７Ｂに示されてい
る。ここで、 プロセッサの数： Ｎ タイルサイズ： 列チャンク 戦略： ウェーブフロント
【０２０２】［例３］データの親和性は問題でなく、ロ
ードの平衡が重要である。依存性はない。ssb 点は、ｉ
およびｊ両インデックス内にある。ワークプランは図７
Ｃに示されている。ここで、 プロセッサの数： Ｎ タイルサイズ： 列 戦略： GRAB
【０２０３】この例においては、矢印はタイルが如何に
番号を付されるかを示していることに注意されたい。こ
れはタイルの順番と混同されるべきでない。番号付け
は、単に何のトラックが実行されたかを維持する方法で
ある。タイルに番号を付す方法は任意であり、タイルが
実行されることを必要とする特定の順番をも表わしてい
ない。
【０２０４】５．親和性領域 ランタイム６６は、競合およびデータの移動を最小化す
るようにワークをスレッドに割付けすることを試みるも
のである。親和領域の創成は、タイル−ファミリ群にな
されたタイル化ワークプランの決定を調整する方法であ
る。この目的を支持するため、下記の仮定がなされる。
【０２０５】１）データ移動は高価につく。 ２）親和性領域内のタイルファミリは同じデータを参照
する。 ３）親和性領域内のタイルファミリは、反復スペースマ
ッピングごとに同じデータスペースをもとうとする。 ４）データスペースはサブページ境界上に整列され、デ
ータの競合を避けるようなタイルが構成され得る。
【０２０６】先行の節において、ワーク−プラン決定
は、２部分の決定として記述された。すなわち、タイル
−スレッドマッピング部分と、タイルサイズ部分とであ
る。親和性領域が宣言されると、これらの決定は、親和
領域におけるタイルファミリの全セットのわたってなさ
れる。
【０２０７】タイル−スレッドマッピングは、同じスレ
ッド（したがって、望ましくは同じプロセッサ）が各タ
イル上で作業し、データ局所性を維持するように、タイ
ルファミリにわたって維持される。親和性領域指示文
は、あるタイル化戦略でのみ有効である。例えば、GRAB
タイル化戦略は、タイル−スレッドマッピングの維持を
許容しない。
【０２０８】タイルサイズ決定も、単一のタイルファミ
リの反復スペースでなく、親和性領域の全タイルファミ
リの反復スペースを考慮することによってなされる。そ
の結果、全タイルファミリは、同じタイルサイズを共有
し、タイルファミリにわたるスレッドマッピングごとに
１タイルをを維持することを可能にする。
【０２０９】タイルワーク−プランの決定は、タイルフ
ァミリのあるもののみに影響するが、タイルファミリの
すべてに拡張されるファクタを表わす。例えば、データ
依存性は、タイルファミリのあるもの内の特定のインデ
ックス上にのみ存在し得る。依存性がタイル化戦略に及
ぼす影響は、親和性領域の全タイルファミリに当て嵌
る。
【０２１０】親和性領域の創成は、純粋に効率の問題で
あることに注意されたい。
【０２１１】5.1 親和性領域の確認 親和性領域は、利用者により宣言してもよいし、コンパ
イルシステム６０により確認してもよい。
【０２１２】5.2 共通インデックスセット 親和性領域内にある前ループネストは、同じインデック
スセット上でタイル化されることができねばならない。
これが、「共通インデックスセット」ルールである。こ
れは、親和性指向の戦略は、どのプロセッサがタイルを
実行するかを決定する反復->プロセッサマッピング機能
を必要とするからである。もしもタイル化されるインデ
ックスの数がループネストごとに変わると、このマッピ
ングは失敗する。これは、各タイルファミリが同一のタ
イル化されたインデックスを有することを意味するので
なく、異なるループネスト間にインデックスの交叉があ
ることのみを意味する。
【０２１３】６．性能の問題 6.1 オーバーヘッド 下記の動作面にオーバーヘッドが存在する。すなわち、
(1) 親和性領域（テンプレートの創成）、(2) タイルフ
ァミリの開始（MCB の創成）、(3) 次のタイルの選択
（各スレッドによる）
【０２１４】6.2 ランタイムライブラリ６６の決定操
作 ランタイムライブラリ６６は、主たる考慮事項として効
率に関して設計される。一つの重要な概念は、もっとも
早い可能な時点での決定の伝達である。明らかに、ラン
タ時でなく、コンパイル時に決定をするのがより有効で
ある。したがって、各タイルの実行を開始する時でな
く、タイル−ファミリが実行をスタートするとき決定を
なすのがより効率的である。
【０２１５】ランタイムライブラリ６６の方法は、入手
できるすべての情報に基づいて、できるだけ早く決定を
なすことである。決定がなされると、ランタイムライブ
ラリ６６は、理由を忘れる。目標は、特定のスレッドが
実行すべき次のタイルを見つけることを必要とするま
で、二三の簡単な比較および追加を含む非常に簡単な操
作となることである。ラン時、ランタイムライブラリ６
６がタイル−ファミリを実行するようにスタートする
と、このループについてのすべての情報はすでに既知で
ある。すなわち、タイル間に依存性があるか否か、幾つ
のプロセッサが利用可能であるか、ループのサイズ（限
界）等。ランタイム６６は、それに基づいてタイル化戦
略について決定し得る。
【０２１６】タイル化戦略の選択に影響を及ぼす多くの
ファクタがある。これらのあるものはコンパイル時に既
知である。例えば、依存性、ループ内のワークの量であ
る。他のもの、例えば利用可能なプロセッサの数は、コ
ンパイル時に知ることができる。情報のあるものは、一
般的場合にはラン時に利用可能であるが、実際にはコン
パイル時に知られている（か、それを指示文によりそれ
を提供できる利用者に知られている）ことは非常に多
い。
【０２１７】システムは、決定がなされ得るある決定点
を有する。これは、コンパイルシステム６０によるコン
パイル時に存する。ラン時には、ランタイムライブラリ
６６により、新タイル−ファミリをスタートする際 (
pr execuse tiles) 、およびなすべき次のタイルを探す
とき( pr tile next) である。下記は、ランタイムライ
ブラリ６６の決定に影響を及ぼすことがあるファクタの
リストである。これらのファクタ順序は、提示されるよ
うに、本質的にランダムである。 −ループのサイズ（限界） −１反復におけるワークの静的量。 −１反復におけるワークの動的量。 −タイル間の依存性 −反復のデータへのマッピング −プロセスの数。 −データ親和性(ssb) −履歴（親和性領域） −資源（プロセッサ）利用可能性（ロードの平衡） −［重要アレイ］
【０２１８】７． ランタイムライブラリ６６のアーキ
テクチャ 7.1 ブロック図 図８は、ランタイムライブラリ６６の高レベルブロック
図である。この図は、主ルーチンおよび制御の流れを記
述している。これらのルーチンの機能は以下に記載され
る。 pr program master initは、プログラム実行の真の
開始時に一度呼ばれる。これは、利用者の形態（例えば
所望されるプロセッサ数のような）を得るためにランタ
イムライブラリ６６の環境の変数を読む。ランタイムラ
イブラリ６６の一般的イニシャライズをなす。 pr slv
e は、スレーブの「メイン」である。これエラーのうち
同時にランする多くのものがある。これは基本的にアイ
ドルループである。リーダーが「スイッチを閉じる
と」、この操作でタイルジェネレータを呼び(pr tile-g
en) 、そしてこれがその機能を完了すると、プロセスは
pr slaveに戻り、リーダーがそれを進行させる次の時点
まで、アイドルループに留る。
【０２１９】タイルファミリを実行すべき pr execute
tiles startは、スレッドを割り付ける（それを創成す
るか、既存のものを使用する）。また、特定のタイル化
されるループに対してデータの実行をイニシャライズす
る。これは、タイル化−戦略についての決定、および他
のイニシャライズスタッフを包含する。この出力は、MC
B と称される(Master Control Block)と称される中央デ
ータ構造に入る。MCB は、すべてのスレッドにとって不
可視的である。これがなされると、リーダーは、もはや
リーダーとして必要とされず、スレーブを作業せしめ
pr tile gen と合流する、すなわちそれを呼ぶ。
【０２２０】 pr tile genから戻ると、リーダーは、リ
ーダーとしての責任を回復する。リーダーは、すべての
スレーブがその作業を完了するまで待ち、必要なクリー
ナップをなし、その発呼者に戻る。
【０２２１】MCB 刃タイルに関する情報を保持する。第
１の部分は、タイル−ファミリに関する情報を保持す
る。第２部分は、タイルファミリの各次元（オーダー）
についての情報を保持する。したがって、これはフィー
ルドのアレイ（ｄ）を含む、ここでｄ＝１... 順序。
「オーダー」の代表的値は小さく（４で十分、８は十分
以上）。
【０２２２】下記の表において、各フィールドは、それ
がその値をいつ得るべきかに関する特性を指示する文字
が接頭語で付されている。「Ｃ」はコンパイルタイムの
略であり、「Ｉ」は、MCB のイニシャライズ、すなわち
タイルファミリの各実行にに対して一度、の略である。
【表２１】 MSB-マスタ制御ブロック フィールド 記述 ファミリ部 Ｉ tile efp 親ルーチンのＦＰ（フレームポインタ） Ｃ tile start タイルの次のものを指す（実際にはにはタイルのＣＰ） Ｃ order タイル−ファミリ−パラメータにより特定 Ｃ affinity タイル−ファミリ−パラメータにより特定 Ｃ dependency タイル−ファミリ−パラメータにより特定 Ｃ code-size コンパイラにより計算される（バックエンド） Ｉ tile-strategy タイルファミリをカバーするための戦略を記述するコー ド オーダー部 Ｉ |tile size(d) この次元における反復数 Ｃ／Ｉ loop-low-bound(d) タイル−ファミリ−パラメータにより特定 Ｃ／Ｉ loop-low-bound(d) タイル−ファミリ−パラメータにより特定 Ｃ／Ｉ loop-stride(d) タイル−ファミリ−パラメータにより特定
【０２２３】 pr tile gen 適当な独立変数をもつタス
ク−サブルーチンに対する実際の呼びをなすサブルーチ
ンである。 pr tile next このスレッドにより実行され
るべき次のタイルを選択するルーチンである。これは、
タイルの下部限界、すなわちタイルの角部のリストであ
る整数のリストに戻る。タイル−サイズが固定される
と、これがタイルを限定する。 pr tile next はMCB に
相談する。これはタイル化−戦略が実際に効力を発揮す
るところである。 pr tile next の基本制御構造は、ワ
ークプランに従い、スイッチステートメント（Ｃ言語に
おいて言及されるような）あるいはケースステートメン
トである。
【０２２４】 pr excute parallel セクションは、セク
ションを実行するようにスレーブを割り付け、その各々
を第２のブロックに与える。 pr end は、プログラムが
完了するときに一度実行される。これは、一般的クリー
ンアップに加えて、統計値およびレポートを生ずる。 ［ランタイムライブラリ−内部アーキテクチャ］
【０２２５】１．梗概 以下の説は、ランタイムライブラリ６６、さらに詳しく
言うと、好ましい実施例の内部について詳細に記述す
る。
【０２２６】２．ランタイムライブラリ６６のランタイ
ム環境は、プログラムがデータプロセッサ上において並
列にランすることを可能にする。取り扱われる並列構成
体は、タイル、並列部分、または並列領域である。並列
化は、スレッドの使用で全構成体において実施される。
並列構成体の外側の全コードは、プログラムスレッドの
一つによって直列に実行される。全直列コードは、同じ
「マスタ」プログラムスレッドにより実行される。
【０２２７】2.1 並列化の実施 コンパイルシステム６０によるプログラム出力は、これ
らの構成体を並列に実行するため、ランタイムライブラ
リ６６とリンクされる。この種のプログラムは、プレス
トプログラムと呼ばれる。並列構成体を含み、「ノー並
列ランタイムスイッチ」でコンパされるプログラムは、
並列構成体指示文をコメントとして処理し、ランタイム
ランライブラリ６６のオーバーヘッドを伴わずに直列に
実行する。
【０２２８】各並列構成体は、１または複数のメンバを
有するチームと呼ばれるスレッド群により実行される。
各チームは、同期の目的のため、チームリーダーと称さ
れる１つのメンバを有する。プログラムがスタートする
と、プログラムリーダーと指示される１つのスレッドが
ある。ランタイムライブラリ６６は、利用者に対して透
過性にスレッドチームを管理するが、利用者はチームを
明示的に制御できる。
【０２２９】スレッドは、実行のために１または複数の
コードセグメントを有することができる。ランタイムラ
イブラリ６６は複数の戦略を実行する。並列構成体がタ
イルファミリであると、各スレッドは少なくとも１つ、
そして普通は多くのタイルを実行のために有する。並列
部分および並列領域構成体において、各スレッドは実行
のためにただ一つのコードセグメントしか有さない。
【０２３０】2.2 プログラムの直列および並列部分間
の転換 プログラムの全直列部分は、単一のスレッド、すなわち
プログラムマスタにより実行される。並列構成体に遭遇
すると、一群のスレッドが構成体に割り当てられる。構
成体の開始点は、スレッド群に対する同期点であり、そ
して構成体の終端はグループマスタに対する同期点で或
る。各グループメンバは、スレッドが割り当てられ、か
つグループマスタが先行の直列コードを完了するやいな
や、並列部分を開始する。グループメンバは、メンバデ
なく、グループマスタを扱わねばなければならないず、
メンバは扱わない。
【０２３１】終了時に、グループマスタは、全グループ
メンバが完了してしまうまで、並列部分に続くコードを
実行しない。グループマスタは全メンバを扱わねばなら
ない。プログラムの直列部分中、プログラムマスタを除
く全スレッドはアイドル状態である。
【０２３２】構成体の終端における同期点は、コード依
存性の既知の点がどうであるかで決まる。
【０２３３】並列構成体はネストされ得る。一般的実施
手法は、各レベルで同じである。各新しい構成体に対し
て、局部マスタを有する局部的一群のスレッドがある。
2.3 並列構成体間における資源割付けランタイムライブ
ラリ６６は、プロセッサ間におけるロード平衡化の任務
の多くをオペレーティングシステム（"OS") スケジュー
ラに委譲する。ランタイムライブラリ６６は、並列構成
体に対する使用のためスレッドの数を選択することによ
って、資源割付けに影響を及ぼす。ＯＳは、スレッド間
における資源の割付けを管理する。任意の瞬間に利用可
能なプロセッサより多いまたは少ないスレッドが存在し
てよい。
【０２３４】2.3.1 タイル化 タイル化の際、ランタイムライブラリ６６は、利用可能
な資源の量を考慮し、各タイル化ファミリに対して、ｎ
のスレッドを使用する。ここで、ｎはこのプログラムに
利用可能なプロセッサの数に等しいかそれ以下である。
省略時は、利用可能なプロセッサの最台数を使用するこ
とである。もしもタイルファミリが、最大数を使用する
ことが価値がないように構成されると、より少ない数の
スレッドが選ばれる。このアルゴリズムは、ネスト化に
拘らず使用される。
【０２３５】GRAB戦略を使用するとき、ランタイムライ
ブラリ６６は、スケジューラに、すべてのスレッド−プ
ロセッサ結合および親和性の考慮事項を処理させる。
【０２３６】MODURO、WAVEFRONT 、またはSLICE 戦略を
使用すると、ランタイムライブラリ６６は、スレッド->
プロセッサ結合が一定であることを仮定しようとする。
ランタイムライブラリ６６は、相応にタイルを構成し、
割り当てる。この結合の仮定のため、ランタイムライブ
ラリ６６はこれらの種類のスレッド上においてはより高
いスレッド->プロセッサの安定性を必要とすることをス
ケジューラに知らしめることが有用となる。
【０２３７】３．インターフェース 3.1 ランタイムライブラリ６６／コンパイルシステム６
０ プリプロセッサ６０ａは、並列構成体により包含される
コードを辞書的サブルーチンに変換する。新サブルーチ
ンを創成すると、ランタイムライブラリ６６は、スレッ
ドが同じコードを並列にランすることを許容する。コン
パイルシステム６０はまた、並列実行を設定、惹起する
ランタイムルーチンに対する呼びを発生する。
【０２３８】タイル構成体において、辞書的サブルーチ
ンは、TILE指示文により包含されるコードより成る。一
つのサブルーチンが創成され、スレッドメンバの各々に
より呼ばれる。しかしてそのループ限界は異なる。
【０２３９】辞書的サブルーチンの「発呼者」となるコ
ードに可視の全変数は、サブルーチンそれ自体に利用可
能でなければならぬ。しかしながら、サブルーチンがラ
ンタイムライブラリ６６により呼ばれるため、範囲をパ
ッチするに必要なメカニズムが必要とされる。コンパイ
ルシステム６０からランタイムライブラリ６６に通され
る情報の中には、辞書的サブルーチンに対するポインタ
および発呼コードのefp(enclosing frame pointer)があ
る。これにより、ランタイムライブラリ６６スレッド
は、適当な範囲でサブルーチンを呼ぶことが可能とな
る。 3.1.1 一般的インターフェース ランタイムライブラリ６６およびコンパイルシステム６
０は、あるインターフェース独立変数として次の値を使
用する。
【表２２】−ブール値： 0=偽、1=真 −戦略値： 1=GRAB, 2=MODULO, 3=WAVEFRONT, 4=SLIC
E, -1= 特定されない −一般に、-1= 特定されない −サイズ： 0=全般的反復スペース, n= nの値
【０２４０】3.1.2 親和性領域のスタート コンパイルシステム６０がAFFINITY REGION 利用者指示
文に遭遇すると、あるいは潜在的親和性領域を確認する
と、コンパイルシステム６０は、親和性領域ワークプラ
ンをイニシャライズすべき（コンパイルシステム６０か
ら領域ワークプランに対して）情報をもつ pr start af
finityを呼ぶ。これは、単に、コンパイルシステム６０
からランタイムライブラリ６６の内部データ構造体へ親
和性に関連する情報を転送するに過ぎず、いかなる並列
実行をもトリガしない。このインターフェースは、辞書
的に別個のタイルファミリおよび包囲ループ内にネスト
化されるタイルファミリの両者に適用され、そしてラン
タイムライブラリ６６は両者間を識別しないことに注意
されたい。
【０２４１】利用者指示文は次のごとくである。すなわ
ち、
【表２３】 この結果、コンパイラは次の呼びをなすこととなる。
【０２４２】独立変数は次のごとくである。すなわち、
Num Indices (long)。これは利用者によりリストされる
インデックスの数。コンパイルシステム６０は、使用者
により特定されるインデックスが、含まれるタイルファ
ミリにより使用される全インデックスの論理積のサブセ
ットである。
【０２４３】共通のインデックスサブセットがなけれ
ば、コンパイルシステム６０は、親和性領域は可能でな
かったこと、そして pr start affinityに対する呼びを
発しないという警報メッセージを利用者に生ずる。
【０２４４】Code size (long) 親和性領域によりカバ
ーされる全タイルファミリにわたるコードサイズであ
る。
【０２４５】Numthreads(long) -1=特定されず、0..n
=利用者により通される値。この親和性領域内のタイル
ファイルにより使用されるべきスレッドの数。
【０２４６】Strategy (long) 親和性領域内の全タイ
ルファミリにより使用されるべき戦略。範囲のみ親和性
領域に拡張。-1= 特定されず, 1=GRAB, 2=MODULO。
【０２４７】Tile size spec (long) もしもタイルサ
イズが利用者により通されなければ０、利用者により通
されれば 1である。
【０２４８】Teamid (long) 特定されなければ-1、そ
の他の場合はチームは利用者により通される。
【０２４９】Intercell 特定されなければ-1、他の場
合は０または１である。 Order num (long) 提供される依存性ベクトル値の数。
利用者はある種の依存性値を特定できないことに留意さ
れた。Dependency vector [order num] (long[]) 親和
性領域によりカバーされる全タイルファミリにわたる依
存性値。これは、全タイルファミリ特定依存性値の結合
である。例えば、
【０２５０】
【表２４】 コンパイラが発生するOrder Num,タイル指示文 Order Vector C*ksr TILE( i,j,k, order={j,k}) order num=2, vector=(2,3) C*ksr TILE( i,j order={i,j}) order num=2, vector=(2,3) C*ksr TILE(j,k) order num=0 num indices=1 であるから、 order num=1 dependency vector={1} 他の例、 C*ksr TILE( i,j,k, order={j,k}) order num=2, vector=(2,3) C*ksr TILE( i,j,k, order={i,j}) order num=2, vector=(1,2) C*ksr TILE(i,j,k) order num=0 num indices=3 であるから、 order num=3 dependency vector={1,2,3}
【０２５１】pr excute 呼びにおいて通される依存性ベ
クトルと異なり、依存性値はすべて正の数である。ディ
レクタは無視される。利用者が任意の依存正値を特定す
ると、そのインデックスに対してその値を通す。そうで
ない場合、コンパイルシステム６０が値を計算する。
【０２５２】LOW bound[num indices](long[]) 親和性
領域にわたる各インデックスに対する最低の低限界値。
利用者が特定。
【０２５３】High bound [num indices](long[]) 低限
界に類似、つねに利用者により提供される。
【０２５４】Affinity [num indices](SSB T) 親和性
群によりカバーされる各インデックスに対するssb 値。
コンパイルシステム６０に対する有効ssb 値は、NONEお
よびSPである。ssb 計算にについての節6.4.1 は、ssb
が如何に発生されるかについて記述してある。
【０２５５】Tile size vals[num indices](long[]) フ
ォルトラン指示文から直接に通される利用者特定タイル
サイズ。コンパイルシステム６０は、タイルサイズ値の
数がnum indices の値に整合するか否かをチェックす
る。タイルサイズは、実際上この１つの親和性領域に対
してのみ有効である。値の形式についてのTILE指示文に
関する動作参照。
【０２５６】3.1.3 親和性領域の終端 コンパイルシステム６０がEND AFFINITY REGION 指示文
に遭遇すると、あるいはコンパイルシステム６０により
検出される親和性領域の終端に来ると、コンパイルシス
テム６０は、下記を呼ぶ。すなわち、 これは如何なる並列実行をもトリガしない。 3.1.4 セット指示文 コンパイルシステム６０がSET 指示文に遭遇すると、適
当なランタイムライブラリ６６のランタイムパラメータ
が変更される。コンパイルシステム６０は、この指示文
が並列構成体内で使用されていないということをチェッ
クする。これは如何なる並列実行をもトリガしない。
【０２５７】利用者指示文は下記の如くである。
【表２５】
【０２５８】コンパイルシステム６０は下記を呼ぶ。
【表２６】
【０２５９】各変数／利用者値対は、１対の２つの長い
ワードである。通すべき変数値はインクルードファイル
「ランタイムライブラリ66.h」に定められており、名前
の前の２本のアンダラインで定められるキーワードであ
る。コンパイルシステム６０は、変数値を生成するため
に変数を文法解析しなければならない。例えば、 #define PR STRATEGY 0 /*もしもキーワードがPR STRATEGY であれば、変数値に
対してこれを使用する * /
【０２６０】コンパイルシステム６０は、PL STRATEGY
値に対して{0,1,2,4} を通す。ここで、戦略値は次の途
を描く。(NONE=0, GRAB=1, MODULO=2, WAVEFRONT=2, SL
ICE=4). これらはランタイムライブラリ66.hに定められ
ている。すべての他のパラメータに対して、利用者値
は、指示文において利用者により通されるその値であ
る。
【０２６１】3.1.5 タイルファミリのスタート コンパイルシステム６０は、TILE指示文に遭遇すると、
タイル化情報を設定しかつ並列化実行を開始させるラン
タイムライブラリ６６ルーチンを呼ぶ。使用者指示文は
次のようになる。すなわち、
【表２７】 C*ksr TILE(<index>, (primary set), [tilesize=<size list], [strategy={GRAB,MOD,WAVE,SLICE}], [numthreads=<val> | teamid=<team id>], [aff member={0,1}])
【０２６２】この結果、コンパイルシステム６０は次の
呼びをなすこととなる。void
【表２８】 pr excute tiles (family name, code size, frame pointer, num incides, strategy, tile size spec, teamid, order, this-level ar reduction-ptr psc ptr, numthreads, aff member, dep vector, -- orderと同数の＃, low bound, -- num incidesと同数の＃， high bound, -- num incidesと同数の＃， loop stride, -- num incidesと同数の＃， affinity, -- num incidesと同数の＃， areg map, -- num incidesと同数の＃， tile size vals) ---num incidesと同数の＃， int (*family name)( ), (*reduction ptr)( ) (*psc ptr)( ); long code size; char *frame pointer; long num indices, strategy, tile size spec, teamid, numthreads, aff member; long order, this level ar; va dcl - ( 各値は長い） { }
【０２６３】独立変数は下記ごとくである。 Family name(int*) サブルーチン保持タイル本体に対
するポインタ。 Code size(long) タイル本体における命令の数。 Frame pointer(char*) タイル本体サブルーチンに対す
る発呼者の包含フレームポインタ。 Num incices(long) ループインデックスの数。 Strategy(long) -1= 利用者により特定されず, 1=GRA
B, 2=MODULO. ランタイムライブラリ６６エラー要素
は、その戦略が有効値であることをチェックする。戦略
は、この１つのタイルファミリの間有効に留まる。 Tile size spec(long) もしもタイルサイズが利用者に
より通されなければ０、利用者により通されれば１であ
る。 Teamid(long) 特定されなければ-1、そうでなければte
am id が利用者により通される。 Order (long) オーダーベクトル値の数。
【０２６４】This level ar(long) このタイルファミ
リが親和性領域内に辞書的に包含されなければ０、この
タイツファミリが辞書的に親和性領域内にあれば１であ
る。 Reduction ptr(int*) タイル本体における何らかの削
減を完成するためのサブルーチン保持コードに対するポ
インタ。このポインタがゼロでなければ、このタイルフ
ァミリへ参加する各スレッドは、それがその共有のワー
クを完了したときこの呼びを実行する。このパターンイ
ンターバルがゼロであれば、影響はない。
【０２６５】Pct ptr(int*) 私的に共有される共通物
のランタイム指示のためのサブルーチンに対するポイン
タ。もしもポインタがゼロでなければ、次の４つのステ
ップが取られる。すなわち、 １）チームリーダが pr psc init mwuを呼ぶ。 ２）各スレッドが、独立変数として sc ptr をもつ pr
psc use mwu を呼ぶ。 ３）そのとき各スレッドは pr psc helper leaveを呼
ぶ。 ４）マスタスレッドは pr psc master leaveを呼ぶ。
【０２６６】Numthreads(long) -1= 特定されず、0..2
−利用者に通される値。タイルファミリにより使用され
るべきスレッドの数。
【０２６７】Aff member(long) -1=特定されず、0=利用
者が、このファミリが包含親和性領域に含まれることを
希望しない、1=タイルファミリが親和性領域内において
実行されるべきである。
【０２６８】Dep vector(long[]) 依存性を有するイン
デックスの値。ベクトル値は、依存性が逆方向であれば
負、順方向であれば正である。例えば、−３のベクトル
値は、１から計数される第３のループインデックスが逆
方向依存性であることを意味する。
【０２６９】Low-bound(long[]) 全ループインデック
スに対する低限界値。 High-bound(long[]) 全ループインデックスに対する高
限界値。 Loop-stride(long[]) 全ループインデックスに対するル
ープストライド値。
【０２７０】Affinty[num indices](SSB T) タイルフ
ァミリによりカバーされる各インデックスに対するssb
値。コンパイルシステム６０に対する有効ssb 値は、NO
NEおよびSPである。ssb 計算についての節6.4.1 は、ss
b が如何に発生されるかを記述している。
【０２７１】Areg map[num indices](long[]) このタ
イルファミリが利用者により宣言される、コンパイルシ
ステム６０により識別される親和性領域の中央にあると
きのみ有効である。タイルファミリの各ループインデッ
クスに対して、ループインデックスが親密性領域に対し
て使用されていなければ−１、このループインデックス
が親和性領域の第ｎのループインデックスに対応してい
ればｎである。
【０２７２】
【表２９】例えば、 C*ksr START AFFINITY REAGION (i,j) C*ksr* TILE (i,j,k) - マッピングは{0,1,-1} C*ksr* END TILE C*ksr* YILE(j) - マッピングは{1} C*ksr* END TILE C*ksr* TILE (j,i) - マッピングは{1,0} C*ksr* END TILE C*ksr* END AFFINITY REGION
【０２７３】Tile size vals[num indices](long[])
フォルトラン指示文から直接に通される利用者特定タイ
ル寸法。コンパイルシステム６０は、タイルサイズ値の
数がnum indices の値と整合することをチェックする。
タイルサイズは、このタイルファミリ中のみ有効に留ま
る。 C*ksr* Tile(i,j, tilesize=(1:16))--エラーを生ずる。 C*ksr* Tile(i,j, tilesize=(j:10,i:16) -- numindices=2, tilesize={16,10}
【０２７４】タイルサイズに対する有効値は定数、変数
および"*" である。例えば、ｎ−ここでｎはある定数、
ｘ−ここでｘはある変数、* −タイルサイズは、この次元において全反復スペース
であるべきである。
【０２７５】例えば、下記のタイル指示文は有効であ
る。 TILE(i,j, tilesize=(i:15, j:10))--tilesize={15,10} TILE(i,j, tilesize=(i:x, j:10))--(x==4)tilesize={4,10} TILE(i,j, tilesize=(i:*, j:10))--( ｉに対する限界は2->,tilesize={8,10}
【０２７６】areg shift[num indices](long[]) この
タイルファミリが利用者により宣言される親和性領域の
中央にあるか、コンパイルシステム６０により識別され
る場合のみ有効である。タイルファミリが定数値により
シフトされるインデックスを使用するとき親和性の整列
を維持するのに使用される。
【０２７７】このタイルファミリの各ループインデック
スに対して、n=このインでの使用のために追加される
量。
【表３０】例えば、 C*ksr* AFFINITY REGION (i,j) C*ksr* TILE(i,j)−areg shiftは{0,0} do i=1,10 do j=1,10 a(i,j)=x endoo endoo C*ksr* END TILE C*ksr* TILE(i,j)−areg shiftは{1,2} do i-1,10 do j=1,10 a(i+1,j+2)=x endoo endoo C*ksr* END TILE C*ksr* TILE(i,j) do i-1,10 −これに従わせることができない、 areg shift は {0,0} do j=1,10 a(i,j)=x a(i,j+1)=y endoo endoo C*ksr* END TILE C*ksr* TILE(i,j) do i-1,10 −これに従わせることができない、 areg shift は{0,0} do j=1,10 a(i,j)=b(i,j+1) endoo endoo C*ksr* END TILE C*ksr* END AFFINITY REGION 3.1.6 タイルファミリの実行 ランタイムライブラリ６６は、タイルによりカバーされ
る反復スペースの限界をもつタイル本体を含む辞書的サ
ブルーチンと、ループインデックスの最終の値が必要と
されるかどうかを指示するブール値を呼ぶことによっ
て、このタイルファミリを実行する。独立変数の順序
は、順に、各インデックスの低限界および高限界、続い
て必要とされる最終値である。これは、 pr excute til
esに対するコンパイルシステム６０の呼びによりトリガ
される。
【０２７８】3.2 オペレーティングシステムをもつイ
ンターフェーシングランタイムライブラリ６６ ランタイムライブラリ６６は、前述のように、ロード平
衡化スレッドに対する責任の多くをオペレーティングシ
ステム("OS")スケジューラに委譲する。ランタイムライ
ブラリ６６は、下記の問題についてスケジューラとある
通信をなす。
【０２７９】3.2.1 利用可能なプロセッサ ランタイムライブラリ６６は、タイルを生成するとき、
プログラムから利用可能なプロセッサの数についての情
報を使用する。スタート時、ランタイムライブラリ６６
は、利用者が番号を特定した場合プロセッサのセット番
号を求めるか、、利用可能なプロセッサの「MAX」 数を求
める。ＯＳスケジューラは、利用可能な実際の数で答え
る。
【０２８０】最小数のプロセッサの規格、プロセッサが
単一のリング０上にあるべき要求、またはｉｏセルを使
用すべきでないという要求のような他の修飾子もあり得
る。
【０２８１】スケジューラがプロセッサセットを拡張ま
たは縮小する能力を有すると、ランタイムライブラリ６
６は、各ｎの並列構成体（ｎは構成し得る）の開始時に
スケジューラをチェックし、利用可能なプロセッサのそ
の計数値を変更する。
【０２８２】3.2.2 スケジューラヒント／優先性 スケジューラは、スレッド間の資源割付けに影響するよ
うに、応用に関して供給される情報を利用する。スケジ
ューラは、応用がスレッドのスケジューリング解除に影
響を及ぼすことを可能にするスリープ／ウェークアップ
機構を実現する。
【０２８３】3.2.2.1 同期 ランタイムライブラリ６６の同期は、スレッドライブラ
リにより供給されるムテックスおよびバリヤ構成体で遂
行される。
【０２８４】3.2.2.2 アイドル スレッドは、構成体本体すなわち直列コードを実行して
いるとランしており、同期ルーチンに入ったら「同期」
している。他のすべての時間においては、スレッドは
「アイドル」である。スレッドが数個の並列構成体を実
行しているスレッド群のメンバであり、かつグループマ
スタでないと、スレッドはアイドルと成り得、終了して
構成体バリヤに入る。アイドルスレッドは、構成可能な
ある時間の間ループにおいて回転し、スリープ呼びを発
する。スレッドは、バリヤを出る時間となると、グルー
プマスタにより目覚めさせられる。
【０２８５】４．タイル化 4.1 タイルサイズの生成 タイルサイズおよび形状は、入力の組合せにより決定さ
れる。すなわち、 (1) 反復スペースのメモリ割り付けおよびメモリのタイ
ルファミリアクセス（タイルファミリのssb により記述
されるように）。ssb はコンパイルシステム６０により
生成される。 (2) 所望な最小タイルサイズの考慮（PL MININIST PER
TILE環境の変数により記述されるように）。 (3) タイルインデックスに関する依存性。
【０２８６】ランタイムライブラリ６６は、ssb および
依存性情報を使用するタイルサイズにて最初のパスをな
し、最小のサイズタイルを作る。コンパイルシステム６
０システムにより計算された２つの可能なssb 値は、NO
NEおよびSPである。この最初もパスは、ssb 値を依存性
情報で修正する。もしもこのインデックスに依存性があ
り、タイルに他の依存性がないと、依存性の同期化を避
けるためssb はMAX に変換される。このインデックスに
依存性があるが、タイル上により多くの依存性がある
と、ＳＰの中間サイズが選ばれる。
【０２８７】下記の真理値表は、第１のパスタイルサイ
ズテンプレートを生成するためのアルゴズムを記述する
ものである。
【表３１】ｘ)=配慮無用。 コンパイラ このインデックス タイルファミリにおけ プレストssb 値 に関する依存性 る１より大きい依存性 ssb 値 NONe 偽 ｘ NONE NONE 真 偽 MAX NONE 真 真 SP SP 偽 ｘ SP SP 真 偽 MAX SP 真 真 SP
【０２８８】ランタイムライブラリ６６は、このランタ
イムライブラリ６６のssb 値を取って、最小タイルサイ
ズを生成する。インデックスに対するssb 値がMAX であ
ると、その次元におけるタイルサイズは、その次元にお
ける全反復スペースとなる。ssb 値がNONEであると、そ
の次元のサイズは１反復の最小となる。ssp がSPである
と、そのインデックスのタイルサイズは３２である。こ
の最初のパスの後、依存性およびサブページ境界の考慮
事項に従い、かつ最小サイズであるタイル形状があるは
ずである。
【０２８９】ついで、ランタイムライブラリ６６は第２
のパスをなすが、このパスはタイルサイズを、このタイ
ルに必要とされる最小のサイズに比較する。タイルファ
ミリガスライスサイズ戦略下で実行されると、この最小
サイズは、タイルファミリにおける命令の数を実行中の
チームのスレッドの数で割ったものに等しい。そうでな
い場合、命令(PL MIN INST PER TILE)によりタイルの最
小数を特定する環境変数により特定される。
【０２９０】タイルは、SSB 値の制約内で維持しなが
ら、この最小サイズを満足させるまで、引き伸ばされ
る。タイルの一側がすでに全反復スペースであると、そ
のジメンションに関してさらになすべきことは何もな
い。このサイズがSPのSSB 値を有すると、タイルは３２
の倍数で引き伸ばされる。このサイズがNONEのSSB 値を
有すると、この次元におけるタイルサイズは、１のイン
クリメントずつ引き伸ばされる。
【０２９１】ランタイムライブラリ６６は、次の順序で
タイルを引き伸ばすためインデックスを選ぶ。タイルフ
ァミリ戦略がWAVEFRONT であると、列インデックスが先
ず引き伸ばされ、続いてサブタイルインデックスが引き
伸ばされる。目的は、データ依存性がある場合、タイル
間の同期を最小にするために、次元におけるタイルサイ
ズを増すことである。
【０２９２】ついで、ＳＰのSSB 値をもつインデックス
が、親和性を最適化するために選ばれる。これらのイン
デックスが順次引き伸ばされる。例えば、SPのssb 値に
関してインデックスｉおよびｊを有する場合、もしもタ
イルファイルがインデックスｉｊおよびｋを有するなら
ば、ランタイムライブラリ６６はｉを引き伸ばし、つい
でｊを、ついでｉを、というように引き伸ばす。これは
ｉおよびまたはｊが排出されるまで、あるいはタイルが
その最小サイズに達するまで行われる。最後に、NONEの
SSB 値をもつインデックスが選ばれる。
【０２９３】4.2 Tile/thread 割当て タイルをスレッドに割り当てるため、戦略と呼ばれる数
種のアルゴリズムがある。上述の４つのうち、GRAB戦略
はロード平衡化の考慮事項を使用し、他方MODULO,WAVEF
RONTおよびSLICE 戦略はデータ親和性の考慮事項を使用
する。WAVEFRONT 戦略も、できるだけ多くの並列化をも
たらすような順序づけ要件でタイルファミリを実行する
ように設計される。
【０２９４】4.2.1 GRAB戦略 GRAB戦略においては、タイルは、純粋の到着順作用アル
ゴリズムでスレッドに割り当てられる。
【０２９５】4.2.2 MODURO戦略 MODURO戦略においては、タイルはスレッド間に均等に分
配される。マッピングは、((tilenumber % total tile
s)==thresa id) である。これは、スレッドｉｄが局所
群スレッドｉｄであるように、並列セクションに関して
変更できる。
【０２９６】加えて、もしもMODURO戦略が親和性領域と
関連して使用されるならば、ランタイムライブラリ６６
は、データ親和性を維持するために、スレッドが先行の
タイルファミリにおいて使用した反復スペース内にある
タイルを各スレッドに実行させようとする。ランタイム
ライブラリ６６は、反復スペース->マッピングが親和性
領域内の全タイルファミリにわたり一定であることを仮
定して、反復スペースのみを調べ、データスペースを調
べない。
【０２９７】ランタイムライブラリ６６は、各スレッド
に割り当てられる反復スペースを思い出すことができ、
タイルファミリにわたり((tile number % total tiles
== thread id) マッピングを標準化するためにそれを使
用する。
【０２９８】4.2.3 データ依存性戦略 4.2.3.1 修正 データ依存性は、被タイル化コードを実行するとき、順
序づけ要件を生成する。タイルは、正しい結果を保証す
るために、依存性の方向を否定しない順序で実行され
る。
【０２９９】4.2.3.2 性能 データ依存性はタイルに順序付の制約を課するから、依
存の方向におけるタイル化は、そのタイルファミリの関
連においてのみ考慮されると価値がないことがしばしば
ある。例えば、依存性を有する一次元の反復スペースは
厳格な直列順序で実施されねばならないが、タイルを直
列化するに必要とされるオーバーヘッドは浪費である。
しかしながら、全プログラムの性能に関する考慮事項
は、ランいイムライブラリ６６に、依存性の方向におけ
るタイル化を考慮させねばならないことがあり得る。
【０３００】親和性は、依存性においてタイル化すべし
という決定をもたらすことがあり得るタイル化戦略を選
ぶ際に重要なファクタである。タイル直列化のオーバー
ヘッドは、制約を課さず完全に並列化され得るプログラ
ムにおける他のタイルファミリに対してデータの親和性
を維持するならば価値があろう。これはデータの依存性
に無関係にそうである。リンパックのsegfa ルーチン
は、第１のより小さい反復スペース１Ｄが第２の２Ｄ反
復スペースと矛盾なくタイル化される場合の１例であ
る。
【０３０１】依存性次元をタイル化することは、部分的
に直列化されたタイル化順序づけを使用する機会をも与
えよう。このような場合、タイルは群で組織化され、そ
してこれが直列的に実行されねばならぬ。しかしなが
ら、群においては、タイルは並列に実行され得る。部分
的に直列にタイル化順序づけは、反復スペースが１より
多い次元であるときのみ使用できる。
【０３０２】4.2.3.3 WAVEFRONT戦略 ランタイムライブラリ６６は、親和性を保存し、かつ部
分的に直列化されたタイル化順序づけを使用するため
に、データ依存性をタイル化する。実施されるべきタイ
ル化順序づけは、ウェーブフロント順序づけである。
【０３０３】５．親和性領域は、ランタイムライブラリ
６６がデータの競合および移動を避けるように実行しよ
うとするタイルファミリの集合である。ランタイムライ
ブラリ６６が親和領域に遭遇すると、ランタイムライブ
ラリ６６は、領域内のタイルファミリによりカバーされ
る反復スペースを要約する情報を受信する。ランタイム
ライブラリ６６は、辞書的に別個のタイルファミリと外
部ループ内のタイルファミリを区別することを要しな
い。ランタイムライブラリ６６は、この情報を利用し
て、領域内において全ファミリに関して使用されるタイ
ルサイズテンプレートおよびタイル化戦略を生成し、一
つのスレッドが、各タイルファミリに対して反復スペー
スの同じ部分にアクセスすることを可能にする。
【０３０４】親和性領域は、もしも選ばれるタイル化戦
略が純粋のGRAB戦略であれば有用でない。親和性領域は
ネスト化され得る。各新親和性領域は、新しいスレッド
群を生成し、それ自身のタイル化ワークプランを使用す
る。
【０３０５】5.1 共通インデックスセット タイルサイズテンプレートは、ループインデックスセッ
ト、それらの依存性およびそれらのssb を調べることに
よって創成される。関係するループインデックスのセッ
トは、親和性領域におけるタイルファミリのすべてに対
して使用されるものである。親和性領域内の全ループネ
ストは、インデックスの同じセット上においてタイル化
されることが可能でなければならない。これは「共通イ
ンデックスセット」ルールである。共通のインデックス
セットは、親和性領域内のタイルファミリにより使用さ
れるインデックスの論理積のサブセットである。これ
は、親和性指向戦略が、どのプロセッサがタイルを実行
するかを決定する反復->プロセッサマッピング機能を要
するから必要である。もしもタイル化インデックスの数
がループネストごとに変わるならば、このマッピングは
行われない。
【表３２】例えば、共通のインデックスセットは、下記
の例に対して「ｉ」である。
【０３０６】下記の例において、共通のインデックスセ
ットが識別され得るようにコードを変更することが必要
である。ここにオリジナルがある。すなわち、
【表３３】
【０３０７】ここに変更コードがある。(n,m) の共通の
インデックスセットを創成するための最大の最適バージ
ョンは下記のごとくである。すなわち、
【表３４】 --- 親和性領域スタート--- do n=2, 99 do m=2, 199 do l=2, 1999 u(l,m,n) = xx; enddo enddo enddo do n=2, 99 do m=2, 199 u(l,m,n) = xx; u(2000,m,n) =xx; enddo enddo ｍに対してループ追加 do n=2, 99 do l=2, 1999 do m=1,1 u(l,l,n) = xx; enddo enddo enddo −ｎに対するループを追加し、また、１プロセッサ上において、ステートメンが −一度のみなされるように条件を追加する。ランタイムライブラリ６６は、反復 −が正しいプロセッサに行くことを確かめる。ループの内側においてハードコー −ド化されたメモリアクセス部にアクセスできない。 −代替方法は、ループを上のものと同様に見える２つのループに分割し、各ルー −プに一つのステートメントのみがあるようにすることである。交換条件は、新 −タイルファミリの追加である。 do m=2, 199 do 1=2, 1999 do n=1,100,100 if (n .eq. 1) u(l,m,l) = xx; if (n .eq. 100) u(l,m,l00) = yy; enddo enddo enddo --- 親和性領域終了---
【０３０８】5.2 親和性領域およびサブルーチン呼び 省略時要件は、親和性領域宣言内の全タイルファミリ
が、親和性領域宣言と同じ辞書的レベル内にあることで
ある。親和性宣言内の、ただし他のサブルーチンにある
全タイルファミリは、他のスレッド群により（それゆえ
恐らく他のプロセッサセットにより、同じ親和性を伴わ
ずに）ランせしめられるであろう。この動機づけは、親
和性領域宣言が、コンパイルシステム６０に、宣言内の
すべてのタイルファミリを走査し、タイルファミリの特
性の要約を生成すべきことを要求するということであ
る。サブルーチンはコンパイルシステム６０にアクセス
できず、親和性領域情報内に含まれることができない。
【０３０９】しかしながら、利用者は、この要件を無効
にするため、AFFINITY REGION 指示文の「呼び間」パラ
メータを使用できる。コンパイルシステム６０は、同じ
辞書レベルにないタイルファミリを走査できず、もしも
利用者が他のパラメータを介して詳細な情報を提供しな
いならば、親和性領域は最適にに設定できない。
【０３１０】省略時挙動の例は下記のごとくである。す
なわち、
【表３５】 C*ksr*AFFINITY REGION(i:l,n) C*ksr* PTILE(i,j) do i=1,n do j=1, n --- call foo ( ) -- Call #1: 他のスレッド群によりラン endoo enddo call foo ( ) -- #2: 他のスレッド群によりラン C*ksr* PTILE(i) do i= 1,n --- enddo C*ksr* END AFFINITY REGION
【０３１１】６．ランタイムライブラリ６６アーキテク
チャ 6.1 同期の使用 ランタイムライブラリ６６は、プレストプログラムの実
行中種々の時点においてそのメンバスレッドの同期を必
要とする。使用される同期機構は、臨界セクションおよ
びバリヤである。ランタイムライブラリ６６は、臨界セ
クションを実現するためにｐスレッドmutex 呼びを、バ
リヤを実現するためにｐスレッドバリヤ呼びを使用す
る。
【０３１２】6.1.1 並列構成体（バリヤ）の開始および
終了。 タイルファミリすなわち並列セクションの開始時に、ス
レッド群マスタが全直列コードを終了するまで、並列構
成体に参加する全スレッドはバリヤ内に保持される。そ
の構成体の実行の終了時に、全メンバスレッドは復帰す
る。マスタスレッドは、全メンバスレッドがバリヤに入
るまで、並列構成体に続くコードを実行しない。
【０３１３】プログラムが並列構成体のネスト化を有す
る場合、宣言される数々のバリヤがあり得る。スレッド
は、数種のネスト化構成体に参加しているならば、数種
のバリヤ群のメンバとし得る。
【０３１４】6.1.2 GRAB戦略中のロッキング（臨界セ
クション） GRAB戦略は、すべてのメンバスレッドに、マーカーデー
タ構造を更新して次の利用可能なタイルを得べきことを
要求する。このマーカーデータ構造は、ロックに保持さ
れる。
【０３１５】6.1.3 スレッド群ｉｄのロッキング（臨
界セクション） 各新スレッド群には、可視化、ロギングおよびタギング
出力のため並列構成体を識別するのに使用される一意的
ｉｄが与えられる。現在の群ｉｄはデータロックに保持
され、各新しいスレッド群によりインクリメントされ
る。
【０３１６】6.1.4 スレッド群創成中のロックおよび
解体（臨界セクション） ランタイムライブラリ６６は、ｐスレッドを創成し、そ
れをアイドルプールに残存維持させる。スレッド群が創
成され、そして解体されるとき、スレッドはアイドルプ
ールに割り当てられそしてそこから放出される。これ
は、利用可能なアイドルスレッドの数をデータロックに
保持することによって同期される。
【０３１７】6.1.5 チームの創成／破壊中のロック
（臨界セクション） ランタイムライブラリ６６は、利用者が、単一の並列構
成体を越えて存在する恒久的チームを創成することを許
容する。これらのチームは、全体的な結合リストに保持
される。チームの創成および破壊は、ロック pr team
lockにより同期される。
【０３１８】6.1.6 統計値情報記憶のためのロッキン
グ（臨界セクション） ランタイムライブラリ６６は、統計値性能情報を収集す
るために構成できる。このデータは、臨界セクションに
書かれねばならない全体的な変数として保持される。
【０３１９】6.2 スレッドの使用 6.2.1 スレッドチーム プレストプログラムは、プログラムマスタとして知られ
る一つのｐスレッドでスタートする。スタート時、ラン
タイムライブラリ６６は、追加のスレッドを創成し、そ
れを利用可能なスレッドのアイドルプールに維持する。
プログラムが実行されるとき、ランタイムライブラリ６
６は、遭遇する新しい並列構成体を処理するように、ｐ
スレッドを創成する。スレッド群は、１または複数の並
列構成体を取り扱うことができる。チームが解体される
とき、ｐスレッドメンバは、ランタイムライブラリ６６
アイドルプールに戻る。このアイドルプールは、ｐスレ
ッドの創成の高い費用を最低化するように設計される。
【０３２０】並列セクションおよび領域： 省略時解釈
により、各新しい並列セクションに対して新しいスレッ
ドチームが創成される。セクションの終了時に、スレッ
ドチームは解体される。もしも利用者がこの構成体にお
ける使用のためチームを特定するならば、そのチームが
使用され、構成体の終了時に解体されない。
【０３２１】親和性領域のないタイルファミリ： チー
ムが指示文に特定されない限り、親和性領域に包含され
ない各新タイルファミリに対して新スレッドチームが創
成される。タイルファミリの終了時に、新スレッド群は
解体される。
【０３２２】指示文にチームが特定されれば、そのチー
ムが使用され、新しいチームは創成されない。利用者特
定チームは、構成体の終了時に解体されない。
【０３２３】親和性領域内のタイルファミリ： 省略時
解釈により、親和領域内の全タイルファミリを実行する
ために、新しいスレッド群が創成される。もしも、親和
性領域指示文でチームが特定されれば、そのチームが使
用され、新しいチームは創成されない。スレッドチーム
は、親和性領域にわたって均一なタイル->スレッドマッ
ピングを保存するために、タイルファミリにわたり生き
状態に維持される。この動機づけは、スレッドが、スレ
ッドの寿命中同じプロセッサ上に留まろうとする傾向が
あるという仮定である。各親和性領域の終了時に、各ス
レッド群は、利用者により創成された特定チームでない
限り解体される。
【０３２４】もしも並列構成体がネスト化されるなら
ば、単一のスレッドは、数スレッドチームのメンバとし
得る。
【０３２５】6.2.2 スレッド群は、グループマスタと
０ないしｎのグループスレーブより成る。プレストプロ
グラムは、一つのスレッド、すなわちプログラムマスタ
でスタートする。スレッド群が創成されるとき、現在マ
スタは新スレッド群のグループマスタと成り、スレーブ
が創成される。スレッド群が解体されるとき、グループ
スレーブはアイドルプールに戻る。
【０３２６】このプロセスは、ネスト化された並列構成
体に拡張される。２の深さでネスト化された一連の並列
構成体を有するプログラムを想定されたい。レベル１
で、プログラムマスタはスレッド群を創成し、グループ
マスタとなる。レベル２にて、他の並列構成体に遭遇す
るスレーブは、新スレッド群を構成し、レベル２のグル
ープマスタと成る。レベル２の構成体が終了すると、レ
ベル２のスレッド群は解体され、グループスレーブは元
に戻る。レベル２のグループマスタは、そのマスタのア
イデンティティを捨て、レベル１スレーブまたはマスタ
として自己のアイデンティティを回復する。レベル１の
スレッド群が解体されると、全グループスレーブは、グ
ループ（およびプログラム）に対するものを除き元に戻
る。
【０３２７】6.3 データ構造 6.3.1 プログラムに対して全体的 環境変数： すべての利用者インターフェース環境変数
は、プログラムに対して共有される全体的変数であり、
全並列構成体に応用し得る。 統計値情報： 種々のカテゴリによるこれらの測定命令
計数値は、共有される全体的変数として記憶される。 pr master thread： UDB 支援に対するプログラムマス
タのｉｄ。共有される全体的変数。 pr fp： プログラムの終了時に出力に対して使用され
るファイルポインタ。フォルトラン環境による標準の処
理のために必要とされる。共有される全体的変数。 pr t state： udb 支援のための、ラン、アイドルまた
は同期状態。専有的な全体的変数。 pr curr mcb p ： udb 支援のための現在mcb に対する
ポインタ。専有的な全体的変数。 TEAM MEM ID ： 現在チームにおけるこのスレッドのｉ
ｄ。専有的な全体的変数。 POOL ID： ランタイムライブラリ６６アイドルスレッ
ドプールに対するこのスレッドの現在ｉｄ。専有的な全
体的パラメータ。 MY THREAD ID： このスレッドのｐスレッドｉｄ。専
有的な全体的変数。
【０３２８】［概要］以上、上述の目的にあった改良さ
れたディジタルデータプロセッシングシステムについて
記述した。詳述すると、反復シーケンスをサブタスクに
分割し、それをプロセッサに割り付けすることによっ
て、反復シーケンスを実行する改良された並列プロセッ
サについて記述した。この分割および割り付けは、プロ
セッサ間のデータの競合を最小化しかつそのデータにア
クセスするプロセッサに対するデータの局所性を最大化
するように行われる。
【０３２９】当技術にし通したものであれば、ここに記
述される実施例は、単に例示であり、変更、追加および
削除を含む他の装置および方法が本発明の技術思想内に
おいて可能であることが認められよう。
【０３３０】例えば、プリプロセッサ６０ａの機能性は
コンパイラ６０ａそれ自体に合体できることが認められ
よう。かくして、別個のプリプロセッシングステップの
必要は除去される。
【０３３１】また、上述の技術は、大規模並列システム
や他のマルチプロセッサシステムに応用できることが認
められよう。例示として、タイル化情報を記憶する異な
るデータ構造体を使用できることも認められよう。反復
シーケンスを並列化し実行するために、等価であるが変
更された手続きを使用できよう。例示として、本発明の
技術思想を変更することなく、他のタイル化指示文も使
用できよう。
【０３３２】
【表３６】
【０３３３】
【表３７】
【図面の簡単な説明】
【図１】本発明の好ましい実施において使用するための
マルチプロセッシングシステムの構造を示す概略線図で
ある。
【図２】図２は本発明の好ましい実施において使用する
ためのマルチプロセッシングシステムの構造を示す概略
線図である。
【図３】反復シーケンスを含むソフトウェアプログラム
の並列化および実行のために利用されるモジュールを示
す線図である。
【図４】図３のプリプロセッサにより生成されるループ
テーブルを示す線図で、Ａ、Ｂ、ＣおよびＤはそれぞれ
別のループテーブルを示す。
【図５】タイルのタスクルーチンへの変換を示す図であ
る。
【図６】図３のシステムによる部分的タイル順序付けを
示す図である。
【図７】タイル化シーケンスを実行するために図３のシ
ステムにより実行されるワークプランを示す図で、Ａ、
ＢおよびＣはそれぞれ別のワークプランを示す。
【図８】図３のランタイムライブラリ６６の高レベルブ
ロック図である。
【符号の説明】
１０ マルチプロセッシングシステム １２Ａ〜１２Ｆ，１４Ａ，１４Ｂ，１６ セグメント １８Ａ〜１８Ｒ セル １９Ａ〜１９Ｃ ディスクドライブ ４０Ａ，４０Ｂ，４０Ｃ プロセッシングユニット（Ｃ
ＰＵ） ４２Ａ，４２Ｂ，４２Ｃ メモリ要素 ４４Ａ，４４Ｂ，４４Ｃ バス ４６ 回路網（ネットワーク） ４８，４８Ｂ，４８Ｃ バス ５０Ａ，５０Ｂ，５０Ｃ アクセス要求（リクエスト）
要素、 ５１Ａ，５１Ｂ，５１Ｃ オペレーティングシステム ５２Ａ，５２Ｂ，５２Ｃ キャッシュ制御ユニット（装
置） ５４Ａ，５４Ｂ，５４Ｃ データ記憶領域（ストア） ５６Ａ，５６Ｂ，５６Ｃ ディレクトリ要素 ６０ コンパイルシステム ６０ａ プリプロセッサ ６０ｂ コンパイラ ６４ リンクエディタ ６６ ランタイムライブラリ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 タニ・シャビット アメリカ合衆国マサチューセッツ州レクシ ントン、ワン・シーボーン・プレイス（番 地なし) (72)発明者 ジェイムズ・ビー・ロスニー アメリカ合衆国マサチューセッツ州ブルッ クライン、マンマス・ストリート47 (72)発明者 ティモシ・ジー・ピーターズ アメリカ合衆国マサチューセッツ州ウォル サム、ウィルバ・ストリート11 (72)発明者 リンダ・キュー・リー アメリカ合衆国マサチューセッツ州ケンブ リッジ、ハールバット・ストリート28 (72)発明者 ウィリアム・エフ・マン アメリカ合衆国マサチューセッツ州サドベ リ、チェッカベリ・サークル23 (72)発明者 ジャクリン・コティキアン アメリカ合衆国マサチューセッツ州コンコ ード、バレッツ・ミル・ロード540

Claims (70)

    【特許請求の範囲】
  1. 【請求項１】 各々命令を実行する複数のプロセッシン
    グユニットと、該プロセッシングユニットに結合され
    て、データおよび命令の少なくとも一方を記録するため
    の記憶手段と、前記プロセッシングユニットに結合され
    てプロセッシング間で情報を転送するためのプロセッサ
    間通信手段とを備える形式の並列プロセッサディジタル
    データ処理装置において、 Ａ．前記メモリ手段が、反復シーケンスを表わすタイル
    化命令シーケンスを記憶するための手段を具備し、前記
    各プロセッシングユニットが、前記反復シーケンスと関
    連する反復スペースの一部（タイルと称される）にわた
    り前記タイル化シーケンスを実行するのに利用できるこ
    とを信号するための手段を具備し、 Ｂ．前記プロセッサユニットに結合されて、これらプロ
    セッシングユニットによる前記信号の少なくとも選択さ
    れた各信号応答して、前記タイル化シーケンスを実行す
    べきタイルの境界を表示する信号を発生する次タイル手
    段を具備し、前記各タイルがいずれの他のタイルとも重
    複しておらず、全前記タイルが一緒に全反復空間をカバ
    ーしており、 Ｃ．前記次タイル手段が、１または複数の対応するタイ
    ルの実行中アクセスを受けるデータの局所性を最大化し
    かつ前記実行中前記データへのアクセスの競合を最小化
    するように前記境界表示信号を発生する手段を具備して
    おり、 Ｄ．前記各プロセッシングユニットが、そのプロセッシ
    ングユニットによる前記信号に応答して発生される境界
    応答信号に応答して、対応するタイルにわたり前記タイ
    ル化信号を実行するための手段を具備する反復命令シー
    ケンスを処理するための手段を備えることを特徴とする
    並列プロセッサディジタルデータ処理装置。
  2. 【請求項２】 Ａ．対応するタイル間の依存性を考慮し
    て、前記境界表示信号の１または複数次元を指示するタ
    イル形状信号を発生するためのタイル構築ないし形成手
    段を具備し、 Ｂ．前記タイル化シーケンスが、前記メモリ手段に記憶
    されるデータ片への書込み形式のアクセスのための１ま
    たは複数の命令を含み、 Ｃ．前記メモリ手段が、 i)各々前記プロセッシングユニットの関連するもに結合
    されて、データおよび命令の少なくとも一方を記憶する
    ための複数のメモリ要素と、 ii) 前記メモリ要素に結合されて、メモリ間において情
    報を選択的に転送するためのメモリ管理手段を具備し、 iii)前記次タイル手段が、前記境界表示信号を前記タイ
    ル形状信号の関数として発生するための手段を具備する
    請求項１記載のディジタルデータ処理装置。
  3. 【請求項３】 前記タイル形成手段が、対応するタイル
    の異なるものの実行中書込み形式のアクセスを受ける個
    々のデータ片の数を最小化する前記境界表示信号の次元
    を指示する前記タイル形状信号を発生するための手段を
    具備する請求項２記載のディジタルデータ処理装置。
  4. 【請求項４】 前記タイル形成手段が、プロセッシング
    ユニットの複数の現在実行中のプロセッシングユニット
    による書込み形式のアクセスを受ける個々のデータ片の
    数を最小化する前記境界表示信号の次元を指示する前記
    タイル形状信号を発生するための手段を具備する請求項
    ２記載のディジタルデータ処理装置。
  5. 【請求項５】 Ａ．第１および第２のタイルが、 i) 選択されたデータ片へ書込み形式でアクセスする第
    １タイル内の命令、および続いてその同じデータ片に読
    取り形式でアクセスする第２タイル内の命令と、 ii) 選択されたデータ片へ読取り形式でアクセスする第
    １タイル内の命令、および続いてその同じデータ片に書
    込み形式でアクセスする第２タイル内の命令と、 iii)選択されたデータ片へ書込み形式でアクセスする第
    １タイル内の命令、および続いてその同じデータ片に書
    込み形式でアクセスする第２タイル内の命令のいずれか
    を含み、 Ｂ．前記タイル形成手段が、前記選択されたデータ片の
    それぞれのアクセスに関して、前記第１タイルの実行へ
    の前記第２タイルの実行の依存性を最小化する前記境界
    表示信号の次元を指示するタイル形状信号を発生するた
    めの手段を具備する請求項２記載のディジタルデータ処
    理装置。
  6. 【請求項６】 前記タイル形成手段が、異なるプロセッ
    シングユニットによる逐次のタイルの実行中、読取り形
    式および書込み形式のいずれかのアクセスを受けるデー
    タの転送を最小化するタイル実行シーケンスを表わす親
    和性信号を発生するための手段を具備する請求項２記載
    のディジタルデータ処理装置。
  7. 【請求項７】 前記タイル形成手段が、下記のものの少
    なくとも一つの関数として、すなわち、 i) 前記プロセッシングユニットの異なるものによる前
    記のタイルの逐次の実行中、読取り形式または書込み形
    式のいずれかのアクセスを受けるデータの転送を最小化
    するタイル実行順序を表示する親和性信号と、 ii) 前記タイル化シーケンスの依存性の方向と、 iii)前記タイル化シーケンスの実行と関連する処理コス
    トと vi) 前記反復スペースのサイズと、 v) 前記タイル化シーケンスの実行に利用可能なプロセ
    ッシングユニットの数と、 vi) タイル化シーケンスが、複数のタイルシーケンスに
    より定められる反復スペース内で実行されるべきである
    ことを指示する親和性領域信号の少なくとも一つの関数
    として前記タイル形状信号を発生するための手段を具備
    する請求項２記載のディジタルデータ処理装置。
  8. 【請求項８】 Ａ．前記次タイル手段が、下記のものの
    少なくとも一つの関数として、すなわち、 i)前記境界表示信号の１または複数の次元を指示するタ
    イル−形状信号、 ii) タイルを前記プロセッシングユニットに割当てる順
    序および態様の少なくとも一方を指示するタイル戦略信
    号と、 iii)タイル化シーケンスが、複数のタイルシーケンスに
    より定められる反復スペース内で実行されるべきである
    ことを指示する親和性領域信号の少なくとも一つの関数
    として前記境界表示信号の逐次の信号を発生し、 Ｂ．前記タイル戦略信号を発生するためのタイル戦略手
    段を含み、 Ｃ．前記反復スペースが複数のインデックスにより定め
    られる 請求項１記載のディジタルデータ処理装置。
  9. 【請求項９】 前記タイル戦略手段が、 i)前記インデックスの一つに関しては前記実行に割り付
    けられるプロセッシンセルグの数で反復スペースを割っ
    て、これらのインデックスの他のものに関しては反復ス
    ペースにわたる、境界表示信号を指示するタイル形状信
    号を発生し、 ii) タイルの各々が利用可能なプロセッシングユニット
    の対応するものにより実行せしめられるように、それぞ
    れのタイルの発生を指示するタイル戦略信号を発生する
    ための選択的に作動可能なスライス手段を具備し、しか
    して、それぞれのタイルの数が利用可能なプロセッシン
    グユニットの数に等しく、それらのタイルが実質的に大
    きさが等しい請求項８記載のディジタルデータ処理装
    置。
  10. 【請求項１０】 前記タイル戦略手段が、 i)任意の前記タイルの実行中アクセスを受けるデータが
    他の前記タイルの実行中変更されるものに依存しない場
    合、および ii) 前記一つのタイルによる読取り形式および書込み形
    式のいずれかのアクセスを受ける相当量のデータが、他
    の前記タイルによる読取り形式および書込みのいずれか
    のアクセスをも受けない場合、前記スライス手段を作動
    させるための手段を具備する請求項９記載のディジタル
    データ処理装置。
  11. 【請求項１１】 利用者供給信号に応答して前記スライ
    ス手段を作動させるための手段を具備する請求項９記載
    のディジタルデータ処理装置。
  12. 【請求項１２】 前記戦略手段が、 i)反復スペースを全前記インデックスに沿う固定長の増
    分で分割する境界表示信号を発生し、かつ ii) 各利用可能なプロセッシングユニットと関連する数
    値的識別子、および各タイルと関連する数値的識別子の
    モジュラスに基づき、それぞれのタイルの割当てを指示
    するタイル戦略信号を発生するための選択的に作動可能
    なモジュロ手段を具備する請求項８記載のディジタルデ
    ータ処理装置。
  13. 【請求項１３】 前記タイル戦略手段が、 i)任意の前記タイルの実行中アクセスを受けるデータ
    が、他の前記タイルの実行中変更されるものに依存しな
    い場合、 ii) 一つの前記タイルによる読取り形式および書込み形
    式のいずれかのアクセスを受ける相当量のデータが、他
    の前記タイルによる読取り形式および書込みのいずれか
    のアクセスをも受けない場合、 iii)複数のタイルを実行するプロセッシングユニットに
    よる読取り形式または書込み形式のいずれかのアクセス
    を受けるデータの再使用が、前記反復スペースのサイズ
    の変化の存在下においてさえ最大化される場合に、前記
    モジュロ手段を作動させる手段を具備する請求項１２記
    載のディジタルデータ処理装置。
  14. 【請求項１４】 利用者供給信号に応答して前記モジュ
    ロ手段を作動させるための手段を具備する請求項１２記
    載のディジタルデータ処理装置。
  15. 【請求項１５】 前記タイル戦略手段が、 i)反復スペースを１または複数のインデックスに沿って
    分割して境界表示信号を発生し、かつ ii) タイルの依存性方向にしたがって、それぞれのタイ
    ルの発生の順序を指示するタイル戦略信号を発生するた
    めの選択的に作動可能なウェーブフロント手段を具備
    し、しかして少なくとも選択されたタイルの実行中アク
    セスを受けるデータが、他のタイルの実行中変更される
    ものに依存せず、かつこれらのタイルが前記依存性方向
    を有している請求項８記載のディジタルデータ処理装
    置。
  16. 【請求項１６】 前記タイル戦略手段が、少なくとも一
    つの前記タイルの実行中アクセスを受けるデータが、他
    の前記タイルの実行中変更されるものに依存する場合、
    前記ウェーブフロント手段を作動させるための手段を具
    備する請求項１５記載のディジタルデータ処理装置。
  17. 【請求項１７】 利用者供給信号に応答して前記ウェー
    ブフロント手段を作動させるための手段を具備する請求
    項１５記載のディジタルデータ処理装置。
  18. 【請求項１８】 前記戦略手段が、 i)反復スペースを全前記インデックスに沿う固定長の増
    分で分割する境界表示信号を発生し、かつ ii) 各利用可能なプロセッシングユニットと関連する数
    値的識別子および各ファイルと関連する数値的識別子の
    モジュラスと、その依存性の方向とに基づいてそれぞれ
    のタイルの割当てを指示するタイル戦略信号を発生する
    ための選択的に作動可能なモジュロ／ウェーブフロント
    手段を具備し、しかして少なくとも選択されたタイルの
    実行中アクセスを受けるデータが１または複数の他のタ
    イルの実行中変更されるものに依存し、かつ前記タイル
    が前記の依存性方向を有している請求項８記載のディジ
    タルデータ処理装置。
  19. 【請求項１９】 前記タイル戦略手段が、 i)すなくとも一つの前記タイルの実行中アクセスを受け
    るデータが、１または複数の他の前記タイルの実行中変
    更されるものに依存し、かつ ii) 複数のタイルを実行するプロセッシングユニットに
    よる読取り形式または書込み形式のいずれかのアクセス
    を受けるデータの再使用が、前記反復スペースのサイズ
    の変化の存在下においてさえ最大化される場合に、前記
    モジュロ／ウェーブフロント手段を作動する手段を具備
    する請求項１８記載のディジタルデータ処理装置。
  20. 【請求項２０】 利用者供給信号に応答して前記モジュ
    ロ／ウェーブフロント手段を作動させるための手段を具
    備する請求項１８記載のディジタルデータ処理装置。
  21. 【請求項２１】 前記タイル戦略手段が、 i)反復スペースを全前記インデックスに沿う固定長の増
    分で分割する境界表示信号を発生し、かつ ii) 前記プロセッシングユニットによる利用可能性を表
    わす前記信号に応答して、到着順作用の方式で、それぞ
    れのタイルの発生の順序を指示するタイル戦略信号を発
    生するための選択的に作動可能なGRAB手段を具備し、し
    かして任意のタイルの実行中アクセスを受けるデータ
    が、他のタイルの実行中変更されるものに依存しない請
    求項８記載のディジタルデータ処理装置。
  22. 【請求項２２】 前記タイル戦略手段が、 i)前記タイルを実行するプロセッシングユニット間のロ
    ード平衡化を容易にし、かつ ii) 一つの前記タイルによる読取り形式および書込み形
    式のいずれかのアクセスを受ける相当量のデータが、他
    の前記タイルによる読取り形式および書込みのいずれか
    のアクセスをも受けない場合に、前記GRAB手段を作動す
    るための手段を具備する請求項２１記載のディジタルデ
    ータ処理装置。
  23. 【請求項２３】 前記ウェーブフロント手段を作動させ
    るための利用者応答手段を具備する請求項２１記載のデ
    ィジタルデータ処理装置。
  24. 【請求項２４】 Ａ．同じデータにアクセスする１また
    は複数の反復シーケンスを表わす親和性領域を提供する
    ための手段と、 Ｂ．下記の信号の１または複数、すなわち i)親和性領域内の１または複数のタイル化シーケンスが
    実行されるべき反復スペースを表わす信号と、 ii) 境界表示信号の１または複数の次元を表わすタイル
    形状信号と、 iii)タイルを前記プロセッシングユニットに割り当てる
    順序および態様の少なくとも一方を指示するタイル戦略
    信号と、 vi) 実行中読取り形式または書込み形式のいずれかのア
    クセスを受けるデータの転送を最小化するように、親和
    性領域内のタイル化シーケンスが実行されるべき一組
    （セット）の プロセッシングユニットを表示するチー
    ム信号の１または複数を発生するための親和性領域形成
    手段を具備する請求項１記載のディジタルデータ処理装
    置。
  25. 【請求項２５】 前記親和性領域形成手段が、該親和性
    領域にあるタイルシーケンスの１または複数の反復スペ
    ースを包含するように、前記反復スペースを画定する手
    段を具備する請求項２４記載のディジタルデータ処理装
    置。
  26. 【請求項２６】 反復シーケンスを含むプログラムをソ
    ースコード形式で表わすプログラム信号を、複数の並列
    ディジタルデータプロセッシングユニットにより実行の
    ためロードするに適当な目的コード形式の命令のコード
    シーケンスに翻訳するための形式のコンパイラであっ
    て、前記反復シーケンスの依存性方向を決定し、それを
    表わす信号を発生するための依存性手段を具備するもの
    において、ソースコード形式の前記反復シーケンスに応
    答して、目的コード形式で反復シーケンスを表わすタイ
    ル化された命令シーケンスを生成し、かつその反復シー
    ケンスおよび０、１または複数の利用者特定信号に応答
    して、前記タイル化シーケンスを実行すべき１または複
    数のタイルに対して境界を生成するためのフレームワー
    クを表わす１または複数の信号を発生するためのタイル
    化手段を具備することを特徴とするコンパイラ。
  27. 【請求項２７】 前記反復シーケンス内の命令および前
    記依存性方向表示信号に応答して、前記タイル化シーケ
    ンスを実行すべき反復スペース内の１または複数のイン
    デックスを表わす信号を発生するための並列化手段を具
    備する請求項２６記載のコンパイラ。
  28. 【請求項２８】 Ａ．前記反復シーケンスの利用者特定
    インデックシングを表わす信号を表わす信号を受け入れ
    る入力手段を具備し、 Ｂ．前記入力手段および前記並列手段結合される手段
    が、前記利用者特定インデックシング信号を前記並列化
    手段により発生される信号と比較し、かつ少なくとも選
    択された不一値の場合通知信号を発生するための手段を
    具備する請求項２７記載のコンパイラ。
  29. 【請求項２９】 前記並列化手段に結合されて、前記タ
    イル化シーケンスの並列実行を最適化するに際してラン
    時に使用するための１または複数の信号を発生する最適
    化手段を具備する請求項２７記載のコンパイラ。
  30. 【請求項３０】 前記最適化手段が、複数タイルで実行
    中読取りまたは書込みのいずれかの形式のアクセスを受
    けるデータの転送を最小化するタイル実行順序を表わす
    親和性信号を発生するための手段を具備する請求項２９
    記載のコンパイラ。
  31. 【請求項３１】 前記最適化手段が、同じデータにアク
    セスする１または複数のの反復シーケンスを表わす親和
    性領域信号を発生するための手段を具備する請求項２９
    記載のコンパイラ。
  32. 【請求項３２】 Ａ．利用者特定親和性領域を表わす信
    号を受け入れる入力手段を具備し、 Ｂ．前記入力手段および前記並列手段に結合される手段
    が、前記利用者特定親和性領域信号を前記最適化手段に
    より発生される信号と比較し、かつ少なくとも選択され
    た不一値の場合通知信号を発生するための手段を具備す
    る請求項３１記載のコンパイラ。
  33. 【請求項３３】 前記最適化手段が、前記タイル化シー
    ケンスの実行と関連する処理コストの評価値を表わす信
    号を発生するための手段を具備する請求項２９記載のコ
    ンパイラ。
  34. 【請求項３４】 前記ソースコード形式の前記反復シー
    ケンスを、コードディスパッチングサブルーチンに対す
    る呼びを表わす命令で置き代えるための呼び生成手段を
    具備する請求項２６記載のコンパイラ。
  35. 【請求項３５】 前記呼び表示命令を実行して、前記プ
    ロセッシングユニットによる前記タイル化シーケンスの
    実行を開始するためのランタイム手段を具備する請求項
    ３４記載のコンパイラ。
  36. 【請求項３６】 各々命令を実行する複数のプロセッシ
    ングユニットと、該プロセッシングユニットに結合され
    て、データおよび命令の少なくとも一方を記録するため
    の記憶手段と、前記プロセッシングユニットに結合され
    てプロセッシング間で情報を転送するためのプロセッサ
    間通信手段とを備える形式の並列プロセッサディジタル
    データ処理装置を操作する方法において、 Ａ．反復シーケンスを表わすタイル化命令シーケンスを
    記憶し、 Ｂ．各プロセッサごとに、前記反復シーケンスと関連す
    る反復スペースの一部（タイルと称される）にわたり前
    記タイル化シーケンスを実行するのに利用できることを
    信号し、 Ｃ．これらプロセッシングユニットによる前記信号の少
    なくとも選択された各信号応答して、前記タイル化シー
    ケンスを実行すべきタイルの境界を表示する信号を発生
    し、しかして前記各タイルはいずれの他のタイルとも重
    複しておらず、全前記タイルは一緒に全反復空間をカバ
    ーしているものとし、そして Ｄ．１または複数の対応するタイルの実行中アクセスを
    受けるデータの局所性を最大化しかつ前記実行中前記デ
    ータへのアクセスの競合を最小化するように前記境界表
    示信号を発生し、 Ｅ．そのプロセッシングユニットによる前記信号に応答
    して発生される境界応答信号に応答して、対応するタイ
    ルにわたり前記タイル化信号を実行する諸段階を含む反
    復命令シーケンスを処理するプロセスを含むことを特徴
    とする並列プロセッサディジタルデータ処理装置操作方
    法。
  37. 【請求項３７】 Ａ．対応するタイル間の依存性を考慮
    して、前記境界表示信号の１または複数次元を指示する
    タイル形状信号を発生し、 Ｂ．前記タイル化シーケンスが、前記メモリ手段に記憶
    されるデータ片への書込み形式のアクセスのための１ま
    たは複数の命令を含み、 Ｃ．前記メモリ手段が、各々前記プロセッシングユニッ
    トの関連するもに結合されて、データおよび命令の少な
    くとも一方を記憶するための複数のメモリ要素を提供
    し、かつ該メモリ要素において情報を選択的に転送し、 Ｄ．前記境界表示信号を前記タイル形状信号の関数とし
    て発生することを含む請求項３６記載のディジタルデー
    タ処理装置操作方法。
  38. 【請求項３８】 対応するタイルの異なるものの実行中
    書込み形式のアクセスを受ける個々のデータ片の数を最
    小化する前記境界表示信号の次元を指示する前記タイル
    形状信号を発生することを含む請求項３７記載のディジ
    タルデータ処理装置操作方法。
  39. 【請求項３９】 プロセッシングユニットの複数の現在
    実行中のプロセッシングユニットによる書込み形式のア
    クセスを受ける個々のデータ片の数を最小化する前記境
    界表示信号の次元を指示する前記タイル形状信号を発生
    することを含む請求項３７記載のディジタルデータ処理
    装置操作方法。
  40. 【請求項４０】 Ａ．第１および第２のタイルが、 i) 選択されたデータ片へ書込み形式でアクセスする第
    １タイル内の命令、および続いてその同じデータ片に読
    取り形式でアクセスする第２タイル内の命令と、 ii) 選択されたデータ片へ読取り形式でアクセスする第
    １タイル内の命令、および続いてその同じデータ片に書
    込み形式でアクセスする第２タイル内の命令と、 iii)選択されたデータ片へ書込み形式でアクセスする第
    １タイル内の命令、および続いてその同じデータ片に書
    込み形式でアクセスする第２タイル内の命令のいずれか
    を含み、 Ｂ．前記選択されたデータ片のそれぞれのアクセスに関
    して、前記第１タイルの実行への前記第２タイルの実行
    の依存性を最小化する前記境界表示信号の次元を指示す
    るタイル形状信号を発生することを含む請求項３７記載
    のディジタルデータ処理装置操作方法。
  41. 【請求項４１】 異なるプロセッシングユニットによる
    逐次のタイルの実行中、読取り形式および書込み形式の
    いずれかのアクセスを受けるデータの転送を最小化する
    タイル実行シーケンスを表わす親和性信号を発生するこ
    とを含む請求項３７記載のディジタルデータ処理装置操
    作方法。
  42. 【請求項４２】 下記のものの少なくとも一つの関数と
    して、すなわち、 i) 前記プロセッシングユニットの異なるものによる前
    記のタイルの逐次の実行中、読取り形式または書込み形
    式のいずれかのアクセスを受けるデータの転送を最小化
    するタイル実行順序を表示する親和性信号と、 ii) 前記タイル化シーケンスの依存性の方向と、 iii)前記タイル化シーケンスの実行と関連する処理コス
    トと、 vi) 前記反復スペースのサイズと、 v) 前記タイル化シーケンスの実行に利用可能なプロセ
    ッシングユニットの数と、 vi) タイル化シーケンスが、複数のタイルシーケンスに
    より定められる反復スペース内で実行されるべきである
    ことを指示する親和性領域信号の少なくとも一つの関数
    として前記タイル形状信号を発生することを含む請求項
    ３７記載のディジタルデータ処理装置操作方法。
  43. 【請求項４３】 Ａ．下記のものの少なくとも一つの関
    数として、すなわち、 i)前記境界表示信号の１または複数の次元を指示するタ
    イル−形状信号、 ii) タイルを前記プロセッシングユニットに割り当てる
    順序および態様の少なくとも一方を指示するタイル戦略
    信号と、 iii)タイル化シーケンスが、複数のタイルシーケンスに
    より定められる反復スペース内で実行されるべきである
    ことを指示する親和性領域信号の少なくとも一つの関数
    として前記境界表示信号の逐次の信号を発生し、 Ｂ．前記タイル戦略信号を発生し、 Ｃ．前記反復スペースが複数のインデックスにより定め
    られる請求項３６記載のディジタルデータ処理装置操作
    方法。
  44. 【請求項４４】 i)前記インデックスの一つに関しては
    前記実行に割り付けられるプロセッシンセルグの数で反
    復スペースを割って、これらのインデックスの他のもの
    に関しては反復スペースにわたる、境界表示信号を指示
    するタイル形状信号を発生し、 ii) タイルの各々が利用可能なプロセッシングユニット
    の対応するものにより実行せしめられるように、それぞ
    れのタイルの発生を指示するタイル戦略信号を発生する
    ための選択的に作動可能なスライス手段を提供すること
    を含み、しかしてそれぞれのタイルの数が利用可能なプ
    ロセッシングユニットの数に等しく、それらのタイルが
    実質的に大きさが等しい請求項４３記載のディジタルデ
    ータ処理装置操作方法。
  45. 【請求項４５】 前記タイル戦略手段が、 i)任意の前記タイルの実行中アクセスを受けるデータが
    他の前記タイルの実行中変更されるものに依存しない場
    合、および ii) 前記一つのタイルによる読取り形式および書込み形
    式のいずれかのアクセスを受ける相当量のデータが、他
    の前記タイルによる読取り形式および書込みのいずれか
    のアクセスをも受けない場合、前記スライス手段を作動
    させることを含む請求項４４記載のディジタルデータ処
    理装置操作方法。
  46. 【請求項４６】 利用者供給信号に応答して前記スライ
    ス手段を作動させることを含む請求項４４記載のディジ
    タルデータ処理装置操作方法。
  47. 【請求項４７】 i)反復スペースを全前記インデックス
    に沿う固定長の増分で分割する境界表示信号を発生し、
    かつ ii) 各利用可能なプロセッシングユニットと関連する数
    値的識別子、および各タイルと関連する数値的識別子の
    モジュラスに基づき、それぞれのタイルの割当てを指示
    するタイル戦略信号を発生する諸段階を実行するための
    選択的に作動可能なモジュロ手段を提供することを含む
    請求項４３記載のディジタルデータ処理装置操作方法。
  48. 【請求項４８】 i)任意の前記タイルの実行中アクセス
    を受けるデータが、他の前記タイルの実行中変更される
    ものに依存しない場合、 ii) 一つの前記タイルによる読取り形式および書込み形
    式のいずれかのアクセスを受ける相当量のデータが、他
    の前記タイルによる読取り形式および書込みのいずれか
    のアクセスをも受けない場合、 iii)複数のタイルを実行するプロセッシングユニットに
    よる読取り形式または書込み形式のいずれかのアクセス
    を受けるデータの再使用が、前記反復スペースのサイズ
    の変化の存在下においてさえ最大化される場合に、前記
    モジュロ手段を作動させることを含む請求項４７記載の
    ディジタルデータ処理装置操作方法。
  49. 【請求項４９】 利用者供給信号に応答して前記モジュ
    ロ手段を作動させることを含む請求項４７記載のディジ
    タルデータ処理装置操作方法。
  50. 【請求項５０】 i)反復スペースを１または複数のイン
    デックスに沿って分割して境界表示信号を発生し、かつ ii) タイルの依存性方向にしたがって、それぞれのタイ
    ルの発生の順序を指示するタイル戦略信号を発生する諸
    段階を実行するための選択的に作動可能なウェーブフロ
    ント手段を提供することを含み、しかして少なくとも選
    択されたタイルの実行中アクセスを受けるデータが、他
    のタイルの実行中変更されるものに依存せず、かつこれ
    らのタイルが前記依存性方向を有している請求項４３記
    載のディジタルデータ処理装置操作方法。
  51. 【請求項５１】 前記タイル戦略手段が、少なくとも一
    つの前記タイルの実行中アクセスを受けるデータが、他
    の前記タイルの実行中変更されるものに依存する場合、
    前記ウェーブフロント手段を作動させための手段を含む
    請求項５０記載のディジタルデータ処理装置操作方法。
  52. 【請求項５２】 利用者供給信号に応答して前記ウェー
    ブフロント手段を作動させることを含む請求項５０記載
    のディジタルデータ処理装置操作方法。
  53. 【請求項５３】 i)反復スペースを全前記インデックス
    に沿う固定長の増分で分割する境界表示信号を発生し、
    かつ ii) 各利用可能なプロセッシングユニットと関連する数
    値的識別子および各ファイルと関連する数値的識別子の
    モジュラスと、その依存性の方向とに基づいてそれぞれ
    のタイルの割当てを指示するタイル戦略信号を発生する
    諸段階を実行するための選択的に作動可能なモジュロ／
    ウェーブフロント手段を提供することを含み、しかして
    少なくとも選択されたタイルの実行中アクセスを受ける
    データが１または複数の他のタイルの実行中変更される
    ものに依存し、かつ前記タイルが前記の依存性方向を有
    している請求項４３記載のディジタルデータ処理装置操
    作方法。
  54. 【請求項５４】 i)すなくとも一つの前記タイルの実行
    中アクセスを受けるデータが、１または複数の他の前記
    タイルの実行中変更されるものに依存し、かつ ii) 複数のタイルを実行するプロセッシングユニットに
    よる読取り形式または書込み形式のいずれかのアクセス
    を受けるデータの再使用が、前記反復スペースのサイズ
    の変化の存在下においてさえ最大化される場合に、前記
    モジュロ／ウェーブフロント手段を作動することを含む
    請求項５３記載のディジタルデータ処理装置操作方法。
  55. 【請求項５５】 利用者供給信号に応答して前記モジュ
    ロ／ウェーブフロント手段を作動させることを含む請求
    項５３記載のディジタルデータ処理装置操作方法。
  56. 【請求項５６】 i)反復スペースを全前記インデックス
    に沿う固定長の増分で分割する境界表示信号を発生し、
    かつ ii) 前記プロセッシングユニットによる利用可能性を表
    わす前記信号に応答して、到着順作用の方式で、それぞ
    れのタイルの発生の順序を指示するタイル戦略信号を発
    生するための選択的に作動可能なGRAB手段を提供するこ
    とを含み、しかして任意のタイルの実行中アクセスを受
    けるデータが、他のタイルの実行中変更されるものに依
    存しない請求項４３記載のディジタルデータ処理装置操
    作方法。
  57. 【請求項５７】 前記タイル戦略手段が、 i)前記タイルを実行するプロセッシングユニット間のロ
    ード平衡化を容易にし、かつ ii) 一つの前記タイルによる読取り形式および書込み形
    式のいずれかのアクセスを受ける相当量のデータが、他
    の前記タイルによる読取り形式および書込みのいずれか
    のアクセスをも受けない場合に、前記GRAB手段を作動す
    るための手段を含む請求項５６記載のディジタルデータ
    処理装置。
  58. 【請求項５８】 利用者供給信号に応答して前記ウェー
    ブフロント手段を作動させることを含む請求項５６記載
    のディジタルデータ処理装置操作方法。
  59. 【請求項５９】 Ａ．同じデータにアクセスする１また
    は複数の反復シーケンスを表わす親和性領域を提供し、 Ｂ．下記の信号の１または複数、すなわち i)親和性領域内の１または複数のタイル化シーケンスが
    実行されるべき反復スペースを表わす信号と、 ii) 境界表示信号の１または複数の次元を表わすタイル
    形状信号と、 iii)タイルを前記プロセッシングユニットに割り当てる
    順序および態様の少なくとも一方を指示するタイル戦略
    信号と、 vi) 実行中読取り形式または書込み形式のいずれかのア
    クセスを受けるデータの転送を最小化するように、親和
    性領域内のタイル化シーケンスが実行されるべき一組
    （セット）のプロセッシングユニットを表示するチーム
    信号の１または複数を発生することを含む請求項３６記
    載のディジタルデータ処理装置操作方法。
  60. 【請求項６０】 前記親和性領域形成手段が、該親和性
    領域にあるタイルシーケンスの１または複数の反復スペ
    ースを包含するように、前記反復スペースを画定する手
    段を含む請求項５９記載のディジタルデータ処理装置。
  61. 【請求項６１】 反復シーケンスを含むプログラムをソ
    ースコード形式で表わすプログラム信号を、複数の並列
    ディジタルデータプロセッシングユニットにより実行の
    ためロードするに適当な目的コード形式の命令のコード
    シーケンスに翻訳するための形式のコンパイラであっ
    て、前記反復シーケンスの依存性方向を決定し、それを
    表わす信号を発生するための依存性手段を具備するもの
    操作方法において、ソースコード形式の前記反復シーケ
    ンスに応答して、目的コード形式で反復シーケンスを表
    わすタイル化された命令シーケンスを生成し、かつその
    反復シーケンスおよび０、１または複数の利用者特定信
    号に応答して、前記タイル化シーケンスを実行すべき１
    または複数のタイルに対して境界を生成するためのフレ
    ームワークを表わす１または複数の信号を発生する諸段
    階を含むことを特徴とするコンパイラ操作方法。
  62. 【請求項６２】 前記反復シーケンス内の命令および前
    記依存性方向表示信号に応答して、前記タイル化シーケ
    ンスを実行すべき反復スペース内の１または複数のイン
    デックスを表わす信号を発生することを含む請求項６１
    記載のコンパイラ操作方法。
  63. 【請求項６３】 Ａ．前記反復シーケンスの利用者特定
    インデックシングを表わす信号を表わす信号を受け入
    れ、 Ｂ．前記利用者特定インデックシング信号を前記方法に
    より発生される信号と比較し、かつ少なくとも選択され
    た不一値の場合通知信号を発生することを含む請求項６
    ２記載のコンパイラ操作方法。
  64. 【請求項６４】 前記タイル化シーケンスの並列実行を
    最適化するに際してラン時に使用するための１または複
    数の信号を発生することを含む請求項６２記載のコンパ
    イラ操作方法。
  65. 【請求項６５】 複数タイルで実行中読取りまたは書込
    みのいずれかの形式のアクセスを受けるデータの転送を
    最小化するタイル実行順序を表わす親和性信号を発生す
    ることを含む請求項６４記載のコンパイラ操作方法。
  66. 【請求項６６】 最適化するための手段が、同じデータ
    にアクセスする１または複数の反復シーケンスを表わす
    親和性領域信号を発生するための手段を具備する請求項
    ６４記載のコンパイラ操作方法。
  67. 【請求項６７】 Ａ．利用者特定親和性領域を表わす信
    号を受け入れ、 Ｂ．前記利用者特定親和性領域信号を前記方法により発
    生される信号と比較し、かつ少なくとも選択された不一
    値の場合通知信号を発生することを含む請求項６６記載
    のコンパイラ操作方法。
  68. 【請求項６８】 前記タイル化シーケンスの実行と関連
    する処理コストの評価値を表わす信号を発生することを
    含む請求項６４記載のコンパイラ操作方法。
  69. 【請求項６９】 前記ソースコード形式の前記反復シー
    ケンスを、コードディスパッチングサブルーチンに対す
    る呼びを表わす命令で置き代えることを含む請求項６１
    記載のコンパイラ操作方法。
  70. 【請求項７０】 前記呼び表示命令を実行して、前記プ
    ロセッシングユニットによる前記タイル化シーケンスの
    実行を開始することを含む請求項６９記載のコンパイラ
    操作方法。
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