JPH0529586A

JPH0529586A - 不揮発性半導体記憶装置

Info

Publication number: JPH0529586A
Application number: JP3186003A
Authority: JP
Inventors: Masashi Koyama; 昌司小山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1991-07-25
Filing date: 1991-07-25
Publication date: 1993-02-05
Anticipated expiration: 2016-03-19
Also published as: JP3146528B2

Abstract

(57)【要約】【構成】浮遊ゲート電極と制御ゲート電極を有するメモ
リ用トランジスタＭ_1,1，…と並列に第１の選択用トラ
ンジスタＳ_1,1を接続したものを複数個直列に接続した
メモリアレイ構成単位とし、ビット線と選択線に連結さ
せる。【効果】第１の選択用トランジスタのＯＮ，ＯＦＦによ
りフラッシュＥＥＰＲＯＭの欠点をなくすことができ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリトランジスタに記
憶されたデータを電気的に消去して新たなデータを書込
むことができる電気的消去可能型ＰＲＯＭ（以下、ＥＥ
ＰＲＯＭという）等の不揮発性半導体記憶装置に関す
る。

【０００２】

【従来の技術】従来から電源を切っても書込まれたデー
タが消失しない不揮発性半導体記憶装置が種々研究開発
されている。そして、近年、その中でＥＥＰＲＯＭの開
発が急速に進み、各種の製品が実用化されている。ＥＥ
ＰＲＯＭには種々の構造のものがあり、近時、メモリ用
トランジスタを直列に接続して構成されたものが提案さ
れている。

【０００３】図２１はこのような不揮発性半導体記憶装
置の一例の回路図である。符号Ｓ_ij（ｉ＝１，２、ｊ＝
１〜４）は選択トランジスタを、符号Ｍ_i,j（ｉ＝１，
２、ｊ＝１〜６）はメモリトランジスタを示す。メモリ
用トランジスタの制御ゲート電極は各行毎にワード線Ｘ
_i（ｉ＝１〜６）に接続されている。また選択トランジ
スタのうちビット線に接続されている第１選択トランジ
スタ群（図中のＳ₁₁，Ｓ₂₁，Ｓ₁₃，Ｓ₂₃）のゲート電極
はそれぞれ第１の選択線Ｚ₁，Ｚ₃に他の第２選択トラ
ンジスタ群Ｓ₁₂，Ｓ₂₂，Ｓ₁₄，Ｓ₂₄をそれぞれ第２の選
択線Ｚ₂，Ｚ₄に接続されている。更に第１選択トラン
ジスタと３つのメモリ用トランジスタと第２選択用トラ
ンジスタは対をなしビット線Ｙ₁，Ｙ₂とソース線Ｓと
の間に直列に接続されている。ビット線Ｙ₁，Ｙ₂は選
択用トランジスタのドレイン電極を各列ごとに接続して
いる。図１８はこの記憶装置のビット線からソース線
までの対となっているトランジスタ群の平面図であり、
図２２は図１８のＡ−Ａ線断面図である。

【０００４】ここで２１は半導体基板、２２ａは第１選
択トランジスタのドレイン領域、２２ｂは第２選択トラ
ンジスタのソース領域、２２ｃは各トランジスタを直列
に接続する不純物拡散層領域、３２は第１，第２選択ト
ランジスタゲート絶縁膜、２３はメモリ用トランジスタ
の第１のゲート絶縁膜、２５はメモリ用トランジスタの
第２のゲート絶縁膜、２４は浮遊ゲート電極、３０は制
御ゲート電極、２８は選択トランジスタのゲート電極、
２９は層間絶縁膜、３０はコンタクト孔、３２はビット
線金属配線である。この装置の構造的特色はメモリ用ト
ランジスタの第１のゲート絶縁膜が例えば９ｎｍと薄く
浮遊ゲート電極−基板及び浮遊ゲート電極−ソース・ド
レイン電極間のトンネリングが容易におきることであ
る。又この装置はこの動作原理を利用し電気的書込消去
を行う。

【０００５】この不揮発性半導体の動作原理を最初に図
２１のＳ₁₁，Ｍ_1,1，Ｍ_1,2，Ｍ_1,3，Ｓ₁₂の直列トラ
ンジスタ群でＮチャンネルトランジスタを例にして説明
する。この場合のデータ消去，書込み及び読み出しの各
モードにおけるビット線、第１，第２の選択線及びワー
ド線の電位を図２４に示す。但し図中数値の単位はいず
れもボルト（Ｖ）である。

【０００６】なおここでデータの消去は浮遊ゲート電極
へ電子を注入する状態を、またデータの書込は浮遊ゲー
ト電極から電子を放出する状態のことをいう。データを
消去する場合はワード線Ｘ₁，Ｘ₂及びＸ₃を正電位側
としビット線Ｙ₁、及びソース線Ｓを接地電位側として
高電圧（例えば１７Ｖ）を印加する。第１の選択線
Ｚ₁、第２の選択線Ｚ₂には５Ｖが印加されているため
この状態でチャンネル及びソース・ドレイン電極の電位
は０Ｖに固定され、各メモリ用トランジスタＭ_1,1，Ｍ
_1,2，Ｍ_1,3の第１のゲート絶縁膜２３中の電界が強く
なり、ファウラ−ノードハイム型のトンネル現象（以
下、Ｆ−Ｎトンネル現象という）が起こり半導体基板及
び不純物拡散層２２ｃから第１のゲート絶縁膜２４を介
して浮遊ゲート電極２４に電子が注入される。この結果
各メモリ用トランジスタＭ_1,1，Ｍ_1,2，Ｍ_1,3のしき
い値電圧が上昇する。この状態が、データが消去された
状態である。この消去モードにおいては、メモリ用トラ
ンジスタの選択性はないため、全メモリに記憶されてい
たデータが同時に消去される。一方メモリ用トランジス
タＭ_1,1，Ｍ_1,2、又はＭ_1,3にデータを書込むときに
は、ビット線Ｙ₁と、書込みをすべきメモリ用トランジ
スタＭ_1,1，Ｍ_1,2、又はＭ_1,3よりもビット線側に接
続されているメモリ用トランジスタのワード線Ｘ₁，Ｘ
₂又はＸ₃とを高電位（例えば２０Ｖ）にすると共に、
書込むべきメモリ用トランジスタＭ_1,1，Ｍ_1,2，Ｍ
_1,3及びそれよりソース線側に接続されているメモリ用
トランジスタのワード線Ｘ₁，Ｘ₂，又はＸ₃を接地電
位にする。そうすると書込みメモリ用トランジスタの第
１のゲート絶縁膜２３中の電界が強くなり、Ｆ−Ｎ電子
トンネル現象により、浮遊ゲート電極２４から不純物拡
散層２２ｃに向けて電子が放出される。このとき制御ゲ
ート電極３０とドレイン電極に高電圧が印加されたメモ
リ用トランジスタはトランスファートランジスタとして
のみ働く。また、このバイアス状態のメモリ用トランジ
スタの第１のゲート絶縁膜２３の電界は小さくなりＦ−
Ｎ電子トンネル現象を起こさない。さらに書込メモリト
ランジスタよりもソース側に接続されたメモリ用トラン
ジスタでは制御ゲート２７の電位は接地電位になるが、
ドレイン電極電位が書込メモリ用トランジスタによりカ
ットオフされるため高くならず、その結果第１のゲート
絶縁膜中の電界が小さくなりＦ−Ｎ電子トンネル現象を
起こさない。これによりメモリ用トランジスタへの選択
書込みが達成される。書込みを行うべきメモリ用トラン
ジスタが複数の場合は、１個の選択トランジスタＳ₁₁に
接続されている複数個のメモリ用トランジスタに対し上
述の方法で順次ソース側のメモリトランジスタより書込
みを行う。これはメモリ用トランジスタ書込み中の電界
ストレスによる既書込データの保護、すなわち閾値変動
の防止のためである。なおこのデータ書込み時には第２
選択トランジスタのゲート電極に接続されている第２の
選択線Ｚ₂は０Ｖに保持する必要がある。これは、メモ
リ用トランジスタの制御ゲート電極電位が０Ｖでも既書
込メモリトランジスタの場合チャンネル電流が流れてし
まうことからこのチャンネル電流を遮断するためであ
る。

【０００７】メモリ用トランジスタに記憶されたデータ
を読み出す場合はビット線Ｙ₁を１Ｖに、第１の選択線
Ｚ₁、及び第２の選択線Ｚ₂を５Ｖに固定し読み出すべ
きメモリ用トランジスタに接続されたワード線Ｘ₁，Ｘ
₂又はＸ₃のみを接地電位に他を全て５Ｖに接続する。
そうすると選択されメモリ用トランジスタが消去状態の
場合閾値電圧が正であるためビット線からソース線へ電
流は流れない。一方選択されたメモリ用トランジスタが
書込み状態であれば閾値電圧が負であるため電流が流れ
る。他のメモリ用トランジスタは全てトランスファゲー
トとして働く。このため各メモリ用トランジスタの閾値
は必ず制御ゲート電極（例えば５Ｖ）以下に制御されて
いなければならない。

【０００８】次に図２１の４つのトランジスタ群から、
それぞれメモリ用トランジスタＭ_1,3，Ｍ_2,3，
Ｍ_1,6，Ｍ_2,6を代表させて書込み状態の４つのトラン
ジスタ群のバイアス状態を説明する。このときの各ワー
ド線、第１，第２選択線及びビット線の電位を図２５に
示す。Ｍ_1,3とＭ_2,3は同一のワード線Ｘ₃で、又Ｍ
_1,6とＭ_2,6は同一のワード線Ｘ₆で制御ゲート電極電
位がそれぞれ制御される。このためＭ_1,3とＭ_2,3、Ｍ
_1,6とＭ_2,6の選択はビット線Ｙ₁，Ｙ₂によって行な
われる。例えばＭ_1,3を書込みかつＭ_2,3を書込まない
場合ビット線Ｙ₂は１０Ｖの中間電位に保たれこの結果
Ｍ_2,3のバイアス状態は制御ゲート電極に０Ｖ、ドレイ
ン電極に１０Ｖが印加される状態になる。この結果第１
のゲート絶縁膜に加わる電界はＭ_1,3に比べて小さくＦ
−Ｎ電子トンネリングを起こすに至らない。このためＭ
_2,3の誤書込は起きない。またこの時Ｍ_2,1，Ｍ_2,2の
メモリトランジスタは制御ゲートに２０Ｖ、ドレイン電
極に１０Ｖが印加されるバイアス状態になる。この状態
も前に説明した消去状態の制御ゲート−ドレイン電極間
電圧差よりも小さくＦ−Ｎ電子トンネリングは起きず書
込み中の非書込ビット線の非選択メモリトランジスタの
消去は起きない。Ｍ_1,6，Ｍ_2,6についてはワード線は
０Ｖにバイアスされしかもドレイン電極はゲート電極が
第１の選択線Ｚ₃により０Ｖに固定され第１選択トラン
ジスタＳ₁₃，Ｓ₂₃によりビット線Ｙ₁，Ｙ₂より切りは
なされるため電圧ストレスは加わらず誤消去・誤書込は
起きない。このようにワード線を共有するメモリ用トラ
ンジスタの誤書込及び書込するディジット線に接続され
た非選択メモリトランジスタの消去を防ぐため例えば１
０Ｖ等の中間電位が必要である。なおこの中間電位を用
いずビット線を例えば０Ｖと２０Ｖの２値の電圧のみで
制御する場合ソース側メモリ用トランジスタから順次書
込シーケンスによればもちろん誤書込は防止できるが書
込中の非書込ビット線非選択メモリトランジスタの消去
の進行を防ぐことができない。このため過消去の問題、
つまりは閾値の非意図的な増加を引き起こす。これは時
にビット線に近いメモリトランジスタで顕著で、かつ直
列にメモリ用トランジスタの数が多いほど書込中消去の
回数が多くなるため問題になる。この問題は例えば非書
込トランジスタの閾値が読み出し時制御ゲート電圧より
も高くなるような時にはデータの誤読み出しにつながり
致命的な欠陥となる。

【０００９】このように従来のメモリ用トランジスタを
直列に接続して構成された不揮発性半導体記憶装置は（１）消去・書込ともにＦ−Ｎ電子トンネリングを使用
する（２）メモリ用トランジスタの他にビット線とソース線
の間に選択トランジスタを２個直列に接続する（３）書込中の非選択トランジスタの非意図的な消去を
防止するためビット線電位に高，中，低の３値のバイア
ス電圧を使用する等の特色を有している。

【００１０】

【発明が解決しようとする課題】しかしながら、上述の
如く、従来の不揮発性半導体記憶装置は選択性の書込の
ために３種類のビット線電位を必要とし、なおかつその
中間電位と高，低電位との電位差でＦ−Ｎ電子トンネリ
ングを制御する必要があるためその電圧の設定範囲が狭
いという欠点を有している。特に中間電位の電圧設定は
高くても低くても不良の原因となるので特にその制御が
困難である。

【００１１】さらに過消去の問題、つまり読み出し時の
制御ゲート電圧以上にメモリ用トランジスタ閾値が上昇
してしまう問題は原理的に残っている。これを制御する
ために消去電圧のち密な設定及び制御やメモリ用トラン
ジスタの製造方法に対する制限が生じてしまい、これが
製造歩留りの低下を生じさせるという欠点も有してい
る。

【００１２】また書込・消去ともにＦ−Ｎ電子トンネリ
ングを使用しているため書込・消去ともに比較的高い電
圧を必要としておりこれはビット線制御用トランジスタ
とワード線制御用トランジスタにともに高耐圧のトラン
ジスタ及び接合を用いなければいけないという欠点を有
している。また書込・消去ともにＦ−Ｎトンネリングし
か利用できないため第１のゲート絶縁膜は例えば１０ｎ
ｍ以下の酸化膜等の薄い絶縁膜しか利用できない。この
ため絶縁膜の膜厚や膜質の制御が難しく製造歩留りが低
いという欠点も有している。また書込がソース線側から
シリアルにしかできないため必ず全ビットの消去及び再
プログラムが必要であり、例えばワード消去，ワード書
込等の機能をもたせることが不可能である。このことは
再プログラムに要する時間が長大であることを意味し大
容量不揮発性メモリとして用いるとしてもその用途が極
端に制限されるという欠点を有している。

【００１３】本発明はかかる問題点に鑑みてなされたも
のであって選択的書込において中間電位を必要とせず、
書込を比較的低電圧で可能な、過消去及び過書込の問題
を起こさない、書込・消去に対し電圧マージンの広い、
第１のゲート絶縁膜が厚くとも製造可能な、かつワード
書込・ワード消去の機能を有することも可能な、高集積
化に適した不揮発性半導体記憶装置を提供することを目
的とする。

【００１４】

【課題を解決するための手段】本願第１の発明の不揮発
性半導体記憶装置は、浮遊ゲート電極および制御ゲート
電極を有するメモリ用トランジスタおよび第１の選択用
トランジスタを並列に接続した対を１つの単位として少
なくとも複数個直列に接続したトランジスタ群の端部に
少なくとも１つの第２の選択用トランジスタを直列に接
続してメモリアレイ構成単位トランジスタ群とし、該メ
モリアレイ構成単位トランジスタ群を行列状に配列して
メモリアレイを構成し、前記メモリ用トランジスタの制
御ゲート電極同志を各行毎に接続し第１のワード線と
し、前記第１の選択用トランジスタのゲート電極同志を
各行毎に接続し第２のワード線とし、前記第２の選択用
トランジスタのゲート電極同志を行状に接続して選択線
とし、前記メモリアレイ構成単位トランジスタ群の第２
の選択用トランジスタのドレイン電極同志を各列毎に接
続してビット線とし、前記メモリアレイ構成単位トラン
ジスタ群の前記第２の選択用トランジスタが接続されて
いない方の端部のメモリ用トランジスタおよび選択用ト
ランジスタのソース電極同志を共通に接続してソース線
とし、前記第１の選択用トランジスタのチャンネル部と
前記メモリ用トランジスタのチャンネル部が半導体基板
の所定の領域に隣接して設けられているというものであ
る。

【００１５】又、本願第２の発明の不揮発性半導体記憶
装置は、浮遊ゲート電極および制御ゲート電極を有する
メモリ用トランジスタおよび第１の選択用トランジスタ
を並列に接続した対を１つの単位として少なくとも複数
個直列に接続したトランジスタ群の端部に少なくとも１
つの第２の選択用トランジスタを直列に接続してメモリ
アレイ構成単位トランジスタ群とし、該メモリアレイ構
成単位トランジスタ群を行列状に配列してメモリアレイ
を構成し、前記メモリ用トランジスタの制御ゲート電極
同志を各行毎に接続し第１のワード線とし、前記第１の
選択用トランジスタのゲート電極同志を各行毎に接続し
第２のワード線とし、前記第２の選択用トランジスタの
ゲート電極同志を行状に接続して選択線とし、前記メモ
リアレイ構成単位トランジスタ群の第２の選択用トラン
ジスタのドレイン同志を各列毎に接続してビット線と
し、前記メモリアレイ構成単位トランジスタ群の前記第
２の選択用トランジスタが接続されていない方の端部の
メモリ用トランジスタおよび選択用トランジスタのソー
ス電極同志を共通に接続してソース線とし、前記メモリ
用トランジスタは、Ｐ型半導体基板の表面部に選択的に
形成された１対のＮ型不純物拡散層、前記Ｐ型半導体基
板の前記１対のＮ型不純物拡散層で挟まれた領域の表面
に形成された第１のゲート絶縁膜、前記第１のゲート絶
縁膜上に形成された浮遊ゲート電極、前記浮遊ゲート電
極上に中央部を横断して設けられた第１のゲート電極間
絶縁膜と前記浮遊ゲート電極上の前記第１のゲート電極
間絶縁膜が設けられていない部分に設けられた前記第１
のゲート電極間絶縁膜より薄い第２のゲート絶縁膜およ
び前記第２のゲート絶縁膜上に設けられた制御ゲート電
極を有し、前記第２のワード線は前記第１のゲート電極
間絶縁膜上に設けられているというものである。

【００１６】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１７】図１は本発明の第１の実施例を示す半導体
チップの平面図である。

【００１８】図２は図１のＡ−Ａ線断面図、図３は図１
のＢ−Ｂ線断面図、図４は図１のＣ−Ｃ線断面図、図５
は図１のＤ−Ｄ線断面図、図６は図１のＥ−Ｅ線断面
図、図７は図１のＦ−Ｆ線断面図、図８は図１のＧ−Ｇ
線断面図、図９は図１のＨ−Ｈ線断面図である。ただ
し、図１においては、図を見易くするため金属配線１５
ａ，１５ｂは図示していない。

【００１９】この実施例は、浮遊ゲート電極および制御
ゲート電極を有するメモリ用トランジスタＭ_1,1，…お
よび第１の選択用トランジスタＳ_1,1，…を並列に接続
した対を１つの単位として３個直列に接続したトランジ
スタ群の端部に少なくとも１つの第２の選択用トランジ
スタＱ₁，…を直列に接続してメモリアレイ構成単位ト
ランジスタ群とし、このようなメモリアレイ構成単位ト
ランジスタ群を２行２列に配列してメモリアレイを構成
し、前述のメモリ用トランジスタの制御ゲート電極同志
を各行毎に接続し第１のワード線Ｘ₁，…とし、前述の
第１の選択用トランジスタのゲート電極同志を各行毎に
接続し第２のワード線Ｚ₁，…とし、前述の第２の選択
用トランジスタのゲート電極同志を行状に接続して選択
線Ｃ₁，…とし、前述のメモリアレイ構成単位トランジ
スタ群の第２の選択用トランジスタのドレイン電極同志
を各列毎に接続してビット線Ｙ₁，…とし、前述のメモ
リアレイ構成単位トランジスタ群の前述の第２の選択用
トランジスタが接続されていない方の端部のメモリ用ト
ランジスタおよび選択用トランジスタのソース電極同志
を共通に接続してソース線Ｓとし、前述のメモリ用トラ
ンジスタは、Ｐ型シリコン基板１の表面部に選択的に形
成された１対のＮ型不純物拡散層２ｃ、Ｐ型半導体基板
１の前述の１対のＮ型不純物拡散層で挟まれた領域の表
面に形成された第１のゲート絶縁膜３、第１のゲート絶
縁膜３上に形成された浮遊ゲート電極４、浮遊ゲート電
極４上に中央部を横断して設けられた第１のゲート電極
間絶縁膜６と浮遊ゲート電極４上の第１のゲート電極間
絶縁膜６が設けられていない部分に設けられた第１のゲ
ート電極間絶縁膜６より薄い第２のゲート絶縁膜５およ
び第２のゲート絶縁膜５上に設けられた制御ゲート電極
１０を有し、第２のワード線Ｚ₁，…は第１のゲート電
極間絶縁膜６上に設けられているポリシリコン膜（８）
であるというものである。

【００２０】なお、１は例えば抵抗率１３ΩｃｍのＰ型
半導体基板、２ａ，２ｂ，２ｃは例えばＡｓ等の不純物
を選択的に導入してなるＮ型不純物拡散層、３は例えば
厚さ１２ｎｍの酸化シリコン膜（以下ＳｉＯ₂膜と記
す）のメモリ用トランジスタの第１のゲート絶縁膜、４
は例えばＰ等の不純物を含む厚さ２００ｎｍの多結晶シ
リコン膜からなる浮遊ゲート電極、５は例えば厚さ３０
ｎｍのＳｉＯ₂からなるメモリ用トランジスタの第２の
ゲート絶縁膜、６は例えば厚さ６０ｎｍのＳｉＯ₂から
なる第１のゲート電極間絶縁膜、７は例えば厚さ４０ｎ
ｍのＳｉＯ₂からなる第１の選択用トランジスタのゲー
ト絶縁膜、８は例えばＰ等の不純物を含む厚さ３００ｎ
ｍの多結晶シリコン膜からなる第１の選択用トランジス
タのゲート電極、９は例えば厚さ６０ｎｍのＳｉＯ₂か
らなる第１の選択用トランジスタのゲート電極上の第２
のゲート電極間絶縁膜、１０は例えばＰ等の不純物を含
む厚さ４００ｎｍの多結晶シリコン膜からなるメモリ用
トランジスタの制御ゲート電極、１１は例えば厚さ６０
ｎｍのＳｉＯ₂からなる第３のゲート電極間絶縁膜であ
る。

【００２１】ここで、メモリ用トランジスタの第１のゲ
ート絶縁膜３はメモリ用トランジスタのチャンネル領域
を覆い、浮遊ゲート電極４とＰ型シリコン基板１とを絶
縁する。また第１の選択用トランジスタのゲート絶縁膜
７は第１の選択用トランジスタのチャンネル領域を覆
い、第１の選択用トランジスタのゲート電極８と基板１
とを絶縁する。さらに第１のゲート電極間絶縁膜６は浮
遊ゲート電極４と第１の選択用トランジスタのゲート電
極８とを絶縁し、第２のゲート電極間絶縁膜９は第１の
選択用トランジスタのゲート電極８とメモリ用トランジ
スタの制御ゲート電極１０とを絶縁し、第３のゲート電
極間絶縁膜１１はメモリトランジスタの制御ゲート電極
１０と不純物拡散層２ｃとを絶縁する。１２は例えば厚
さ３０ｎｍのＳｉＯ₂からなる第２の選択用トランジス
タのゲート絶縁膜、１３は例えばＰ等の不純物を含む厚
さ４００ｎｍの多結晶シリコン膜からなる第２の選択用
トランジスタのゲート電極、１４ａ，１４ｂはコンタク
ト孔、１５ａ，１５ｂは例えばＡｌ等の材料からなる金
属配線、１６は例えば厚さ４００ｎｍのＳｉＯ₂からな
るフィールド絶縁膜、１７は例えば厚さ８００ｎｍのＢ
ＰＳＧからなる層間絶縁膜である。

【００２２】平面的には浮遊ゲート電極をもつメモリト
ランジスタと第１の選択用トランジスタが、そのチャン
ネル領域同志がフィールド絶縁膜１６で挟まれた基板領
域で隣接して設けられている。また、浮遊ゲート電極４
はフィールド絶縁膜領域から基板領域の途中まで延びて
設けられている。制御ゲート電極１０との間の結合容量
を大きくするためである。また制御ゲート電極１０は行
同志で接続され第１のワード線を、第１の選択用トラン
ジスタのゲート電極８は行同志接続され第２のワード線
を、第２の選択用トランジスタのゲート電極１３は行同
志接続され選択線をそれぞれ構成している。第２の選択
用トランジスタのドレイン電極を構成する不純物拡散層
２ａにはビット線コンタクト１４ａが開孔され金属配線
１５ａとの接続をもつ。この金属配線１５ａは図１にお
いては示されていない。この金属配線は各ビット線コン
タクト１４ａ同志を列毎に接続するよう設けられビット
線を構成する。ソース側不純物拡散層２ｃは共通に接続
されその上にソース線コンタクト１４ｂが開孔されここ
で金属配線１５ｂとの接続をもつ。この金属配線１５ｂ
はソース線を構成する。直列に配置されたトランジスタ
同志は不純物拡散層２ｃにより接続される。この不純物
拡散層２ａ，２ｃ及びトランジスタのチャンネル領域は
各列毎にフィールド絶縁膜１６により分離されている。

【００２３】本発明の特色は第１に直列に接続されるメ
モリトランジスタと対をなす第１の選択用トランジスタ
をメモリ用トランジスタと並列に、しかもチャンネル領
域を隣接して設けたことである。第２にこの第１の選択
用トランジスタのゲート電極を行同志接続し第２のワー
ド線として使用していることにある。

【００２４】第１の特色はメモリセルの占有面積を小さ
くすることを目的としている。つまりメモリ用トランジ
スタと第１の選択用トランジスタをフィールド絶縁膜に
よる分離を行なわずに設けたためこの分セル占有面積が
小さくなっている。この特色と関連して、第２のワード
線である第１の選択用トランジスタのゲート電極８は浮
遊ゲート電極４上を横切って配置されている。しかし、
図１に示すようにその幅は浮遊ゲート電極の幅より狭
く、かつ図７に示すように、第１のゲート電極間絶縁膜
６が厚くなっているので、第２のワード線の電位が浮遊
ゲート電極の電位に及ぼす影響は一応無視して差支えな
い。またメモリ用トランジスタの制御ゲート電極はこの
第１の選択用トランジスタのゲート電極８上を覆うよう
に配置される。この結果制御ゲート電極１０と浮遊ゲー
ト電極４の容量結合は浮遊ゲート電極４と制御ゲート電
極１０が対向している領域に生じる。

【００２５】これら第１，第２の特色は装置の安定した
書込・消去・読み出し動作を与える。

【００２６】次に本発明の書込・消去・読出し動作につ
いて図１の回路図である図１０を参照して説明する。

【００２７】符号Ｓ_i,j（ｉ＝１，２，ｊ＝１〜６）は
第１の選択用トランジスタであり、符号Ｍ_i,j（ｉ＝
１，２，ｊ＝１〜６）はメモリトランジスタである。メ
モリトランジスタＭ_i,jと第１の選択用トランジスタＳ
_i,jはそれぞれ対をなし、これらの対が３対直列に接続
されて、例えばＭ_1,1，Ｍ_1,2，Ｍ_1,3とＳ_1,1，Ｓ
_1,2，Ｓ_1,2からなる１つのトランジスタ群をなす。メ
モリセルアレイはこのトランジスタ群の端部に第２の選
択用トランジスタを直列に接続したメモリセルアレイ構
成単位トランジスタ群として行列状に配置して得られ
る。ただし図１の平面図ではソース拡散層配線２ｂ及び
ビット線コンタクト１４ｂを２群で共有するようにおり
返したレイアウト配置になっている。メモリ用トランジ
スタの制御ゲート電極１０は各行毎に第１のワード線Ｘ
_i（ｉ＝１〜６）に、また第１の選択用トランジスタの
ゲート電極８に各行毎に第２のワード線Ｚ_i（ｉ＝１〜
６）に接続されている。メモリセル構成単位トランジス
タ群の第２の選択用トランジスタのドレイン電極１５ａ
は列毎にビット線Ｙ_i（ｉ＝１，２）を構成しており、
一方第２の選択用トランジスタが接続されていない他方
の端部のメモリ用トランジスタおよび第１の選択用トラ
ンジスタのソース領域２ｂは共通にソース線Ｓ（１５
ｂ）に接続されている。又第２の選択用トランジスタの
ゲート電極１３は行毎に接続して選択線Ｃ_i（ｉ＝１，
２）を構成する。図１２に書込動作時における代表的な
メモリ用トランジスタを選択した場合の各ワード線，ビ
ット線およびソース線の電位の例を示している。各電圧
の単位はボルト（Ｖ）である。なおここで書込とは浮遊
ゲート電極に電子を注入しメモリ用トランジスタの閾値
を増大させることを意味する。

【００２８】この実施例での書込はチャンネル電流によ
るホットエレクトロン注入を利用している。例えばＭ
_1,1に書込む場合、このメモリ用トランジスタのドレイ
ン電極にはビット線Ｙ₁よりトランジスタＱ₁を介して
６Ｖが、制御ゲート電極には第１のワード線Ｘ₁より１
０Ｖが供給される。一方このメモリ用トランジスタと対
をなす第１の選択用トランジスタＱ_1,1のゲート電極に
は第２のワード線Ｚ₁により０Ｖが供給されこのトラン
ジスタはオフする。従ってドレイン電極からの電流径路
はメモリ用トランジスタＭ_1,1を通る径路だけとなる。
一方このメモリ用トランジスタＭ_1,1が属する群の他の
直列に接続されたメモリ用トランジスタＭ_1,2，Ｍ_1,3
の制御ゲート電極は第１のワード線Ｘ₂，Ｘ₃により全
て０Ｖに固定される。他の第１の選択トランジスタＳ
_1,2，Ｓ_1,3のゲート電極には第２のワード線Ｚ₂，Ｚ
₃より１０Ｖが供給されオン状態になる。従って選択さ
れたメモリトランジスタＭ_1,1のソース電極はこの第１
の選択トランジスタＳ_1,2，Ｓ_1,3を介して接地電位の
ソース線Ｓ₂に接続される。このときビット線Ｙ₁より
ソース線にチャンネル電流が流れＭ_1,1のチャンネル中
にホットエレクトロンが生じ浮遊ゲート電極に電子が注
入される。選択された同一群内のメモリ用トランジスタ
Ｍ_1,2，Ｍ_1,3は制御ゲート電極電圧が０Ｖと低くかつ
ソース・ドレイン電極間に電位差がわずかしか生じない
ため書込まれない。同様にメモリ用トランジスタＭ_1,2
を書込むときも第２の選択用トランジスタのゲート電極
を１０Ｖに同一群内の他のメモリ用トランジスタの制御
ゲート電極電位を全て０Ｖに、他の第１の選択用トラン
ジスタのゲート電極を１０Ｖに、かつ第１の選択用トラ
ンジスタＳ_1,2のゲート電極電位を０Ｖにしオフさせれ
ばよい。すなわち選択されたメモリ用トランジスタと対
をなす第１の選択用トランジスタはメモリ用トランジス
タをバイパスする径路を遮断し、他の第１の選択用トラ
ンジスタは非選択メモリ用トランジスタをバイパスする
径路を形成し、ビット線−ソース線間のトランスファー
ゲートとして働く。

【００２９】Ｍ_1,5で代表される同一ビット線に接続さ
れている他のメモリ用トランジスタ群の誤書込・誤消去
を防止するために他のトランジスタ群に接続されている
第１のワード線Ｘ₄〜Ｘ₆、第２のワード線Ｚ₄〜
Ｚ₆、及び選択線Ｃ₂は全て０Ｖに固定される。このた
めメモリ用トランジスタを通るチャンネル電流が生じず
書込が生じない。同一ワード線に接続されているメモリ
トランジスタ、例えばＭ_1,1とＭ_2,1の選択書込はビッ
ト線電圧によって実現される。すなわちＭ_2,1の書込み
時はビット線Ｙ₁が０Ｖに固定されてソース・ドレイン
間電位差が０Ｖになり書込が行なわれない。又ビット線
Ｙ₁を開放状態にすることでもチャンネル電流は流れず
書込は行なわれない。

【００３０】次に消去の例について説明する。図１３，
図１４に消去動作時の各ワード線，ビット線およびソー
ス線の電位の一例を示す。

【００３１】なおここで消去とは浮遊ゲート電極から電
子を放出しメモリ用トランジスタの閾値を減少させるこ
とを意味する。この例での消去は以下のようにして実現
される。つまりソース・ドレイン領域もしくはどちらか
一方に例えば１８Ｖ等の高電圧を、制御ゲート電極に例
えば０Ｖ等の低電圧を印加した場合浮遊ゲート電極から
ソース又はドレイン領域にむかう第１のゲート絶縁膜中
の電界が強くなる。この結果第１のゲート絶縁膜を介し
Ｆ−Ｎトンネリング現象が起こり電子の放出が起きる。
消去はこのＦ−Ｎ電子トンネリングの性質を利用してい
る。

【００３２】消去はビット線側からもソース線側からも
可能である。まず最初にソース側から消去を行う場合に
ついて図１３を参照して説明する。

【００３３】一括消去の場合はトランジスタの選択性が
なく、全ての第１のワード線Ｘ₁〜Ｘ₆を０Ｖに全ての
第２のワード線Ｚ₁〜Ｚ₆を２０Ｖに、ソース線を２０
Ｖに、全ての選択線を０Ｖの状態にする。この結果全て
のメモリトランジスタのソース線側の付随的にはドレイ
ン側の、不純物拡散層電位は高電圧に保たれ消去が可能
になる。

【００３４】ワード線を選択して消去をする場合は選択
した第１のワード線のみ０Ｖにし他の全ての第１のワー
ド線及び全ての第２のワード線を２０Ｖにする。また選
択線は０Ｖにしてビット線から各トランジスタ群を切り
はなす。この結果選択されたワード線以外では浮遊ゲー
ト電極−ソース・ドレイン電極間の電界が小さくなりＦ
−Ｎ電子トンネリングが起きず消去が禁止される。この
結果選択された第１のワード線に接続されたメモリ用ト
ランジスタのみが消去される。

【００３５】ビット線側から消去する場合は、図１４に
示すように、ソース線Ｓを開放にし、ビット線Ｙ₁，Ｙ
₂に２０Ｖを印加するほかは上述したソース線からの消
去の場合と同じである。

【００３６】図１１（ａ）はこれら書込・消去モードに
おけるメモリ用トランジスタの閾値変化を示している。
書込が行なわれた場合閾値が上昇し例えば制御ゲート電
極電位Ｖ_Gが０Ｖで、電流Ｉ_Dが流れず、逆に消去が行
なわれた場合閾値は減少し、制御ゲート電極電位Ｖ_Gが
０Ｖで電流が流れる。

【００３７】図１１（ｂ）はメモリ用トランジスタ閾値
の時間に対する変動を示している。なお消去は電気的に
行う方法のみ説明したが、これは例えば紫外線照射によ
る一括消去でもかまわない。

【００３８】次に読み出し時の動作の説明を図１５を参
照して行う。

【００３９】選択したメモリ用トランジスタの制御ゲー
ト電極に０Ｖをそれと対をなす第１の選択用トランジス
タのゲート電極に０Ｖを印加し第１の選択用トランジス
タのチャンネルをオフし、メモリ用トランジスタのチャ
ンネル部のみの電流径路とする。この選択したメモリ用
トランジスタが属する群の他の第１の選択用トランジス
タのゲート電極は全て５Ｖにしオン状態にしてトランス
ファーゲートトランジスターとしてビット線から選択さ
れたメモリ用トランジスタのドレイン電極までの電流径
路及び選択されたメモリ用トランジスタからソース線ま
での電流径路をつくる。この結果選択されたメモリ用ト
ランジスタが書込状態であり閾値が０Ｖ以上であればこ
のメモリ用トランジスタによりビット線からソース線へ
の電流径路は遮断されビット線からソース線への電流流
出は起こらない。逆に選択されたメモリ用トランジスタ
が消去状態であり閾値が０Ｖ以下であればこのメモリ用
トランジスタを介してチャンネル電流が流れる。この電
流はビット線からの流出電流として現われる。このよう
に選択したメモリ用トランジスタの“書込”もしくは
“消去”状態がビット線からの電流の“無”，“有”に
対応しこの電流をビット線に接続したセンス増幅器等で
検出しデータ“１”，“０”に対応づけて情報を記憶す
る。非選択メモリ用トランジスタの制御ゲート電極は０
Ｖでも５Ｖでもよい。なぜならこのメモリトランジスタ
は対になる選択用トランジスタの存在によりトランスフ
ァーとしての働きをなす必要がなくなっているからであ
る。また本発明では読み出し時の非選択メモリ用トラン
ジスタの閾値も同様の意味からどのような値であっても
よい。要するに選択用トランジスタの閾値が第２のワー
ド線電圧よりも低ければこのトランジスタがトランスフ
ァーとして働き本装置の読み出し機能は動作する。選択
したメモリ用トランジスタが属していない群の第１のワ
ード線及び第２のワード線及び選択線は全て０Ｖに固定
される。このためビット線からこの群を通る電流径路は
遮断される。このため他の群の全てのメモリ用トランジ
スタの閾値が０Ｖ以下でも動作に影響がない。同一のワ
ード線に接続されるメモリ用トランジスタを並列に読み
出すことも可能である。これは例えばＭ_1,1とＭ_2,1を
同時に読み出すことで代表される。つまりビット線Ｙ₁
とビット線Ｙ₂を別々のセンス増幅器に接続しそれぞれ
の電流に応じてデータを出力すればよい。

【００４０】選択線の存在は次のような効果を与える。
第１に書込時に非選択メモリ用トランジスタを通じて流
れる寄生漏れ電流が第２の選択用トランジスタにより遮
断でき効率的な書込が可能になる。この結果書込と消去
間の閾値変動幅が広くとれる。第２にビット線に接続さ
れる拡散層を各トランジスタ群の第２の選択用トランジ
スタのドレイン拡散層のみとすることができるためビッ
ト線容量を小さくすることができる。

【００４１】図１６は本発明の第２の実施例を示す半導
体チップの平面図、図１７は１６のＡ−Ａ線断面図、図
１８は図１６のＢ−Ｂ線断面図、図１９は図１６のＣ−
Ｃ線断面図、図２０は図１６のＤ−Ｄ線断面図である。

【００４２】この実施例はメモリ用トランジスタと第１
の選択用トランジスタの対になっている部分の構造のみ
が第１の実施例と異なっている。このためこの部分のみ
を抽出して図示してある。

【００４３】この構造の特色は第１に第１の選択用トラ
ンジスタのゲート電極８がメモリ用トランジスタの制御
ゲート電極１０上にあること、第２に第１の選択用トラ
ンジスタのチャンネル領域はメモリ用トランジスタの制
御ゲート電極１０の開孔部１８下に設けられ、第１の選
択用トランジスタのゲート電極８はこの領域で第１の選
択用トランジスタのゲート絶縁膜７に接しチャンネル領
域を覆っていることである。

【００４４】この構造によるとメモリ用トランジスタの
浮遊ゲート電極４と制御ゲート電極１０との対向面積を
大きくとることが可能で強い容量結合を実現することが
可能である。他の部分の構造・構成は第１の実施例と同
様であり駆動法，機能等は何ら変わらない。

【００４５】

【発明の効果】以上説明したように本発明は直列に接続
されたメモリ用トランジスタのそれぞれと並列に第１の
選択トランジスタをそのチャンネル領域がメモリ用トラ
ンジスタチャンネル領域に隣接するように設け、かつこ
の第１の選択用トランジスタのゲート電圧を制御する第
２のワード線を設け、かつ各直列に接続された、メモリ
用トランジスタ及び第１の選択トランジスタの対とビッ
ト線間に第２の選択トランジスタを設けることにより以
下に述べるような効果がある。

【００４６】（１）選択的書込時において中間電位を設
定する必要がなく２値の電圧設定でよい。従って周辺回
路・制御回路の設計が容易である。

【００４７】（２）過書込・過消去の問題を起こさな
い、つまりメモリ用トランジスタの閾値変動に上限・下
限の制限がない。このため書込・消去時のメモリ用トラ
ンジスタの閾値変動差が大きくとれる。また周辺回路、
特に書込系の制御回路の設計が単純でかつ容易である。
またメモリ用トランジスタ製造時の変動要因によるプロ
グラム特性の差が生じても許容でき高い製造歩留まりを
有する。

【００４８】（３）書込にホットエレクトロン注入を使
用することができるため消去時に比べ書込時の非選択メ
モリ用トランジスタの第１のゲート絶縁膜中の電界を小
さくすることができる。このため書込中の同一ワード線
に接続された非選択メモリ用トランジスタの誤書込を容
易に防止することができる。また書込後の閾値も制御ゲ
ート電圧を例えば０Ｖ等の低電圧で行なえるため書込時
の制御ゲート電圧が低くできるので、第１のワード線を
駆動するデコーダには高耐圧ドレインを有するトランジ
スタを使用する必要がなくなりデコーダの設計が容易に
なる。

【００４９】（４）書込をＦ−Ｎ電子トンネリングで行
う必要がなくまた消去をＦ−Ｎトンネリングで行うこと
以外アバランシェブレークダウンや紫外線照射で行うこ
とも可能であることから第１のゲート絶縁膜に例えば１
２ｎｍ等の比較的厚い酸化膜を使用することも可能であ
る。このため絶縁膜製造時の制御が容易でかつ製造歩留
りも高い。

【００５０】（５）書込中のドレイン電圧が低くてよい
ためメモリ用トランジスタの浮遊ゲート電極−ドレイン
間電界を比較的弱く設定できる。そのため既書込データ
に対する書込中の誤消去が起きにくい。このため直列に
接続したメモリ用トランジスタ群のうちの書込順序に制
限がない。このため周辺回路の設計が容易である。

【００５１】（６）ワード消去・ワード書込が可能であ
る。つまり特定のワード線の情報のみを書き変えること
ができる。そのため全ビット消去，全ビット書込を行な
わないで記憶データの更新が可能である。このためプロ
グラム時間の大幅短縮が実現できる。このため随時蓄積
データのプログラム・記憶の用途に適している。

【００５２】（７）各メモリ用トランジスタのチャンネ
ル領域に隣接して第１の選択用トランジスタのチャンネ
ル領域が設けられているためセル占有面積が小さい。ま
た各トランジスタ群のソース側に何等選択用のトランジ
スタを設ける必要がなくセルアレイ面積が小さい。

【００５３】以上のように本発明は多くの利点を有して
いる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す半導体チップの平
面図である。

【図２】図１のＡ−Ａ線断面図である。

【図３】図１のＢ−Ｂ線断面図である。

【図４】図１のＣ−Ｃ線断面図である。

【図５】図１のＤ−Ｄ線断面図である。

【図６】図１のＥ−Ｅ線断面図である。

【図７】図１のＦ−Ｆ線断面図である。

【図８】図１のＧ−Ｇ線断面図である。

【図９】図１のＨ−Ｈ線断面図である。

【図１０】本発明におけるメモリアレイの回路図であ
る。

【図１１】メモリ用トランジスタの書込状態および消去
状態におけるＩ_D−Ｖ_G特性図（図１１（ａ））および
書込動作および消去動作中における閾値電圧の時間変化
を示す特性図（図１１（ｂ））である。

【図１２】本発明の不揮発性半導体記憶装置の書込動作
の説明に使用する図である。

【図１３】本発明の不揮発性半導体記憶装置のソース線
からの消去動作の説明に使用する図である。

【図１４】本発明の不揮発性半導体記憶装置のドット線
からの消去動作の説明に使用する図である。

【図１５】本発明の不揮発性半導体記憶装置の読み出し
動作の説明に使用する図である。

【図１６】本発明の第２の実施例を示す半導体チップの
平面図である。

【図１７】図１６のＡ−Ａ線断面図である。

【図１８】図１６のＢ−Ｂ線断面図である。

【図１９】図１６のＣ−Ｃ線断面図である。

【図２０】図１６のＤ−Ｄ線断面図である。

【図２１】従来の不揮発性半導体記憶装置の回路図であ
る。

【図２２】従来例を示す半導体チップの平面図である。

【図２３】図２２のＡ−Ａ線断面図である。

【図２４】従来の不揮発性半導体記憶装置の書込み動作
および読み出し動作の説明に使用する図である。

【図２５】従来の不揮発性半導体記憶装置の書き込み状
態におけるバイアス状態の説明に使用する図である。

【符号の説明】

１，２１Ｐ型シリコン基板２ａ〜２ｃ，２２ａ〜２２ｃＮ型不純物拡散層３，２３メモリ用トランジスタの第１のゲート絶縁
膜４，２４浮遊ゲート電極５，２５メモリ用トランジスタの第２のゲート絶縁
膜６第１のゲート電極間絶縁膜７第１の選択用トランジスタのゲート絶縁膜８第１の選択用トランジスタのゲート電極２８第１，第２選択トランジスタのゲート電極９第２のゲート電極間絶縁膜１０，３０制御ゲート電極１１第３のゲート電極間絶縁膜１２第２の選択用トランジスタのゲート絶縁膜３２第１，第２選択トランジスタのゲート絶縁膜１３第２の選択用トランジスタのゲート電極１４ａ，１４ｂコンタクト孔１５ａ，１５ｂ金属配線１６フィールド絶縁膜１７層間絶縁膜２９層間絶縁膜３１コンタクト孔３２金属配線Ｃ₁，Ｃ₂ 選択線Ｍ_i,j メモリ用トランジスタＱ₁，Ｑ₂ 第２の選択用トランジスタＳソース線Ｓ_i1 第１選択トランジスタＳ_i,j 第１の選択用トランジスタＳ_2j 第２選択トランジスタＸ₁〜Ｘ₆ 第１のワード線Ｙ₁，Ｙ₂ ビット線Ｚ₁〜Ｚ₆ 第２のワード線

Claims

【特許請求の範囲】

【請求項１】浮遊ゲート電極および制御ゲート電極を
有するメモリ用トランジスタおよび第１の選択用トラン
ジスタを並列に接続した対を１つの単位として少なくと
も複数個直列に接続したトランジスタ群の端部に少なく
とも１つの第２の選択用トランジスタを直列に接続して
メモリアレイ構成単位トランジスタ群とし、該メモリア
レイ構成単位トランジスタ群を行列状に配列してメモリ
アレイを構成し、前記メモリ用トランジスタの制御ゲー
ト電極同志を各行毎に接続し第１のワード線とし、前記
第１の選択用トランジスタのゲート電極同志を各行毎に
接続し第２のワード線とし、前記第２の選択用トランジ
スタのゲート電極同志を行状に接続して選択線とし、前
記メモリアレイ構成単位トランジスタ群の第２の選択用
トランジスタのドレイン電極同志を各列毎に接続してビ
ット線とし、前記メモリアレイ構成単位トランジスタ群
の前記第２の選択用トランジスタが接続されていない方
の端部のメモリ用トランジスタおよび選択用トランジス
タのソース電極同志を共通に接続してソース線とし、前
記第１の選択用トランジスタのチャンネル部と前記メモ
リ用トランジスタのチャンネル部が半導体基板の所定の
領域に隣接して設けられていることを特徴とする不揮発
性半導体記憶装置。
【請求項２】浮遊ゲート電極および制御ゲート電極を
有するメモリ用トランジスタおよび第１の選択用トラン
ジスタを並列に接続した対を１つの単位として少なくと
も複数個直列に接続したトランジスタ群の端部に少なく
とも１つの第２の選択用トランジスタを直列に接続して
メモリアレイ構成単位トランジスタ群とし、該メモリア
レイ構成単位トランジスタ群を行列状に配列してメモリ
アレイを構成し、前記メモリ用トランジスタの制御ゲー
ト電極同志を各行毎に接続し第１のワード線とし、前記
第１の選択用トランジスタのゲート電極同志を各行毎に
接続し第２のワード線とし、前記第２の選択用トランジ
スタのゲート電極同志を行状に接続して選択線とし、前
記メモリアレイ構成単位トランジスタ群の第２の選択用
トランジスタのドレイン同志を各列毎に接続してビット
線とし、前記メモリアレイ構成単位トランジスタ群の前
記第２の選択用トランジスタが接続されていない方の端
部のメモリ用トランジスタおよび選択用トランジスタの
ソース電極同志を共通に接続してソース線とし、前記メ
モリ用トランジスタは、Ｐ型半導体基板の表面部に選択
的に形成された１対のＮ型不純物拡散層、前記Ｐ型半導
体基板の前記１対のＮ型不純物拡散層で挟まれた領域の
表面に形成された第１のゲート絶縁膜、前記第１のゲー
ト絶縁膜上に形成された浮遊ゲート電極、前記浮遊ゲー
ト電極上に中央部を横断して設けられた第１のゲート電
極間絶縁膜と前記浮遊ゲート電極上の前記第１のゲート
電極間絶縁膜が設けられていない部分に設けられた前記
第１のゲート電極間絶縁膜より薄い第２のゲート絶縁膜
および前記第２のゲート絶縁膜上に設けられた制御ゲー
ト電極を有し、前記第２のワード線は前記第１のゲート
電極間絶縁膜上に設けられていることを特徴とする不揮
発性半導体記憶装置。
【請求項３】第１の選択用トランジスタのチャネル部
はメモリ用トランジスタのチャネル部に隣接して設けら
れ、浮遊ゲート電極は第１のゲート絶縁膜上からはみ出
してフィールド絶縁膜上に延びて設けられている請求項
２記載の不揮発性半導体記憶装置。