JPH0529247A - Manufacture of semiconductor device - Google Patents
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- JPH0529247A JPH0529247A JP17706991A JP17706991A JPH0529247A JP H0529247 A JPH0529247 A JP H0529247A JP 17706991 A JP17706991 A JP 17706991A JP 17706991 A JP17706991 A JP 17706991A JP H0529247 A JPH0529247 A JP H0529247A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，特に，微細なコンタクトホールを，配線のステッ
プカバレッジがよくなる形状に形成する方法の提供を目
的とする。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to providing a method of forming a fine contact hole in a shape that improves step coverage of wiring.
【０００２】近年，半導体集積回路の集積度の向上に伴
い，コンタクトホールのアスペクト比も大きくなる傾向
にある。金属配線のステップカバレッジは，コンタクト
ホールのアスペクト比の増大とともに悪化することは一
般に知られており，抵抗増加や断線の原因となるエレク
トロマイグレーションの観点からステップカバレッジの
悪化は是非回避しなければならない。In recent years, as the degree of integration of semiconductor integrated circuits has improved, the aspect ratio of contact holes tends to increase. It is generally known that the step coverage of metal wiring deteriorates with an increase in the aspect ratio of a contact hole, and it is necessary to avoid the deterioration of step coverage from the viewpoint of electromigration which causes an increase in resistance and disconnection.
【０００３】[0003]
【従来の技術】ステップカバレッジの向上のために，従
来コンタクトホールの加工方法や絶縁膜となるＰＳＧ膜
の溶融方法を工夫し，その最適化を行ってきた。例え
ば，コンタクトホールの加工方法として，マスクを用い
て等方性エッチングと異方性エッチングを組み合わせ，
ＰＳＧ膜をリフローさせてコンタクトホールの間口を丸
めるといったことを行っていた。2. Description of the Related Art In order to improve step coverage, a conventional method for processing a contact hole and a method for melting a PSG film to be an insulating film have been devised and optimized. For example, as a method of processing a contact hole, a mask is used to combine isotropic etching and anisotropic etching,
The PSG film was reflowed to round the front of the contact hole.
【０００４】図４(a) 〜(c) は１ＭＤＲＡＭのコンタク
トホールを形成する従来例を示す工程順断面図である。
以下, これらの図を参照しながら, 従来例の工程の概要
を説明する。FIGS. 4A to 4C are cross-sectional views in order of steps showing a conventional example for forming a contact hole of a 1M DRAM.
The outline of the steps of the conventional example will be described below with reference to these drawings.
【０００５】図４(a) 参照
ｐ−Ｓｉ基板１の一部に，ｎ型不純物を注入しチャネル
ストッパ２を形成し，そこにフィールド酸化膜３を形成
し，素子領域にゲート絶縁膜４を形成する。Referring to FIG. 4 (a), a channel stopper 2 is formed by implanting an n-type impurity in a part of a p-Si substrate 1, a field oxide film 3 is formed there, and a gate insulating film 4 is formed in an element region. Form.
【０００６】通常の方法により，ポリＳｉのゲート電極
５，ｎ型拡散領域６，ＳｉＯ2 側壁７を形成する。全面
にＳｉＯ2 膜８を形成した後，ドレイン領域に開口し，
拡散領域６を露出する。全面にポリＳｉを堆積した後，
それをパターニングしてポリＳｉ膜９を形成する。全面
にＳｉ3 Ｎ4 膜10を形成し，その上にポリＳｉを堆積し
た後，そのポリＳｉをパターニングしてポリＳｉ膜11を
形成する。The gate electrode 5, the n-type diffusion region 6, and the SiO 2 side wall 7 of poly-Si are formed by a usual method. After forming the SiO 2 film 8 on the entire surface, an opening is made in the drain region,
The diffusion area 6 is exposed. After depositing poly-Si on the entire surface,
By patterning it, a poly-Si film 9 is formed. A Si 3 N 4 film 10 is formed on the entire surface, poly-Si is deposited on the film, and then the poly-Si is patterned to form a poly-Si film 11.
【０００７】ポリＳｉ膜９，Ｓｉ3 Ｎ4 膜10，ポリＳｉ
膜11はキャパシタを形成する。全面にＳｉＯ2 膜12, Ｐ
ＳＧ膜14をこの順に堆積した後， 900〜950 ℃に加熱し
てＰＳＧ膜14をリフローさせ，表面を平坦にする。Poly Si film 9, Si 3 N 4 film 10, poly Si
The film 11 forms a capacitor. SiO 2 film 12, P on the entire surface
After depositing the SG film 14 in this order, the PSG film 14 is reflowed by heating at 900 to 950 ° C. to flatten the surface.
【０００８】図４(b) 参照
ＰＳＧ膜14上にソース領域に開孔15a を有するレジスト
マスク15を形成する。開孔15a からＰＳＧ膜14をフッ酸
系液でウエットエッチングし，レジストマスク15の下面
を露出する空洞16を形成する。A resist mask 15 having an opening 15a in the source region is formed on the reference PSG film 14 in FIG. 4 (b). The PSG film 14 is wet-etched with a hydrofluoric acid solution from the opening 15a to form a cavity 16 exposing the lower surface of the resist mask 15.
【０００９】つづいて，レジストマスク15をマスクにし
て，ＲＩＥによりＰＳＧ膜14，ＳｉＯ2 膜12, Ｓｉ3 Ｎ
4 膜10, ＳｉＯ2 膜８, ゲート絶縁膜４をエッチング
し，拡散領域６を露出するコンタクトホール17を形成す
る。Next, using the resist mask 15 as a mask, the PSG film 14, the SiO 2 film 12 and the Si 3 N film are formed by RIE.
The 4 film 10, the SiO 2 film 8 and the gate insulating film 4 are etched to form a contact hole 17 exposing the diffusion region 6.
【００１０】図４(c) 参照
レジストマスク15を除去した後，全面にＡｌを堆積し,
それをパターニングしてＡｌ配線19を形成する。FIG. 4 (c) After removing the reference resist mask 15, Al is deposited on the entire surface,
By patterning it, an Al wiring 19 is formed.
【００１１】Ａｌを堆積する前に短時間の加熱を行い，
コンタクトホール17の間口のＰＳＧ膜14をリフローさ
せ，角を丸めるようにすることもある。ところが，この
従来法にはコンタクトホール17のアスペクト比が大きい
ため，コンタクトホール17をＡｌ配線19でステップカバ
レッジよく埋め込むことが困難であるという欠点があ
る。Before depositing Al, heating is performed for a short time,
The PSG film 14 at the front of the contact hole 17 may be reflowed to round the corners. However, this conventional method has a drawback that it is difficult to embed the contact hole 17 with the Al wiring 19 with good step coverage because the aspect ratio of the contact hole 17 is large.
【００１２】コンタクトホール17のアスペクト比を小さ
く形成するためには，ＰＳＧ膜14のフッ酸系液によるウ
エットエッチングを押し進め，空洞16を深く形成すれば
よいが，その場合はＳｉＯ2 膜12までエッチングしてし
まう危険があり，そのため，空洞16がＳｉＯ2 膜12に達
しないようマージンをもってエッチングする必要があ
り，空洞16はあまり深く形成することができない。In order to form the contact hole 17 with a small aspect ratio, wet etching of the PSG film 14 with a hydrofluoric acid-based solution may be advanced to form the cavity 16 deeply. In that case, the SiO 2 film 12 is also etched. Therefore, the cavity 16 must be etched with a margin so that the cavity 16 does not reach the SiO 2 film 12, and the cavity 16 cannot be formed too deep.
【００１３】[0013]
【発明が解決しようとする課題】本発明は，上記の問題
に鑑み，アスペクト比の小さいコンタクトホールを確実
に信頼性よく形成する方法を提供することを目的とす
る。SUMMARY OF THE INVENTION In view of the above problems, it is an object of the present invention to provide a method for surely and reliably forming a contact hole having a small aspect ratio.
【００１４】[0014]
【課題を解決するための手段】図１(a) 〜(d) は第１の
実施例を示す工程順断面図（その１），図２(e) 〜(g)
は第１の実施例を示す工程順断面図（その２），図３
(a) 〜(d) は第２の実施例を示す工程順断面図である。1 (a) to 1 (d) are sectional views of the first embodiment in the order of steps (No. 1), and FIGS. 2 (e) to 2 (g).
3 is a sectional view showing the first embodiment in the order of steps (No. 2), FIG.
(a)-(d) is process order sectional drawing which shows the 2nd Example.
【００１５】上記課題は，半導体基板１の素子領域を覆
う絶縁膜 4, 8,10, 12 上に窒化膜13を形成する工程と,
該窒化膜13上に酸化膜14を形成する工程と, 該酸化膜1
4上の前記素子領域上に開孔15a を有するマスク15を形
成し, 該マスク15をマスクにして該開孔15a から該酸化
膜14を選択的にかつ等方的にエッチングし，該窒化膜13
を露出しかつ該マスク15下面を露出する空洞16を形成し
た後，該開孔15a から該窒化膜13をエッチングして除去
する工程と，該マスク15をマスクにして該開孔15a から
該絶縁膜 4, 8, 10, 12 を異方的にエッチングし，半導
体基板１を露出するコンタクトホール17を形成する工程
を有する半導体装置の製造方法によって解決される。The above-mentioned problems include the step of forming the nitride film 13 on the insulating films 4, 8, 10 and 12 covering the element region of the semiconductor substrate 1,
A step of forming an oxide film 14 on the nitride film 13 and the oxide film 1
A mask 15 having an opening 15a is formed on the element region on 4 and the oxide film 14 is selectively and isotropically etched from the opening 15a by using the mask 15 as a mask. 13
Forming a cavity 16 exposing the lower surface of the mask 15 and exposing the lower surface of the mask 15, and then removing the nitride film 13 by etching from the opening 15a; and using the mask 15 as a mask to isolate the insulating film from the opening 15a. This is solved by a method of manufacturing a semiconductor device, which includes a step of anisotropically etching the films 4, 8, 10, 12 and forming a contact hole 17 exposing the semiconductor substrate 1.
【００１６】また，半導体基板１の素子領域を覆う絶縁
膜 4, 8, 10, 12 上に窒化膜13を形成する工程と, 該窒
化膜13上に酸化膜14を形成する工程と, 該酸化膜14上の
前記素子領域上に開孔15a を有する第１のマスク15を形
成し, 該第１のマスク15をマスクにして該開孔15a から
該酸化膜14を選択的にかつ等方的にエッチングし，該窒
化膜13を露出しかつ該マスク15下面を露出する空洞16を
形成した後，該開孔15a から該窒化膜13をエッチングし
て除去し，つづいて該第１のマスク15を除去して該酸化
膜14を側面，該絶縁膜12を底面とする溝18を形成する工
程と, 全面に絶縁膜を被着した後それを異方的にエッチ
ングして，該溝18側面に絶縁膜側壁20を形成する工程
と, 該絶縁膜側壁20を覆い前記素子領域上に開孔21a を
有する第２のマスク21を形成し, 該第２のマスク21をマ
スクにして該開孔21a から該絶縁膜4, 8, 10, 12 を異
方的にエッチングし，半導体基板１を露出するコンタク
トホール17を形成する工程を有する半導体装置の製造方
法によって解決される。Further, a step of forming a nitride film 13 on the insulating films 4, 8, 10, 12 covering the element region of the semiconductor substrate 1, a step of forming an oxide film 14 on the nitride film 13, and a step of forming the oxide film 14 on the nitride film 13. A first mask 15 having an opening 15a is formed on the element region on the film 14, and the oxide film 14 is selectively and isotropically formed from the opening 15a by using the first mask 15 as a mask. To form the cavity 16 that exposes the nitride film 13 and exposes the lower surface of the mask 15, and then removes the nitride film 13 from the opening 15a by etching, and then the first mask 15 is removed. To form a groove 18 having the oxide film 14 as a side surface and the insulating film 12 as a bottom surface, and after anisotropically etching the insulating film on the entire surface, the groove 18 side surface is formed. Forming a side wall 20 of an insulating film on the device region, and forming a second mask 21 covering the side wall 20 of the insulating film and having an opening 21a on the element region. And a mask is used as a mask to anisotropically etch the insulating films 4, 8, 10, 12 from the opening 21a to form a contact hole 17 exposing the semiconductor substrate 1 by a method of manufacturing a semiconductor device. It
【００１７】[0017]
【作用】本発明では，開孔15a から酸化膜14を等方的に
エッチングする時，窒化膜13がエッチングストッパとな
るので，その下の絶縁膜までエッチングされることがな
い。その後開孔15a から窒化膜13を除去し，つづいてそ
の下の絶縁膜 4, 8, 10,12 を異方的にエッチングする
のであるから，絶縁膜 4, 8, 10, 12 の厚さを高さとす
るアスペクト比の小さいコンタクトホール17を信頼性よ
く形成することができる。In the present invention, when the oxide film 14 is isotropically etched from the opening 15a, the nitride film 13 serves as an etching stopper, so that the insulating film thereunder is not etched. After that, the nitride film 13 is removed from the opening 15a, and then the insulating films 4, 8, 10 and 12 below are anisotropically etched. It is possible to form the contact hole 17 having a small height and a high aspect ratio with high reliability.
【００１８】したがって，コンタクトホール17を埋め込
む配線をステップカバレッジよく形成することができ
る。また，溝18側面に絶縁膜側壁20を形成することによ
り，その部分の段差をなだらかにできるから，その部分
の配線もステップカバレッジよく形成することができ
る。Therefore, the wiring that fills the contact hole 17 can be formed with good step coverage. Further, by forming the insulating film side wall 20 on the side surface of the groove 18, the step at that portion can be made smooth, so that the wiring at that portion can also be formed with good step coverage.
【００１９】[0019]
【実施例】１ＭＤＲＡＭのコンタクトホール形成を例に
とり説明する。図１(a) 〜(d) は第１の実施例を示す工
程順断面図（その１），図２(e) 〜(g) は第１の実施例
を示す工程順断面図（その２）であり，図３(a) 〜(d)
は第２の実施例を示す工程順断面図である。以下，これ
らの図を参照しながら，実施例について説明する。EXAMPLE A contact hole of 1M DRAM will be described as an example. 1 (a) to 1 (d) are process order cross-sectional views showing the first embodiment (No. 1), and FIGS. 2 (e) to 2 (g) are process order cross-sectional views showing the first embodiment (No. 2). ), And Fig. 3 (a)-(d)
[FIG. 6] is a step-by-step cross-sectional view showing a second embodiment. Examples will be described below with reference to these drawings.
【００２０】第１の実施例
図１(a) 参照
ｐ−Ｓｉ基板１の一部に，ｎ型不純物を注入しチャネル
ストッパ２を形成し，そこに厚さが例えば6000Åのフィ
ールド酸化膜３を形成し，素子領域に厚さが例えば 100
ÅのＳｉＯ2 のゲート絶縁膜４を形成する。First Embodiment See FIG. 1 (a). A part of a p-Si substrate 1 is implanted with an n-type impurity to form a channel stopper 2, and a field oxide film 3 having a thickness of, for example, 6000Å is formed therein. Formed, and the thickness is 100
A Å SiO 2 gate insulating film 4 is formed.
【００２１】図１(b) 参照
全面にポリＳｉを例えば4000Åの厚さに堆積し，それを
パターニングしてゲート電極５を形成する。ゲート電極
５の表面を熱酸化して熱酸化膜5aを形成した後，ゲート
電極５をマスクにして，素子領域にｎ型不純物をイオン
注入する。Referring to FIG. 1B, poly-Si is deposited on the entire surface to a thickness of, for example, 4000 Å and patterned to form a gate electrode 5. After the surface of the gate electrode 5 is thermally oxidized to form a thermal oxide film 5a, n-type impurities are ion-implanted into the element region using the gate electrode 5 as a mask.
【００２２】次に，全面にＣＶＤ法によりＳｉＯ2 膜を
堆積し，ＲＩＥによる異方性エッチングによりゲート電
極５の側面にＳｉＯ2 を残しＳｉＯ2 側壁７を形成す
る。ゲート電極５とＳｉＯ2 側壁７をマスクにして，ｎ
型不純物をイオン注入する。６はｎ型不純物の拡散領域
を表す。Next, a SiO 2 film is deposited on the entire surface by the CVD method, and SiO 2 is left on the side surfaces of the gate electrode 5 by anisotropic etching by RIE to form SiO 2 side walls 7. Using the gate electrode 5 and the SiO 2 side wall 7 as a mask, n
Type impurities are ion-implanted. Reference numeral 6 represents an n-type impurity diffusion region.
【００２３】図１(c) 参照
ＣＶＤ法により全面に厚さが例えば2000ÅのＳｉＯ2 膜
８を形成した後，ソース領域に開口し，拡散領域６を露
出する。全面にポリＳｉを1500Åの厚さに堆積した後，
それをパターニングしてポリＳｉ膜９を形成する。全面
に厚さ８０ÅのＳｉ3 Ｎ4 膜10を形成し，その上にポリ
Ｓｉを1500Åの厚さに堆積した後，そのポリＳｉをパタ
ーニングしてポリＳｉ膜11を形成する。After forming a SiO 2 film 8 having a thickness of, for example, 2000 Å on the entire surface by the reference CVD method shown in FIG. 1C, an opening is made in the source region and the diffusion region 6 is exposed. After depositing poly-Si to a thickness of 1500Å on the whole surface,
By patterning it, a poly-Si film 9 is formed. A Si 3 N 4 film 10 having a thickness of 80 Å is formed on the entire surface, poly Si is deposited thereon to a thickness of 1500 Å, and the poly Si is patterned to form a poly Si film 11.
【００２４】ポリＳｉ膜９，Ｓｉ3 Ｎ4 膜10，ポリＳｉ
膜11はキャパシタを形成する。
図１(d) 参照
ＣＶＤ法により全面に厚さが例えば2000ÅのＳｉＯ2 膜
12, 厚さが例えば500ÅのＳｉ3 Ｎ4 膜13, 厚さが例え
ば8000ÅのＰＳＧ膜14をこの順に堆積した後， 900〜95
0 ℃に加熱してＰＳＧ膜14をリフローさせ，表面を平坦
にする。Poly Si film 9, Si 3 N 4 film 10, poly Si
The film 11 forms a capacitor. Fig. 1 (d) Reference SiO 2 film with a thickness of, for example, 2000 Å by the CVD method
12, after depositing a Si 3 N 4 film 13 having a thickness of 500 Å and a PSG film 14 having a thickness of 8000 Å in this order,
The PSG film 14 is reflowed by heating at 0 ° C. to flatten the surface.
【００２５】ＰＳＧ膜14に替えてＢＰＳＧ膜14を堆積し
てもよい。
図２(e) 参照
ＰＳＧ膜14上にドレイン領域に開孔15a を有するレジス
トマスク15を形成する。開孔15a の幅は例えば8000Åで
ある。開孔15a からＰＳＧ膜14をフッ酸系液でウエット
エッチングし，Ｓｉ3 Ｎ4 膜13を露出しかつレジストマ
スク15の下面を露出する空洞16を形成する。Ｓｉ3 Ｎ4
膜13はエッチングストッパとなり，空洞16の横の広がり
はエッチング時間で調整することができる。Instead of the PSG film 14, the BPSG film 14 may be deposited. A resist mask 15 having an opening 15a in the drain region is formed on the reference PSG film 14 in FIG. 2 (e). The width of the opening 15a is, for example, 8000Å. The PSG film 14 is wet-etched with a hydrofluoric acid based solution from the opening 15a to form a cavity 16 exposing the Si 3 N 4 film 13 and the lower surface of the resist mask 15. Si 3 N 4
The film 13 serves as an etching stopper, and the lateral spread of the cavity 16 can be adjusted by the etching time.
【００２６】つづいて，開孔15a からＳｉ3 Ｎ4 膜13を
燐酸系液でウエットエッチングして除去する。ＣＦ4 系
ドライエッチングによりＳｉ3 Ｎ4 膜13を除去すること
もできる。Subsequently, the Si 3 N 4 film 13 is removed from the opening 15a by wet etching with a phosphoric acid solution. The Si 3 N 4 film 13 can also be removed by CF 4 type dry etching.
【００２７】図２(f) 参照
つづいて，レジストマスク15をマスクにしてCF4 + CHF3
ガスをエッチャントとするＲＩＥにより開孔15a からＳ
ｉＯ2 膜12, Ｓｉ3 Ｎ4 膜10, ＳｉＯ2 膜８,ゲート絶
縁膜４をエッチングして除去し，拡散領域６（ドレイ
ン）を露出するコンタクトホール17を形成する。その
後，レジストマスク15を除去すると，溝18の底部にコン
タクトホール17が現れる。Referring to FIG. 2 (f), CF 4 + CHF 3 is used with the resist mask 15 as a mask.
RIE using gas as an etchant opens holes 15a to S
The iO 2 film 12, the Si 3 N 4 film 10, the SiO 2 film 8 and the gate insulating film 4 are removed by etching to form a contact hole 17 exposing the diffusion region 6 (drain). Then, when the resist mask 15 is removed, a contact hole 17 appears at the bottom of the groove 18.
【００２８】図２(g) 参照
全面にＡｌを8000〜10000 Åの厚さに堆積し, それをパ
ターニングしてＡｌ配線19を形成する。Referring to FIG. 2 (g), Al is deposited to a thickness of 8000 to 10000Å on the entire surface and patterned to form an Al wiring 19.
【００２９】このようにして，コンタクトホール17をス
テップカバレッジよくＡｌで埋め込むことができた。
第２の実施例
図３(a) 参照
この図は図２(e) の再掲で，ここまでの工程は第１の実
施例と同じであり，１はｐ−Ｓｉ基板，２はチャネルス
トッパ，３はフィールド酸化膜，４はゲート絶縁膜，５
はゲート電極，６はｎ型拡散領域，７はＳｉＯ2 側壁，
８はＳｉＯ2 膜，９はポリＳｉ膜，10はＳｉ3 Ｎ4 膜,
11はポリＳｉ膜，12はＳｉＯ2 膜，13はＳｉ3 Ｎ4 膜,
14はＰＳＧ膜，15はレジストマスク, 15a は開孔, 16は
空洞を表す。In this way, the contact hole 17 could be filled with Al with good step coverage. Second Embodiment See FIG. 3 (a). This drawing is a reprint of FIG. 2 (e). The steps up to this point are the same as those in the first embodiment, 1 is a p-Si substrate, 2 is a channel stopper, 3 is a field oxide film, 4 is a gate insulating film, 5
Is a gate electrode, 6 is an n-type diffusion region, 7 is a SiO 2 side wall,
8 is a SiO 2 film, 9 is a poly-Si film, 10 is a Si 3 N 4 film,
11 is a poly-Si film, 12 is a SiO 2 film, 13 is a Si 3 N 4 film,
14 is a PSG film, 15 is a resist mask, 15a is an opening, and 16 is a cavity.
【００３０】図３(b) 参照
レジストマスク15を除去し，ＣＶＤ法により全面に厚さ
2000ÅのＳｉＯ2 膜を成長した後，ＲＩＥによる異方性
エッチングによりＳｉＯ2 を除去し，溝18内のＰＳＧ膜
14側面にＳｉＯ2を残してＳｉＯ2 側壁20を形成する。Referring to FIG. 3 (b), the reference resist mask 15 is removed, and the entire thickness is formed by the CVD method.
After the 2000 Å SiO 2 film is grown, the SiO 2 is removed by anisotropic etching by RIE and the PSG film in the groove 18 is removed.
The SiO 2 sidewall 20 is formed while leaving SiO 2 on the side surfaces.
【００３１】図３(c) 参照
ソース領域に開孔21a を有するレジストマスク21を形成
する。開孔21a の幅は例えば8000Åである。A resist mask 21 having an opening 21a is formed in the reference source region of FIG. 3 (c). The width of the opening 21a is, for example, 8000Å.
【００３２】図３(d) 参照
レジストマスク21をマスクにしてCF4 + CHF3ガスをエッ
チャントとするＲＩＥにより開孔21a からＳｉＯ2 膜1
2, Ｓｉ3 Ｎ4 膜10, ＳｉＯ2 膜８, ゲート絶縁膜４を
エッチングして除去し，拡散領域６（ドレイン）を露出
するコンタクトホール17を形成する。FIG. 3 (d) The reference resist mask 21 is used as a mask to form the SiO 2 film 1 through the opening 21a by RIE using CF 4 + CHF 3 gas as an etchant.
The 2, Si 3 N 4 film 10, the SiO 2 film 8 and the gate insulating film 4 are removed by etching to form a contact hole 17 exposing the diffusion region 6 (drain).
【００３３】レジストマスク21を除去した後, 全面にＡ
ｌを8000〜10000 Åの厚さに堆積し, それをパターニン
グしてＡｌ配線19を形成する。このようにして，コンタ
クトホール17をカバレッジよくＡｌで埋め込むことがで
きた。さらに，ＳｉＯ2 側壁20があるので，その部分の
Ａｌ配線19の段差を前述の第１の実施例の場合よりもな
だらかに形成することができた。After removing the resist mask 21, A
l is deposited to a thickness of 8000 to 10,000 Å and patterned to form Al wiring 19. In this way, the contact hole 17 could be filled with Al with good coverage. Further, since there is the SiO 2 side wall 20, the step of the Al wiring 19 in that portion can be formed more gently than in the case of the first embodiment described above.
【００３４】以上の第１の実施例，第２の実施例は１Ｍ
ＤＲＡＭのコンタクトホール形成を例にとり説明した
が，本発明はそれに限らず半導体装置の微細なコンタク
トホール形成に広く適用できるものである。The above-mentioned first and second embodiments are 1M
The description has been given by taking the formation of the contact hole of the DRAM as an example, but the present invention is not limited thereto and can be widely applied to the formation of a fine contact hole of a semiconductor device.
【００３５】[0035]
【発明の効果】以上説明したように，本発明によれば，
アスペクト比の小さいコンタクトホールを確実に信頼性
よく形成することができる。As described above, according to the present invention,
A contact hole with a small aspect ratio can be reliably formed with high reliability.
【００３６】その結果，コンタクトホールをステップカ
バレッジよく配線材料で埋め込むことができ，信頼性の
高い配線が形成される。本発明の方法によれば，必要な
絶縁膜厚は容易に再現性よく確保され，さらに，本発明
の方法は加工にマージンがある。As a result, the contact hole can be filled with the wiring material with good step coverage, and a highly reliable wiring can be formed. According to the method of the present invention, the required insulating film thickness can be easily and reproducibly ensured, and further, the method of the present invention has a processing margin.
【００３７】本発明は半導体装置の微細化，集積回路の
高密度化，高信頼化に寄与するものである。The present invention contributes to miniaturization of semiconductor devices, higher density of integrated circuits, and higher reliability.
【図１】(a) 〜(d) は第１の実施例を示す工程順断面図
（その１）である。1A to 1D are cross-sectional views in order of steps (No. 1) showing a first embodiment.
【図２】(e) 〜(g) は第１の実施例を示す工程順断面図
（その２）である。2 (e) to 2 (g) are process order cross-sectional views (No. 2) showing the first embodiment.
【図３】(a) 〜(d) は第２の実施例を示す工程順断面図
である。である。3A to 3D are cross-sectional views in order of the processes, showing the second embodiment. Is.
【図４】(a) 〜(c) は従来例を示す工程順断面図であ
る。4A to 4C are cross-sectional views in order of the processes, showing a conventional example.
１は半導体基板であってｐ−Ｓｉ基板 ２はチャネルストッパ ３はフィールド酸化膜 ４は絶縁膜でありゲート絶縁膜であってＳｉＯ2 膜 ５はゲート電極 5aは絶縁膜であって熱酸化膜 ６は拡散領域であってｎ型拡散領域 ７は絶縁膜側壁であってＳｉＯ2 側壁 ８は絶縁膜であってＳｉＯ2 膜 ９はポリＳｉ膜 10は絶縁膜であってＳｉ3 Ｎ4 膜 11はポリＳｉ膜 12は絶縁膜であってＳｉＯ2 膜 13は絶縁膜であり窒化膜であってＳｉ3 Ｎ4 膜 14は絶縁膜であり酸化膜であってＰＳＧ膜 15はマスクであり第１のマスクであってレジストマスク 15a は開孔 16は空洞 17はコンタクトホール 18は溝 19は配線であってＡｌ配線 20は絶縁膜側壁であってＳｉＯ2 側壁 21はマスクであり第２のマスクであってレジストマスク 21a は開孔Reference numeral 1 is a semiconductor substrate, p-Si substrate 2 is channel stopper 3, field oxide film 4 is an insulating film, gate insulating film, SiO 2 film 5, gate electrode 5a is an insulating film, and thermal oxide film 6 is provided. Is a diffusion region, the n-type diffusion region 7 is an insulating film side wall, the SiO 2 side wall 8 is an insulating film, the SiO 2 film 9 is a poly-Si film 10 is an insulating film, and the Si 3 N 4 film 11 is The poly-Si film 12 is an insulating film, the SiO 2 film 13 is an insulating film and a nitride film, the Si 3 N 4 film 14 is an insulating film and an oxide film, and the PSG film 15 is a mask. A mask is a resist mask 15a is an opening 16 is a cavity 17 is a contact hole 18 is a groove 19 is a wiring, an Al wiring 20 is an insulating film side wall, a SiO 2 side wall 21 is a mask and a second mask. Open the resist mask 21a
Claims (2)
(4, 8,10, 12)上に窒化膜(13)を形成する工程と, 該窒化膜(13)上に酸化膜(14)を形成する工程と, 該酸化膜(14)上の前記素子領域上に開孔(15a) を有する
マスク(15)を形成し, 該マスク(15)をマスクにして該開孔(15a) から該酸化膜
(14)を選択的にかつ等方的にエッチングし，該窒化膜(1
3)を露出しかつ該マスク(15)下面を露出する空洞(16)を
形成した後，該開孔(15a) から該窒化膜(13)をエッチン
グして除去する工程と， 該マスク(15)をマスクにして該開孔(15a) から該絶縁膜
(4, 8, 10, 12)を異方的にエッチングし，半導体基板
(1) を露出するコンタクトホール(17)を形成する工程を
有することを特徴とする半導体装置の製造方法。1. An insulating film covering an element region of a semiconductor substrate (1)
Forming a nitride film (13) on (4, 8, 10, 12), forming an oxide film (14) on the nitride film (13), and forming the oxide film (14) on the oxide film (14). A mask (15) having an opening (15a) is formed on the element region, and the oxide film is formed through the opening (15a) using the mask (15) as a mask.
By selectively and isotropically etching (14), the nitride film (1
Forming a cavity (16) exposing the lower surface of the mask (15) and exposing the lower surface of the mask (15), and then etching and removing the nitride film (13) from the opening (15a); ) As a mask from the opening (15a) to the insulating film
Anisotropic etching of (4, 8, 10, 12)
A method of manufacturing a semiconductor device, comprising the step of forming a contact hole (17) exposing (1).
(4, 8,10, 12)上に窒化膜(13)を形成する工程と, 該窒化膜(13)上に酸化膜(14)を形成する工程と, 該酸化膜(14)上の前記素子領域上に開孔(15a) を有する
第１のマスク(15)を形成し, 該第１のマスク(15)をマス
クにして該開孔(15a) から該酸化膜(14)を選択的にかつ
等方的にエッチングし，該窒化膜(13)を露出しかつ該マ
スク(15)下面を露出する空洞(16)を形成した後, 該開孔
(15a) から該窒化膜(13)をエッチングして除去し，つづ
いて該第１のマスク(15)を除去して該酸化膜(14)を側
面，該絶縁膜(12)を底面とする溝(18)を形成する工程
と, 全面に絶縁膜を被着した後それを異方的にエッチングし
て，該溝(18)側面に絶縁膜側壁(20)を形成する工程と, 該絶縁膜側壁(20)を覆い前記素子領域上に開孔(21a) を
有する第２のマスク(21)を形成し, 該第２のマスク(21)
をマスクにして該開孔(21a) から該絶縁膜(4, 8, 10, 1
2)を異方的にエッチングし，半導体基板(1) を露出する
コンタクトホール(17)を形成する工程を有することを特
徴とする半導体装置の製造方法。2. An insulating film covering an element region of a semiconductor substrate (1)
A step of forming a nitride film (13) on (4, 8, 10, 12), a step of forming an oxide film (14) on the nitride film (13), and a step of forming the oxide film (14) on the oxide film (14). A first mask (15) having an opening (15a) is formed on the element region, and the oxide film (14) is selectively removed from the opening (15a) by using the first mask (15) as a mask. And isotropically etched to form a cavity (16) that exposes the nitride film (13) and exposes the lower surface of the mask (15).
The nitride film (13) is removed from (15a) by etching, and then the first mask (15) is removed to use the oxide film (14) as a side surface and the insulating film (12) as a bottom surface. A step of forming a groove (18); a step of forming an insulating film on the entire surface and then anisotropically etching it to form an insulating film side wall (20) on the side surface of the groove (18); Forming a second mask (21) covering the film side wall (20) and having an opening (21a) on the device region, the second mask (21)
With the mask as a mask from the opening (21a) to the insulating film (4, 8, 10, 1
A method of manufacturing a semiconductor device, comprising a step of anisotropically etching 2) to form a contact hole (17) exposing the semiconductor substrate (1).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17706991A JPH0529247A (en) | 1991-07-18 | 1991-07-18 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17706991A JPH0529247A (en) | 1991-07-18 | 1991-07-18 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529247A true JPH0529247A (en) | 1993-02-05 |
Family
ID=16024581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17706991A Withdrawn JPH0529247A (en) | 1991-07-18 | 1991-07-18 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529247A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9279455B2 (en) | 2010-10-06 | 2016-03-08 | Eagle Industry Co., Ltd. | Sliding component |
-
1991
- 1991-07-18 JP JP17706991A patent/JPH0529247A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9279455B2 (en) | 2010-10-06 | 2016-03-08 | Eagle Industry Co., Ltd. | Sliding component |
| US9291200B2 (en) | 2010-10-06 | 2016-03-22 | Eagle Industry Co., Ltd. | Sliding component |
| US9470267B2 (en) | 2010-10-06 | 2016-10-18 | Eagle Industry Co., Ltd. | Sliding component |
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