JPH05190565A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にＭＯＳ型トランジスタのゲート電極を埋め
込み形成して高速化と高信頼性が得られるようにした半
導体装置の製造方法に関する。近年、半導体装置におい
ては、高集積化、高速化及び高信頼性が要求されてお
り、特にＣＭＯＳのロジックなどではこの傾向が顕著で
ある。今までのＭＯＳ型トランジスタのゲート電極は、
基板表面のゲート絶縁膜上にゲート電極材料を堆積さ
せ、ゲート絶縁膜をエッチングストッパとしてゲート電
極材料を所望の形状にパターニング形成するものであっ
た。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a semiconductor device in which a gate electrode of a MOS transistor is embedded and formed to obtain high speed and high reliability. In recent years, semiconductor devices are required to have high integration, high speed, and high reliability, and this tendency is particularly remarkable in CMOS logic and the like. The gate electrode of the MOS type transistor so far is
The gate electrode material is deposited on the gate insulating film on the surface of the substrate, and the gate electrode material is patterned into a desired shape by using the gate insulating film as an etching stopper.
【０００２】しかし、ＭＯＳ型トランジスタのゲート絶
縁膜は、高集積化に伴って薄膜化する傾向にあり、ゲー
ト電極をパターニング形成する際に、ストッパとなるゲ
ート絶縁膜が薄いと一緒に削られて無くなってしまい、
エッチッグストッパとしての用を為さない上、ゲート絶
縁膜の信頼性が低下するという問題があった。また、Ｃ
ＭＯＳロジック等を高速化する場合は、ゲート電極の厚
みを厚くしてアスペクト比を高くする必要があるが、ゲ
ート電極材料をパターニングする際のエッチング量が増
えるに従ってゲート絶縁膜上でエッチングを制御性良く
止めることが一層難しくなり、ゲート絶縁膜が薄膜化し
つつある現状ではアスペクト比が高くとれないという問
題があった。However, the gate insulating film of a MOS type transistor tends to be thinned with higher integration, and when the gate electrode is patterned and formed, the gate insulating film serving as a stopper is scraped together with the thin film. Lost,
There is a problem in that it is not used as an etch stopper and the reliability of the gate insulating film is reduced. Also, C
In order to increase the speed of MOS logic and the like, it is necessary to increase the aspect ratio by increasing the thickness of the gate electrode. However, as the etching amount when patterning the gate electrode material increases, the etching controllability on the gate insulating film is improved. It is more difficult to stop it well, and there is a problem that the aspect ratio cannot be set high in the present situation where the gate insulating film is becoming thinner.
【０００３】このため、ゲート絶縁膜の信頼性が高く、
高速化するためにアスペクト比の高いゲート電極を容易
に形成することができる半導体装置の製造方法が要請さ
れている。Therefore, the reliability of the gate insulating film is high,
There is a demand for a method of manufacturing a semiconductor device capable of easily forming a gate electrode having a high aspect ratio in order to increase the speed.
【０００４】[0004]
【従来の技術】図９は従来の半導体装置の構成を示す図
である。図９に示されるように、従来のＭＯＳ型トラン
ジスタは、基板１上の素子形成領域の両側にＬＯＣＯＳ
技術を用いてフィールド酸化膜２を形成し、基板１の表
面を熱酸化して１００〜１５０Å程度のゲート絶縁膜と
なるシリコン酸化膜３を形成し、その上に２０００〜３
０００ÅのドープトポリシリコンをＣＶＤ法により堆積
させてポリシリコン層を形成する。そして、このポリシ
リコン層の表面には、レジストをパターニングしてエッ
チングマスクを形成し、シリコン酸化膜３をストッパと
してＲＩＥ等でエッチングを行ってゲート電極４を形成
していた。2. Description of the Related Art FIG. 9 is a diagram showing a structure of a conventional semiconductor device. As shown in FIG. 9, the conventional MOS transistor has LOCOS on both sides of the element formation region on the substrate 1.
A field oxide film 2 is formed by using a technique, the surface of the substrate 1 is thermally oxidized to form a silicon oxide film 3 to be a gate insulating film of about 100 to 150 Å, and 2000 to 3 are formed thereon.
000 Å doped polysilicon is deposited by the CVD method to form a polysilicon layer. Then, on the surface of this polysilicon layer, a resist is patterned to form an etching mask, and etching is performed by RIE or the like using the silicon oxide film 3 as a stopper to form the gate electrode 4.
【０００５】次に、このゲート電極４をマスクとして、
基板１が例えばｎ型の場合は、イオン注入の不純物とし
て例えばＡｓ+ を導入し、その後アニール処理してソー
ス拡散領域５及びドレイン拡散領域６をセルフアライン
で形成していた。従来のＭＯＳ型トランジスタのゲート
電極の形状は、図９に示されるように、例えば６４メガ
ビットのＣＭＯＳメモリの場合、ゲート厚（ｔ1 ）が２
５００Åに対してゲート幅（ｗ）が３０００Å程度あっ
て、ＣＭＯＳロジック場合、ゲート厚（ｔ1 ）が４００
０Åに対してゲート幅（ｗ）が３０００Å程度であっ
た。そして、これらのＭＯＳ型トランジスタに形成され
るシリコン酸化膜３の膜厚（ｔ2 ）は、１００Å程度あ
ったので、ポリシリコン層に対してエッチング選択比の
小さいシリコン酸化膜であってもエッチングストッパと
して用いることが可能であった。Next, using this gate electrode 4 as a mask,
When the substrate 1 is of n-type, for example, As + is introduced as an impurity for ion implantation, and then annealing treatment is performed to form the source diffusion region 5 and the drain diffusion region 6 by self-alignment. As shown in FIG. 9, the shape of the gate electrode of the conventional MOS transistor has a gate thickness (t 1 ) of 2 in the case of a 64-megabit CMOS memory, for example.
The gate width (w) is about 3000Å for 500Å, and the gate thickness (t 1 ) is 400 for CMOS logic.
The gate width (w) was about 3000Å with respect to 0Å. Since the film thickness (t 2 ) of the silicon oxide film 3 formed in these MOS transistors is about 100Å, even if the silicon oxide film has a small etching selection ratio with respect to the polysilicon layer, the etching stopper is used. It was possible to use as.
【０００６】[0006]
【発明が解決しようとする課題】上記したように、従来
のＭＯＳ型トランジスタにあっては、ゲート絶縁膜の膜
厚が１００Å以上あるため、ポリシリコン層をエッチン
グしてゲート電極４を形成する際に、シリコン酸化膜３
をエッチングストッパとして用いることができると共
に、形成したゲート電極４をマスクとして不純物をイオ
ン注入することにより、ソース拡散領域５及びドレイン
拡散領域６をセルフアラインで形成できるという利点が
ある。As described above, in the conventional MOS transistor, since the thickness of the gate insulating film is 100 Å or more, the polysilicon layer is etched to form the gate electrode 4. On the silicon oxide film 3
Can be used as an etching stopper, and the source diffusion region 5 and the drain diffusion region 6 can be formed by self-alignment by implanting impurities with the formed gate electrode 4 as a mask.
【０００７】しかしながら、６４メガビット以降の高集
積化されたＣＭＯＳメモリやＣＭＯＳロジックを形成す
る場合は、シリコン酸化膜３の膜厚が従来の半分の５０
〜６０Åあるいはそれ以下となる。このため、従来のよ
うにエッチング選択比の小さいシリコン酸化膜３をエッ
チングストッパとして使い、ゲート電極材料のポリシリ
コン層をエッチングする場合は、シリコン酸化膜３が薄
膜化（１００Å以下）すると、エッチング時にシリコン
酸化膜３も削られて無くなってしまい、ストッパとして
の用を為さなくなる上、ゲート絶縁膜の信頼性が低下す
るという問題があった。However, in the case of forming a highly integrated CMOS memory or CMOS logic of 64 megabits or more, the film thickness of the silicon oxide film 3 is 50, which is half the conventional film thickness.
~ 60Å or less. Therefore, when the silicon oxide film 3 having a small etching selection ratio is used as an etching stopper as in the conventional case and the polysilicon layer of the gate electrode material is etched, if the silicon oxide film 3 is thinned (100 Å or less) The silicon oxide film 3 is also scraped and lost, so that it cannot be used as a stopper and the reliability of the gate insulating film is lowered.
【０００８】特に、ＣＭＯＳロジックの場合は、高速化
のためにゲート幅（ｗ）に対するゲート厚（ｔ1 ）、す
なわちアスペクト比（ｔ1 ／ｗ）を高くする必要がある
が、従来のようにエッチングによってゲート電極４のパ
ターンを形成する場合は、ゲート厚（ｔ1 ）が厚くなる
につれてエッチング量も多くなり、シリコン酸化膜３上
で止めるエッチング制御が一層難しくなるという問題が
あった。Particularly, in the case of CMOS logic, it is necessary to increase the gate thickness (t 1 ) with respect to the gate width (w), that is, the aspect ratio (t 1 / w) in order to increase the speed. When the pattern of the gate electrode 4 is formed by etching, the etching amount increases as the gate thickness (t 1 ) increases, which makes it more difficult to control etching on the silicon oxide film 3.
【０００９】さらに、従来のＭＯＳ型トランジスタは、
図９に示すように、シリコン酸化膜３上のポリシリコン
層を所望のパターンにエッチングしてゲート電極４を形
成していたため、ゲート電極４の形成時には表面に起伏
が残っている。従って、その上に上層配線や素子を形成
して多層化するような場合は、表面にＳｉＯ2 などの層
間絶縁膜を厚く堆積させた後で平坦化するという工程が
別に必要となるという問題があった。Further, the conventional MOS transistor is
As shown in FIG. 9, since the gate electrode 4 was formed by etching the polysilicon layer on the silicon oxide film 3 into a desired pattern, undulations remain on the surface when the gate electrode 4 is formed. Therefore, in the case of forming an upper layer wiring or an element thereon to form a multi-layered structure, there is a problem in that a step of depositing a thick interlayer insulating film such as SiO 2 on the surface and then flattening is additionally required. there were.
【００１０】そこで、本発明は、このような従来の課題
に鑑みてなされたものであり、ゲート絶縁膜の信頼性が
高く、アスペクト比の高いゲート電極が容易に形成可能
であって、ゲート電極上が平坦化でき、高信頼性で高集
積化や高速化が図れるＭＯＳ構造の半導体装置の製造方
法を提供することを目的とする。Therefore, the present invention has been made in view of the above conventional problems, and a gate electrode having a high reliability of a gate insulating film and a high aspect ratio can be easily formed. An object of the present invention is to provide a method for manufacturing a semiconductor device having a MOS structure, which can be flattened on the top, and which can achieve high reliability, high integration, and high speed.
【００１１】[0011]
【課題を解決するための手段】請求項１記載の発明によ
る半導体装置の製造方法は、上記目的を達成するため、
ＭＯＳ構造を有する半導体装置の製造方法において、シ
リコン基板上の素子形成領域にゲート絶縁膜を形成する
工程と、該ゲート絶縁膜上に形成するゲート電極とほぼ
同じ厚さであって、前記ゲート絶縁膜に対してエッチン
グ選択比の高い層間絶縁膜を形成する工程と、該層間絶
縁膜のゲート電極形成領域を除去してゲート開口部を形
成する工程と、該ゲート開口部内に導電材料を埋め込ん
でゲート電極を形成する工程と、を含むものである。A method of manufacturing a semiconductor device according to a first aspect of the present invention achieves the above object.
In a method of manufacturing a semiconductor device having a MOS structure, a step of forming a gate insulating film in an element forming region on a silicon substrate and a gate electrode formed on the gate insulating film having substantially the same thickness, A step of forming an interlayer insulating film having a high etching selection ratio with respect to the film, a step of removing a gate electrode forming region of the interlayer insulating film to form a gate opening, and a step of filling a conductive material in the gate opening. And a step of forming a gate electrode.
【００１２】請求項２記載の発明による半導体装置の製
造方法は、前記ゲート開口部を形成後、さらに、該ゲー
ト開口部の両側壁部に絶縁材料からなるサイドウォール
を形成する工程と、該サイドウォールが形成されたゲー
ト開口部内に導電材料を埋め込んでゲート電極を形成す
る工程と、を含むものである。請求項３記載の発明によ
る半導体装置の製造方法は、ＭＯＳ構造を有する半導体
装置の製造方法において、シリコン基板上の素子形成領
域にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜
上にゲート絶縁膜に対してエッチング選択比の高い第１
の層間絶縁膜を薄く形成する工程と、該第１の層間絶縁
膜上に第２の層間絶縁膜を形成し、両膜厚の合計が形成
するゲート電極とほぼ同じ厚さになるように形成する工
程と、前記第１の層間絶縁膜と前記第２の層間絶縁膜と
にわたるゲート電極形成領域を除去してゲート開口部を
形成する工程と、該ゲート開口部内に導電材料を埋め込
んでゲート電極を形成する工程と、前記第２の層間絶縁
膜を除去してゲート電極及び第１の層間絶縁膜を露出さ
せる工程と、前記ゲート電極をマスクとし、第１の層間
絶縁膜を通してゲート絶縁膜下のシリコン基板中にソー
ス／ドレイン拡散層を形成する不純物をイオン注入する
工程と、を含むものである。According to a second aspect of the present invention, there is provided a method of manufacturing a semiconductor device, further comprising the steps of forming sidewalls made of an insulating material on both side walls of the gate opening after forming the gate opening. Forming a gate electrode by burying a conductive material in the gate opening where the wall is formed. According to a third aspect of the present invention, there is provided a method of manufacturing a semiconductor device having a MOS structure, wherein a step of forming a gate insulating film in an element formation region on a silicon substrate, and a step of forming a gate insulating film on the gate insulating film. First with high etching selectivity to the film
Step of forming a thin interlayer insulating film, and forming a second interlayer insulating film on the first interlayer insulating film so that the total of both film thicknesses is almost the same as the formed gate electrode. And a step of forming a gate opening by removing a gate electrode forming region extending over the first interlayer insulating film and the second interlayer insulating film, and filling the gate opening with a conductive material to form a gate electrode. A step of removing the second interlayer insulating film to expose the gate electrode and the first interlayer insulating film, and using the gate electrode as a mask to pass through the first interlayer insulating film under the gate insulating film. And a step of ion-implanting impurities for forming source / drain diffusion layers into the silicon substrate.
【００１３】[0013]
【作用】請求項１記載の発明では、図１〜図３に示され
るように、ＭＯＳ型トランジスタのシリコン基板１０の
表面に形成されたゲート絶縁膜となるシリコン酸化膜１
１上には、エッチング選択比が高くとれる窒化膜（Ｓｉ
3 Ｎ4 ）などからなる層間絶縁膜２０を所望の厚さに形
成し、その層間絶縁膜２０のゲート形成領域部分に開口
部２２を有するレジストマスクをパターニングした後、
層間絶縁膜２０を異方性エッチングしてシリコン酸化膜
１１を露出させ、ゲート開口部２３を形成する。そし
て、このゲート開口部２３内には、導電性を有するドー
プトポリシリコンなどをＣＶＤ法によって埋め込み形成
し、前記層間絶縁膜２０をストッパとしてポリッシング
して、ゲート電極２４を形成する。According to the first aspect of the invention, as shown in FIGS. 1 to 3, the silicon oxide film 1 serving as the gate insulating film is formed on the surface of the silicon substrate 10 of the MOS transistor.
1 is a nitride film (Si) having a high etching selection ratio.
3 N 4 ) or the like, an interlayer insulating film 20 having a desired thickness is formed, and after patterning a resist mask having an opening 22 in the gate formation region portion of the interlayer insulating film 20,
The interlayer insulating film 20 is anisotropically etched to expose the silicon oxide film 11, and the gate opening 23 is formed. Then, in the gate opening 23, conductive doped polysilicon or the like is embedded by a CVD method and is polished by using the interlayer insulating film 20 as a stopper to form a gate electrode 24.
【００１４】このため、請求項１記載の発明では、従来
のようにゲート絶縁膜をエッチングストッパに用いてゲ
ート電極を形成する必要がなくなり、ゲート絶縁膜への
ダメージが少なく、素子の信頼性が向上する。また、本
発明におけるゲート電極２４の形状は、層間絶縁膜２０
の抜きパターンに導電材料を埋め込み形成するため、例
えば高アスペクト比のゲート電極であっても容易に形成
することが可能となり、ＣＭＯＳロジックなどの高速化
に適したゲート電極を形成することができる。そして、
層間絶縁膜２０に抜きパターンのゲート開口部２３を形
成する場合は、窒化膜はシリコン酸化膜に対してエッチ
ング選択比がとれるので、シリコン酸化膜が薄膜化して
もゲート絶縁膜へのダメージが少なくて済み、ゲート絶
縁膜の信頼性が維持される。Therefore, according to the first aspect of the present invention, it is not necessary to use the gate insulating film as an etching stopper to form a gate electrode as in the prior art, the gate insulating film is less damaged, and the reliability of the device is improved. improves. The shape of the gate electrode 24 in the present invention is the same as that of the interlayer insulating film 20.
Since the conductive material is embedded in the blank pattern, it becomes possible to easily form a gate electrode having a high aspect ratio, and a gate electrode suitable for high speed operation such as CMOS logic can be formed. And
When the gate opening portion 23 having a blank pattern is formed in the interlayer insulating film 20, the nitride film has an etching selection ratio with respect to the silicon oxide film, and therefore even if the silicon oxide film is thinned, damage to the gate insulating film is small. And the reliability of the gate insulating film is maintained.
【００１５】さらに、請求項１記載の発明では、図３
（ｈ）に示されるように、層間絶縁膜２０のゲート開口
部２３にポリシリコンを埋め込んでゲート電極２４を形
成すると同時にゲート電極２４の上部が平坦化されてい
るため、特別な平坦化工程を要せず、その上に容易に上
層配線や素子を形成して多層化することができる。次
に、請求項２記載の発明では、図６に示されるように、
層間絶縁膜２０のゲート開口部２３の両側壁部２３ａ，
２３ｂには、絶縁材料からなるサイドウォール２９ａ，
２９ｂが形成され、そのゲート開口部２３内に導電材料
を埋め込んでゲート電極２４が形成される。Further, in the invention according to claim 1, FIG.
As shown in (h), the gate opening 24 of the interlayer insulating film 20 is filled with polysilicon to form the gate electrode 24, and at the same time, the upper portion of the gate electrode 24 is flattened. It is possible to form an upper layer wiring or an element on it easily without any need to form a multilayer structure. Next, in the invention described in claim 2, as shown in FIG.
Both side wall portions 23a of the gate opening 23 of the interlayer insulating film 20,
23b includes sidewalls 29a made of an insulating material,
29b is formed, and a conductive material is embedded in the gate opening 23 to form the gate electrode 24.
【００１６】このため、ゲートの実効長は、形成するサ
イドウォール２９ａ，２９ｂの大きさを変えるだけで、
自由に制御することができる。次に、請求項３記載の発
明では、図７、８に示されるように、シリコン酸化膜１
１上に第１の層間絶縁膜２０−１と第２の層間絶縁膜２
０−２とを形成し、ゲート電極形成領域を除去してゲー
ト開口部２３を形成して、そのゲート開口部２３にポリ
シリコンを埋め込んでゲート電極２４を形成し、第２の
層間絶縁膜２０−２を除去後、イオン注入を行ってソー
ス／ドレイン拡散層１８、１９が形成される。Therefore, the effective length of the gate can be obtained by simply changing the sizes of the sidewalls 29a and 29b to be formed.
You can control it freely. Next, in the invention described in claim 3, as shown in FIGS.
On the first interlayer insulating film 20-1 and the second interlayer insulating film 2
0-2, the gate electrode formation region is removed to form a gate opening 23, and polysilicon is embedded in the gate opening 23 to form a gate electrode 24, and the second interlayer insulating film 20 is formed. After removing -2, ion implantation is performed to form the source / drain diffusion layers 18 and 19.
【００１７】このため、請求項３記載の発明では、ゲー
ト電極２４を形成するにあたって、ゲート絶縁膜へのダ
メージが少なくて済み、高い信頼性が得られると共に、
ソース／ドレイン拡散層１８、１９を形成するにあたっ
て、セルフアラインで容易に形成することができる。Therefore, according to the third aspect of the invention, when the gate electrode 24 is formed, damage to the gate insulating film can be reduced, and high reliability can be obtained.
The source / drain diffusion layers 18 and 19 can be easily formed by self-alignment.
【００１８】[0018]
【実施例】以下、本発明を図面に基づいて説明する。 第１実施例 図１〜図３は本発明の第１実施例に係る半導体装置の製
造工程を説明する図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings. First Embodiment FIGS. 1 to 3 are views for explaining a manufacturing process of a semiconductor device according to a first embodiment of the present invention.
【００１９】これらの図において、１０は例えばＳｉか
らなる基板、１１はゲート絶縁膜となるシリコン基板１
０が熱酸化されたＳｉＯ2 等のシリコン酸化膜、１２は
シャロートレンチ形成用のエッチングマスクとなるシリ
コン酸化膜１１上に形成したシリコン窒化膜（Ｓｉ3 Ｎ
4 ）、１３はシリコン窒化膜１２をパターニングしたマ
スク開口部、１４は素子分離領域形成用のシャロートレ
ンチ、１５は例えばＳｉ（ＯＣ2 Ｈ5 ）4 （略称ＴＥＯ
Ｓ）ＣＶＤ法やスピン・オン・グラス（ＳＯＧ）などを
スピンコートにより予め形成したシャロートレンチに埋
め込んで形成した素子分離領域、１６はイオン注入用の
レジストマスク、１７はレジストマスク１６のマスク開
口部、１８はソース拡散層、１９はドレイン拡散層、２
０はゲート絶縁膜１１に対するエッチング選択比が高く
とれる例えばシリコン窒化膜（Ｓｉ3 Ｎ4 ）などからな
る層間絶縁膜、２１は層間絶縁膜２０上に形成したレジ
ストマスク、２２はレジストマスク２１のマスク開口
部、２３は層間絶縁膜２０のゲート形成領域に形成され
たゲート開口部、２４は不純物がドーピングされた導電
性を有するポリシリコンなどからなるゲート電極であ
る。In these figures, 10 is a substrate made of, for example, Si, and 11 is a silicon substrate 1 serving as a gate insulating film.
0 is a thermally oxidized silicon oxide film such as SiO 2 ; 12 is a silicon nitride film (Si 3 N 3) formed on the silicon oxide film 11 serving as an etching mask for forming the shallow trench.
4 ) and 13 are mask openings formed by patterning the silicon nitride film 12, 14 is a shallow trench for forming an element isolation region, and 15 is, for example, Si (OC 2 H 5 ) 4 (abbreviated as TEO).
S) A device isolation region formed by embedding a shallow trench formed in advance by spin coating such as a CVD method or spin-on-glass (SOG), 16 is a resist mask for ion implantation, and 17 is a mask opening of the resist mask 16. , 18 is a source diffusion layer, 19 is a drain diffusion layer, 2
Reference numeral 0 is an interlayer insulating film made of, for example, a silicon nitride film (Si 3 N 4 ) which has a high etching selection ratio with respect to the gate insulating film 11, 21 is a resist mask formed on the interlayer insulating film 20, and 22 is a mask of the resist mask 21. Openings, 23 are gate openings formed in the gate formation region of the interlayer insulating film 20, and 24 is a gate electrode made of conductive polysilicon doped with impurities.
【００２０】次に、その製造方法について説明する。ま
ず、図１（ａ）に示すように、シリコン基板１０を熱酸
化して膜厚５０〜６０Å程度のＳｉＯ2 からなるシリコ
ン酸化膜１１を形成し、図１（ｂ）に示すように、ＣＶ
Ｄ法によりＳｉ3 Ｎ4 をシリコン酸化膜１１上に堆積し
て膜厚２０００Å程度のシリコン窒化膜１２を形成した
後、図１（ｃ）に示すように、ＣＦ4 ＋ＣＨＦ3 （Ｎ2
換算体積比１：１、ガス圧０．２ｔｏｒｒ）の化合物気
体を使って、出力４５０ＷのＲＩＥによりシリコン窒化
膜１２及びシリコン酸化膜１１を異方性エッチングし
て、トレンチを形成するためのマスク開口部１３を形成
し、シリコン基板１０を露出させる。そして、マスク開
口部１３が形成されたシリコン窒化膜１２をエッチング
マスクとしてＳｉＣｌ4 ＋ＳＦ6 ＋Ｎ2 （Ｎ2 換算体積
比２０：３：３、ガス圧０．１ｔｏｒｒ）の化合物気体
を使い、出力４００ＷのＲＩＥによりシリコン基板１０
の表面から３０００〜４０００Åの深さのまで異方性エ
ッチングを行って、素子分離領域を形成するシャロート
レンチ１４を形成する。そして、上記シリコン窒化膜１
２は、リン酸ボイルによって除去し、さらにその下のシ
リコン酸化膜１１は、バッファふっ酸等でウエットエッ
チングして除去する。次いで、シャロートレンチ１４内
には、ＴＥＯＳのＣＶＤ法やＳＯＧのスピンコートなど
を使って埋め込み、素子分離領域１５を形成する。そし
て、シリコン基板１０の表面は、再び熱酸化して膜圧５
０〜６０Å程度のシリコン酸化膜１１を形成する（図１
（ｄ）参照）。Next, the manufacturing method will be described. First, as shown in FIG. 1A, the silicon substrate 10 is thermally oxidized to form a silicon oxide film 11 made of SiO 2 having a film thickness of about 50 to 60 Å, and as shown in FIG.
After depositing Si 3 N 4 on the silicon oxide film 11 by the D method to form a silicon nitride film 12 having a film thickness of about 2000 Å, as shown in FIG. 1C, CF 4 + CHF 3 (N 2
A mask opening for forming a trench by anisotropically etching the silicon nitride film 12 and the silicon oxide film 11 by RIE with an output of 450 W using a compound gas with a converted volume ratio of 1: 1 and a gas pressure of 0.2 torr. The portion 13 is formed and the silicon substrate 10 is exposed. Then, with the silicon nitride film 12 having the mask opening 13 formed as an etching mask, a compound gas of SiCl 4 + SF 6 + N 2 (N 2 conversion volume ratio 20: 3: 3, gas pressure 0.1 torr) is used, and output 400 W Silicon substrate 10 by RIE
Anisotropic etching is performed to a depth of 3000 to 4000 Å from the surface to form shallow trenches 14 that form element isolation regions. Then, the silicon nitride film 1
No. 2 is removed by boiling phosphoric acid, and the silicon oxide film 11 thereunder is removed by wet etching with buffer hydrofluoric acid or the like. Then, the shallow trenches 14 are buried by using the CVD method of TEOS or the spin coating of SOG to form the element isolation regions 15. Then, the surface of the silicon substrate 10 is again thermally oxidized to have a film pressure of 5
A silicon oxide film 11 having a thickness of 0 to 60Å is formed (see FIG. 1).
(See (d)).
【００２１】次に、図２（ｅ）に示すように、シリコン
酸化膜１１上にレジストを塗布した後、レジストを露
光、現像によりパターニングしてシリコン酸化膜１１が
露出されたマスク開口部１７を形成する。そして、この
レジストマスク１６を使い、マスク開口部１７内のシリ
コン酸化膜１１を通してｐ型のシリコン基板１０の場合
は、例えばＡｓ+ をイオン注入して、アニール処理を行
い、ｎ型のソース拡散層１８及びドレイン拡散層１９が
形成される。Next, as shown in FIG. 2E, after a resist is applied on the silicon oxide film 11, the resist is exposed and developed to be patterned to form a mask opening 17 in which the silicon oxide film 11 is exposed. Form. Then, using the resist mask 16, in the case of the p-type silicon substrate 10 through the silicon oxide film 11 in the mask opening 17, for example, As + is ion-implanted and an annealing treatment is performed to make an n-type source diffusion layer. 18 and the drain diffusion layer 19 are formed.
【００２２】次に、図２（ｆ）に示すように、レジスト
マスク１６を除去した後、ＣＶＤ法によりＳｉ3 Ｎ4 を
基板１０表面を覆うように全面に堆積させて膜厚４００
０Å程度の層間絶縁膜２０を形成する。次いで、その層
間絶縁膜２０上には、さらにエッチングマスクとなるレ
ジストを塗布した後、ゲート電極を形成する位置に層間
絶縁膜２０が露出するようにゲート電極幅と同じ０．２
５〜０．３５μｍのマスク開口部２２を有するレジスト
マスク２１を形成する。Next, as shown in FIG. 2F, after removing the resist mask 16, Si 3 N 4 is deposited on the entire surface by CVD so as to cover the surface of the substrate 10 to form a film thickness 400.
An interlayer insulating film 20 having a thickness of about 0Å is formed. Next, a resist that will serve as an etching mask is further applied on the interlayer insulating film 20, and the same width as the gate electrode width is 0.2 so that the interlayer insulating film 20 is exposed at the position where the gate electrode is formed.
A resist mask 21 having a mask opening 22 of 5 to 0.35 μm is formed.
【００２３】次に、図２（ｇ）に示すように、ＣＦ4 ＋
Ｏ2 などのガスを用いたＲＩＥ等により、Ｓｉ3 Ｎ4 の
層間絶縁膜２０を異方性エッチングしてシリコン酸化膜
１１を露出させ、ゲート開口部２３を形成する。そし
て、この露出したシリコン酸化膜１１部分を再酸化して
膜厚を５０〜６０Åに制御した後、ゲート開口部２３内
をゲート電極材料で埋め込むように、ＣＶＤ法によりド
ープトポリシリコンを成長させ、層間絶縁膜２０をスト
ッパとしてポリッシングを行って、図３（ｈ）に示すよ
うな所望の形状のゲート電極２４を形成することができ
る。Next, as shown in FIG. 2 (g), CF 4 +
The Si 3 N 4 interlayer insulating film 20 is anisotropically etched by RIE using a gas such as O 2 to expose the silicon oxide film 11 and form a gate opening 23. Then, the exposed silicon oxide film 11 portion is re-oxidized to control the film thickness to 50 to 60Å, and then doped polysilicon is grown by the CVD method so as to fill the inside of the gate opening 23 with the gate electrode material. By using the interlayer insulating film 20 as a stopper, polishing can be performed to form the gate electrode 24 having a desired shape as shown in FIG.
【００２４】そして、図３（ｉ）に示すように、ソース
拡散層１８とドレイン拡散層１９上の層間絶縁膜２０に
それぞれスルーホール２５、２６を開口して導電材料を
埋め込み、ソース引出電極２７、ドレイン引出電極２８
及びゲート引出電極２９を形成して、図に示すようなＭ
ＯＳ型トランジスタを形成することができる。このよう
に、本第１実施例における半導体装置は、ゲート電極２
４を形成した時点（図３（ｈ））でゲート電極２４が層
間絶縁膜２０のゲート開口部２３内に埋め込まれている
ため、ゲート電極２４上に凹凸が無く、表面の平坦性が
良好であって、その上に上層配線や多層構造の素子を容
易に形成することができる。Then, as shown in FIG. 3I, through holes 25 and 26 are opened in the interlayer insulating film 20 on the source diffusion layer 18 and the drain diffusion layer 19, respectively, to fill the conductive material, and the source extraction electrode 27 is formed. , Drain extraction electrode 28
And a gate extraction electrode 29 are formed, and M as shown in the figure is formed.
An OS transistor can be formed. As described above, the semiconductor device according to the first embodiment has the gate electrode 2
4 is formed (FIG. 3 (h)), the gate electrode 24 is embedded in the gate opening 23 of the interlayer insulating film 20, so there is no unevenness on the gate electrode 24 and the surface flatness is good. Therefore, an upper layer wiring or an element having a multi-layer structure can be easily formed thereon.
【００２５】また、本第１実施例のゲート電極２４は、
ゲート絶縁膜１１に対するエッチング選択比（８〜１
０）が高くとれる窒化膜などからなる層間絶縁膜２０に
ゲート開口部２３を形成し、そのゲート開口部２３内に
ゲート電極材料を埋め込んで形成するため、従来のよう
にゲート電極２４下のゲート絶縁膜１１がエッチングス
トッパとして削り取られることがなくなり、集積化によ
りゲート絶縁膜１１が薄膜化してもゲート絶縁膜の信頼
性を維持することができる。The gate electrode 24 of the first embodiment is
Etching selection ratio to the gate insulating film 11 (8 to 1
The gate opening 23 is formed in the inter-layer insulating film 20 made of a nitride film or the like, which has a high value of 0), and the gate electrode material is embedded in the gate opening 23. The insulating film 11 is not scraped off as an etching stopper, and the reliability of the gate insulating film can be maintained even if the gate insulating film 11 is thinned by integration.
【００２６】さらに、本第１実施例のゲート電極２４
は、ゲート電極材料を層間絶縁膜２０に形成したゲート
開口部２３内に埋め込み形成することから、ゲート開口
部２３を所望の形状に形成することにより、例えば、従
来は形成するのが難しかったアスペクト比（ゲート厚／
ゲート幅）の高いゲート電極などを容易に形成すること
ができる。このため、ＣＭＯＳロジックなどの高速化が
図れる。Further, the gate electrode 24 of the first embodiment.
Is formed by embedding the gate electrode material in the gate opening 23 formed in the interlayer insulating film 20, so that by forming the gate opening 23 into a desired shape, for example, an aspect that was difficult to form in the past Ratio (gate thickness /
A gate electrode having a high gate width) can be easily formed. Therefore, the speed of CMOS logic or the like can be increased.
【００２７】第２実施例 図４及び図５各図は本発明の第２実施例に係る半導体装
置の製造工程を説明する図である。なお、符号の１〜２
４までは、上記第１実施例と同様であるので重複説明を
省略する。これらの図において、２５はレジストマスク
２６をパターニングして形成したマスク開口部、２７は
レジストマスク２６により層間絶縁膜２０及びシリコン
酸化膜１１をエッチング除去して形成したシャロートレ
ンチ１４を形成するためのマスク開口部、２８はシャロ
ートレンチ１４内に埋め込んで素子分離領域を形成する
ためのシリコン酸化膜（ＳｉＯ2 ）２８である。Second Embodiment FIGS. 4 and 5 are views for explaining a manufacturing process of a semiconductor device according to a second embodiment of the present invention. In addition, the reference numerals 1-2
The processes up to 4 are the same as those in the above-mentioned first embodiment, and the duplicated description will be omitted. In these figures, 25 is a mask opening formed by patterning the resist mask 26, and 27 is a shallow trench 14 formed by etching and removing the interlayer insulating film 20 and the silicon oxide film 11 by the resist mask 26. The mask opening 28 is a silicon oxide film (SiO 2 ) 28 for filling the shallow trench 14 to form an element isolation region.
【００２８】次に、その製造方法について説明する。ま
ず、図４（ａ）に示されるように、Ｓｉ基板１０を熱酸
化して膜厚５０〜８０Å程度のＳｉＯ2 からなるシリコ
ン酸化膜１１を形成し、その上にＣＶＤ法によりＳｉ3
Ｎ4 をシリコン酸化膜１１上に堆積して膜厚２０００Å
程度の層間絶縁膜２０を形成する。そして、さらにその
上にレジストを全面に塗布した後、レジストを露光、現
像によりパターニングして層間絶縁膜２０が露出された
マスク開口部２５を有するレジストマスク２６を形成す
る。そして、レジストマスク２６をマスクとしてマスク
開口部２５内の層間絶縁膜２０及びシリコン酸化膜１１
を通してｐ型基板１０内にＡｓ+ をイオン注入した後、
アニール処理を行ってソース拡散層１８とドレイン拡散
層１９とを形成する。Next, the manufacturing method thereof will be described. First, as shown in FIG. 4A, the Si substrate 10 is thermally oxidized to form a silicon oxide film 11 made of SiO 2 with a film thickness of about 50 to 80 Å, and Si 3 is formed thereon by a CVD method.
N 4 is deposited on the silicon oxide film 11 and the film thickness is 2000Å
The interlayer insulating film 20 is formed to some extent. Then, a resist is applied over the entire surface, and the resist is exposed and developed to be patterned to form a resist mask 26 having a mask opening 25 in which the interlayer insulating film 20 is exposed. Then, using the resist mask 26 as a mask, the interlayer insulating film 20 and the silicon oxide film 11 in the mask opening 25 are formed.
After ion implantation of As + into the p-type substrate 10 through
Annealing is performed to form the source diffusion layer 18 and the drain diffusion layer 19.
【００２９】次に、図４（ｂ）に示すように、レジスト
マスク２６のマスク開口部２５を使ってＣＦ4 ＋ＣＨＦ
3 （Ｎ2 換算体積比１：１、ガス圧０．２ｔｏｒｒ）の
化合物気体を使い、出力４５０ＷのＲＩＥにより層間絶
縁膜１２及びシリコン酸化膜１１を異方性エッチングし
て、シャロートレンチを形成するためのマスク開口部２
７を形成し、基板１０を露出させた後、レジストマスク
２６をアッシング除去する。Next, as shown in FIG. 4B, CF 4 + CHF is formed using the mask opening 25 of the resist mask 26.
A shallow trench is formed by anisotropically etching the interlayer insulating film 12 and the silicon oxide film 11 by RIE with an output of 450 W using a compound gas of 3 (volume ratio of N 2 converted to 1: 1, gas pressure 0.2 torr). Mask opening 2 for
After forming 7 and exposing the substrate 10, the resist mask 26 is removed by ashing.
【００３０】次に、図４（ｃ）に示すように、マスク開
口部２７が形成された層間絶縁膜１２は、これをエッチ
ングマスクとしてＳｉＣｌ4 ＋ＳＦ6 ＋Ｎ2 （Ｎ2 換算
体積比２０：３：３、ガス圧０．１ｔｏｒｒ）の化合物
気体を使い、出力４００ＷのＲＩＥにより基板１０の表
面から３０００〜４０００Åの深さのまで異方性エッチ
ングを行って、素子分離領域を形成するシャロートレン
チ１４を形成する。Next, as shown in FIG. 4C, the interlayer insulating film 12 having the mask opening 27 is used as an etching mask for SiCl 4 + SF 6 + N 2 (N 2 conversion volume ratio 20: 3). : 3, a gas pressure of 0.1 torr), and anisotropic etching is performed from the surface of the substrate 10 to a depth of 3000 to 4000 Å by RIE with an output of 400 W to form a shallow trench 14 for forming an element isolation region. To form.
【００３１】次に、図４（ｄ）に示すように、シャロー
トレンチ１４内には、ＳｉＯ2 を埋め込むべく、ＣＶＤ
法によりＳｉＯ2 のシリコン酸化膜２８を３０００〜５
０００Å程度の厚さで全面に堆積させる。次に、図５
（ｅ）に示すように、Ｓｉ3 Ｎ4 からなる層間絶縁膜２
０をストッパとしてＳｉＯ2 をポリッシングして表面を
平坦化し、素子分離領域１５を形成する。Next, as shown in FIG. 4D, CVD is performed to fill the shallow trench 14 with SiO 2.
The silicon oxide film 28 of SiO 2 by the method
Deposit on the entire surface with a thickness of about 000Å. Next, FIG.
As shown in (e), the interlayer insulating film 2 made of Si 3 N 4
The surface is flattened by polishing SiO 2 using 0 as a stopper to form the element isolation region 15.
【００３２】次に、図５（ｆ）に示すように、層間絶縁
膜２０上にゲート電極の形成領域に開口部を有するレジ
ストマスクをパターニング形成した後、ＣＦ4 ＋Ｏ2 な
どのガスを用いてＲＩＥ等により、層間絶縁膜２０を異
方性エッチングしてシリコン酸化膜１１を露出させて、
ゲート開口部２３を形成する。そして、この露出したシ
リコン酸化膜１１部分は、再酸化して膜厚を５０〜６０
Åに制御した後、ゲート開口部２３内をゲート電極材料
で埋め込むように、ＣＶＤ法によりｎ型のドープトポリ
シリコンを成長させ、層間絶縁膜２０をストッパとして
ポリッシングが行われる。Next, as shown in FIG. 5F, a resist mask having an opening in the gate electrode formation region is patterned on the interlayer insulating film 20, and then a gas such as CF 4 + O 2 is used. By RIE or the like, the interlayer insulating film 20 is anisotropically etched to expose the silicon oxide film 11,
The gate opening 23 is formed. Then, the exposed silicon oxide film 11 portion is re-oxidized to have a film thickness of 50 to 60.
After controlling to Å, n-type doped polysilicon is grown by the CVD method so as to fill the gate opening 23 with the gate electrode material, and polishing is performed using the interlayer insulating film 20 as a stopper.
【００３３】このようにして得られた図５（ｇ）に示す
本第２実施例のＭＯＳ型トランジスタは、上記第１実施
例の場合と同様に、埋め込みによってゲート電極２４を
形成した時点でゲート電極２４上が平坦化されており、
上層配線や多層構造の素子を容易に形成できると共に、
ゲート電極２４下のシリコン酸化膜１１からなるゲート
絶縁膜をエッチングストッパとして用いないため、集積
化によってゲート絶縁膜が薄膜化してもゲート絶縁膜の
信頼性を維持することが可能となり、ゲート電極を所望
の形状のゲート電極に形成することができる。このた
め、ゲート電極を高アスペクト比とすれば、ＣＭＯＳロ
ジックなどの高速化を図ることができる。The thus obtained MOS type transistor of the second embodiment shown in FIG. 5 (g) has a gate when the gate electrode 24 is formed by embedding, as in the case of the first embodiment. The electrode 24 is flattened,
It is possible to easily form upper layer wiring and multilayer structure elements,
Since the gate insulating film made of the silicon oxide film 11 under the gate electrode 24 is not used as an etching stopper, the reliability of the gate insulating film can be maintained even if the gate insulating film is thinned by integration, and the gate electrode is The gate electrode can be formed into a desired shape. Therefore, if the gate electrode has a high aspect ratio, the speed of CMOS logic or the like can be increased.
【００３４】第３実施例 図６は本発明の第３実施例に係る半導体装置の製造工程
を説明する図である。図６（ａ）の前工程は、上記第２
実施例の図５（ｆ）までと同様であり、また同一の符号
については上記実施例と同様であるので重複説明を省略
する。図６において、２３ａ、２３ｂはゲート開口部２
３の両側壁部、２９ａ、２９ｂはその両側壁部２３ａ、
２３ｂに形成されたサイドウォールである。Third Embodiment FIG. 6 is a diagram for explaining a manufacturing process of a semiconductor device according to a third embodiment of the present invention. The previous step of FIG.
5 (f) of the embodiment is the same as that of FIG. 5 (f), and the same reference numerals are the same as those of the above-mentioned embodiment, and thus the duplicated description will be omitted. In FIG. 6, reference numerals 23a and 23b denote gate openings 2.
3, both side wall portions 29a and 29b are side wall portions 23a,
23b is a side wall formed.
【００３５】次に、その製造方法について説明する。ま
ず、図６（ａ）に示されるように、層間絶縁膜２０のゲ
ート開口部２３の側壁部２３ａ、２３ｂにサイドウォー
ルを形成するため、ゲート開口部２３を覆うようにＣＶ
Ｄ法によりＳｉ3 Ｎ4 を所定の膜厚（例えば１０００〜
２０００Å）で堆積させる。そして、このＳｉ3 Ｎ4 膜
をＣＦ4 ＋Ｏ2 などのガスを用いてＲＩＥ等によりシリ
コン酸化膜１１が露出するように異方性エッチングを行
って、サイドウォール２９ａ、２９ｂを形成する。この
サイドウォール２９ａ、２９ｂの大きさは、堆積させる
Ｓｉ3 Ｎ4 の膜厚によって適宜制御することが可能であ
る。その後、再酸化してＳｉＯ2 を５０〜６０Åに制御
する。Next, the manufacturing method thereof will be described. First, as shown in FIG. 6A, in order to form sidewalls on the sidewalls 23 a and 23 b of the gate opening 23 of the interlayer insulating film 20, CV is formed so as to cover the gate opening 23.
The Si 3 N 4 film having a predetermined film thickness (for example, 1000 to
2000 Å) is deposited. Then, this Si 3 N 4 film is anisotropically etched by RIE or the like using a gas such as CF 4 + O 2 so that the silicon oxide film 11 is exposed to form sidewalls 29a and 29b. The size of the sidewalls 29a and 29b can be appropriately controlled by the film thickness of Si 3 N 4 to be deposited. Then, reoxidation is performed to control SiO 2 to 50 to 60 Å.
【００３６】次に、図６（ｂ）に示すように、ゲート開
口部２３内にゲート電極材料であるドープトポリシリコ
ンを埋め込むようにＣＶＤ法で堆積させた後、層間絶縁
膜２０をストッパとしてポリッシングを行い、表面を平
坦化させると共に、ゲート電極２４が形成される。この
ように、本第３実施例の場合は、ゲート開口部２３内に
形成するサイドウォール２９ａ、２９ｂの大きさによっ
てゲート絶縁膜１１上のゲート幅を非常に小さく形成す
ることができるため、ゲートの実効長を短くすることに
より、高速化が図れる。そして、このゲートの実効長
は、形成するサイドウォール２９ａ、２９ｂの大きさを
変えるだけで容易に制御することができる。また、本第
３実施例におけるソース拡散層１８及びドレイン拡散層
１９の形成は、ゲート電極２４幅に応じた位置に不純物
を導入し、所定の領域に形成されるようにする。Next, as shown in FIG. 6B, the gate opening 23 is filled with a doped polysilicon as a gate electrode material by a CVD method so as to be buried, and then the interlayer insulating film 20 is used as a stopper. The gate electrode 24 is formed while polishing is performed to planarize the surface. As described above, in the case of the third embodiment, the gate width on the gate insulating film 11 can be made extremely small depending on the size of the sidewalls 29a and 29b formed in the gate opening 23. By shortening the effective length of, the speed can be increased. Then, the effective length of the gate can be easily controlled only by changing the sizes of the sidewalls 29a and 29b to be formed. Further, in the formation of the source diffusion layer 18 and the drain diffusion layer 19 in the third embodiment, impurities are introduced at a position corresponding to the width of the gate electrode 24 so as to be formed in a predetermined region.
【００３７】第４実施例 図７及び図８は本発明の第４実施例に係る半導体装置の
製造工程を説明する図である。図７（ａ）の前の工程
は、上記第２実施例の図５（ｅ）までとほぼ同様である
が、図４（ａ）で不純物導入を行わないため、シリコン
基板１０中にはまだソース拡散層１８及びドレイン拡散
層１９が形成されていない。また、同一の符号について
は上記実施例と同様であるため、重複説明を省略する。Fourth Embodiment FIGS. 7 and 8 are views for explaining a manufacturing process of a semiconductor device according to a fourth embodiment of the present invention. The process before FIG. 7A is almost the same as the process up to FIG. 5E of the second embodiment, but the impurity is not introduced in FIG. The source diffusion layer 18 and the drain diffusion layer 19 are not formed. Further, the same reference numerals are the same as those in the above-described embodiment, and thus the duplicate description will be omitted.
【００３８】これらの図において、２０−１はシリコン
酸化膜１１とのエッチング選択比が高くとれる、例えば
シリコン窒化膜（Ｓｉ3 Ｎ4 ）などからなる第１の層間
絶縁膜、２０−２は例えばＰＳＧなどからなる第２の層
間絶縁膜である。次に、その製造方法について説明す
る。まず、図７（ａ）に示されるように、Ｓｉ3 Ｎ4 か
らなる膜厚２０００Å程度の第１の層間絶縁膜２０−１
上に、ここではＰＳＧからなる第２の層間絶縁膜２０−
２を例えばプラズマＣＶＤ法により膜厚５０００Å程度
堆積させ、これらの層間絶縁膜２０−１、２０−２の膜
厚の合計（７０００Å）が形成するゲート電極２４の厚
さとほぼ同じになるようにする。In these figures, 20-1 is a first interlayer insulating film made of, for example, a silicon nitride film (Si 3 N 4 ) or the like, which has a high etching selection ratio with respect to the silicon oxide film 11, and 20-2 is, for example. This is a second interlayer insulating film made of PSG or the like. Next, the manufacturing method will be described. First, as shown in FIG. 7A, the first interlayer insulating film 20-1 made of Si 3 N 4 and having a film thickness of about 2000 Å.
In addition, the second interlayer insulating film 20-
2 is deposited by, for example, a plasma CVD method to a thickness of about 5000 Å so that the total thickness (7000 Å) of the interlayer insulating films 20-1 and 20-2 is almost the same as the thickness of the gate electrode 24 to be formed. ..
【００３９】次に、図７（ｂ）に示されるように、ゲー
ト電極材料を埋め込んで形成するためのゲート開口部２
３を形成する。具体的には、第２の層間絶縁膜２０−２
上にゲート電極幅（ここでは０．２５〜０．３５μｍ）
の開口部を有する図示しないレジストマスクをパターニ
ング形成し、これをマスクとしてＣＦ4 ＋ＣＨＦ3 （Ｎ
2 換算体積比３：７、ガス圧０．１５〜０．２０ｔｏｒ
ｒ）の化合物気体を使って、出力４００ＷのＲＩＥによ
りＰＳＧ膜を異方性エッチングする。そして、アッシン
グなどで上記レジストマスクを除去した後、開口部を有
する第２の層間絶縁膜２０−２をマスクとして、その下
の第１の層間絶縁膜２０−１をＣＦ4 ＋Ｏ2 などのガス
を用いてＲＩＥ等によりシリコン酸化膜１１が露出する
ように異方性エッチングを行う。この場合、シリコン窒
化膜とゲート酸化膜とは、エッチング選択比（８〜１
０）が高くとれるため、ゲート絶縁膜１１に与えるダメ
ージが少なくて済むという利点がある。そして、露出し
たゲート絶縁膜１１は、再酸化して膜厚を５０〜８０Å
とする。Next, as shown in FIG. 7B, the gate opening 2 for burying and forming the gate electrode material.
3 is formed. Specifically, the second interlayer insulating film 20-2
Gate electrode width on top (here 0.25 to 0.35 μm)
Is formed by patterning a resist mask (not shown) having openings of CF 4 + CHF 3 (N
2 conversion volume ratio 3: 7, gas pressure 0.15 to 0.20 torr
The PSG film is anisotropically etched by RIE with an output of 400 W using the compound gas of r). Then, after removing the resist mask by ashing or the like, the second interlayer insulating film 20-2 having an opening is used as a mask and the first interlayer insulating film 20-1 thereunder is subjected to a gas such as CF 4 + O 2. Is used to perform anisotropic etching by RIE or the like so that the silicon oxide film 11 is exposed. In this case, the silicon nitride film and the gate oxide film have an etching selection ratio (8 to 1).
Since 0) can be set high, there is an advantage that damage to the gate insulating film 11 can be reduced. Then, the exposed gate insulating film 11 is re-oxidized to have a film thickness of 50 to 80Å.
And
【００４０】次に、図７（ｃ）に示されるように、ゲー
ト開口部２３内をゲート電極材料で埋め込むように、ｎ
型の不純物をドープした導電性のポリシリコンをＣＶＤ
法により成長させた後、第２の層間絶縁膜２０−２をス
トッパとしてポリッシングを行って、図示した形状のゲ
ート電極２４を形成することができる。次に、図８
（ｄ）に示すように、第２の層間絶縁膜２０−２をバッ
ファードふっ酸（ＢＨＦ）などを使ってエッチバックさ
せてＰＳＧ膜を除去する。そして、その後、ゲート電極
２４をマスクとしてｐ型のシリコン基板中に、第１の層
間絶縁膜２０−１及びゲート絶縁膜１１を通して例えば
Ａｓ+ をイオン注入し、不純物が導入された領域（破線
部分）をアニール処理によって活性化し、ソース拡散層
１８とドレイン拡散層とを形成する（図８（ｅ））。Next, as shown in FIG. 7C, n is formed by filling the inside of the gate opening 23 with the gate electrode material.
CVD of conductive polysilicon doped with type impurities
After the growth by the method, polishing is performed using the second interlayer insulating film 20-2 as a stopper to form the gate electrode 24 having the illustrated shape. Next, FIG.
As shown in (d), the second interlayer insulating film 20-2 is etched back using buffered hydrofluoric acid (BHF) or the like to remove the PSG film. Then, after that, for example, As + is ion-implanted through the first interlayer insulating film 20-1 and the gate insulating film 11 into the p-type silicon substrate using the gate electrode 24 as a mask, and a region where an impurity is introduced (broken line portion) Is activated by an annealing treatment to form the source diffusion layer 18 and the drain diffusion layer (FIG. 8E).
【００４１】次に、図８（ｆ）に示すように、ＳＯＧを
全面に厚く塗布した後、熱処理を行ってＳｉＯ2 からな
る平坦な層間絶縁膜３０を形成する。そして、その層間
絶縁膜３０及び第１の層間絶縁膜２０−１には、それぞ
れソース、ゲート、ドレインの各コンタクトホール３
１、３２、３３を形成した後、それぞれに引出電極３
４、３５、３６を形成して、図に示すようなＭＯＳ型ト
ランジスタを形成する。Next, as shown in FIG. 8F, SOG is applied over the entire surface thickly and then heat-treated to form a flat interlayer insulating film 30 made of SiO 2 . Then, in the interlayer insulating film 30 and the first interlayer insulating film 20-1, the contact holes 3 for the source, the gate, and the drain, respectively.
After forming 1, 32, and 33, the extraction electrode 3 is formed on each of them.
4, 35 and 36 are formed to form a MOS type transistor as shown in the figure.
【００４２】このように、本第４実施例の場合は、ゲー
ト絶縁膜１１がダメージを受けることなくゲート電極２
４を形成することができると共に、形成したゲート電極
２４をマスクとしてソース／ドレイン拡散層１８、１９
をセルフアラインで容易に形成することができる。As described above, in the case of the fourth embodiment, the gate electrode 2 is not damaged by the gate insulating film 11.
4 can be formed, and the source / drain diffusion layers 18 and 19 can be formed by using the formed gate electrode 24 as a mask.
Can be easily formed by self-alignment.
【００４３】[0043]
【発明の効果】以上説明したように、請求項１記載の発
明によれば、ゲート絶縁膜上に、ゲート絶縁膜とエッチ
ング選択比の高くとれる層間絶縁膜を形成し、層間絶縁
膜のゲート形成領域にゲート開口部を形成し、その中に
ゲート電極材料を埋め込んでゲート電極を形成するよう
にしたので、従来のようにゲート絶縁膜をエッチングス
トッパに用いる必要がなく、ゲート絶縁膜へのダメージ
が少なくなって、集積化によりゲート絶縁膜が薄膜化し
ても、素子の信頼性を維持することができる。また、ゲ
ート電極は、層間絶縁膜の抜きパターンによって形成で
きるので、例えば高アスペクト比を持ったゲート電極を
容易に形成することができ、ＣＭＯＳロジックなどを高
速化することができる。さらに、ゲート電極は埋め込み
により形成されるので、ゲート電極の形成と同時にゲー
ト電極上部が平坦化されており、その上の上層配線や素
子などを容易に形成することができる。As described above, according to the first aspect of the present invention, an interlayer insulating film having a high etching selection ratio to the gate insulating film is formed on the gate insulating film, and the gate of the interlayer insulating film is formed. Since the gate opening is formed in the area and the gate electrode material is embedded in it to form the gate electrode, it is not necessary to use the gate insulating film as an etching stopper as in the conventional case, and the gate insulating film is not damaged. The reliability of the device can be maintained even if the gate insulating film is thinned due to the decrease in the number of devices. Further, since the gate electrode can be formed by the pattern of the interlayer insulating film, a gate electrode having a high aspect ratio can be easily formed, and the speed of CMOS logic can be increased. Further, since the gate electrode is formed by embedding, the upper part of the gate electrode is flattened at the same time as the gate electrode is formed, and the upper layer wiring or element on the gate electrode can be easily formed.
【００４４】請求項２記載の発明によれば、請求項１記
載の効果に加えて、層間絶縁膜のゲート開口部の両側壁
部にサイドウォールを形成し、そのゲート開口部内に導
電材料を埋め込んでゲート電極を形成するので、形成す
るサイドウォールの大きさを変えるだけで、ゲートの実
効長を容易に制御することができる。請求項３記載の発
明によれば、ゲート絶縁膜上に第１の層間絶縁膜と第２
の層間絶縁膜とを形成した後、ゲート電極形成領域にゲ
ート開口部を形成し、ゲート電極材料を埋め込んでゲー
ト電極を形成した後、第２の層間絶縁膜を除去してゲー
ト電極をマスクとしてイオン注入を行い、ソース／ドレ
イン拡散層を形成するので、ゲート電極形成時にゲート
絶縁膜へのダメージが少なくて済み、高い信頼性が得ら
れると共に、ソース／ドレイン拡散層をセルフアライン
で容易に形成することができる。According to the invention of claim 2, in addition to the effect of claim 1, sidewalls are formed on both side walls of the gate opening of the interlayer insulating film, and a conductive material is embedded in the gate opening. Since the gate electrode is formed by using, the effective length of the gate can be easily controlled only by changing the size of the side wall to be formed. According to the invention of claim 3, the first interlayer insulating film and the second interlayer insulating film are formed on the gate insulating film.
After forming the inter-layer insulating film of, the gate opening is formed in the gate electrode forming region, the gate electrode material is embedded to form the gate electrode, and then the second inter-layer insulating film is removed to use the gate electrode as a mask. Ion implantation is performed to form the source / drain diffusion layers, so damage to the gate insulating film during gate electrode formation can be reduced, high reliability can be obtained, and source / drain diffusion layers can be easily formed by self-alignment. can do.
【図１】本発明の第１実施例に係る半導体装置の製造工
程を説明する図である。FIG. 1 is a diagram illustrating a manufacturing process of a semiconductor device according to a first embodiment of the invention.
【図２】本発明の第１実施例に係る半導体装置の製造工
程を説明する図である。FIG. 2 is a diagram illustrating a manufacturing process of the semiconductor device according to the first embodiment of the invention.
【図３】本発明の第１実施例に係る半導体装置の製造工
程を説明する図である。FIG. 3 is a diagram illustrating a manufacturing process of the semiconductor device according to the first embodiment of the invention.
【図４】本発明の第２実施例に係る半導体装置の製造工
程を説明する図である。FIG. 4 is a diagram illustrating a manufacturing process of the semiconductor device according to the second exemplary embodiment of the present invention.
【図５】本発明の第２実施例に係る半導体装置の製造工
程を説明する図である。FIG. 5 is a diagram illustrating a manufacturing process of the semiconductor device according to the second embodiment of the invention.
【図６】本発明の第３実施例に係る半導体装置の製造工
程を説明する図である。FIG. 6 is a diagram illustrating a manufacturing process of the semiconductor device according to the third exemplary embodiment of the present invention.
【図７】本発明の第４実施例に係る半導体装置の製造工
程を説明する図である。FIG. 7 is a diagram illustrating a manufacturing process of the semiconductor device according to the fourth exemplary embodiment of the present invention.
【図８】本発明の第４実施例に係る半導体装置の製造工
程を説明する図である。FIG. 8 is a diagram illustrating a manufacturing process of the semiconductor device according to the fourth exemplary embodiment of the present invention.
【図９】従来の半導体装置の構成を示す図である。FIG. 9 is a diagram showing a configuration of a conventional semiconductor device.
１０ シリコン基板 １１ シリコン酸化膜（ゲート絶縁膜） １５ 素子分離領域（ＬＯＣＯＳ） １８ ソース拡散層 １９ ドレイン拡散層 ２０ 層間絶縁膜 ２０−１ 第１の層間絶縁膜 ２０−２ 第２の層間絶縁膜 ２３ ゲート開口部 ２４ ゲート電極 ２９ａ、２９ｂ サイドウォール Reference Signs List 10 silicon substrate 11 silicon oxide film (gate insulating film) 15 element isolation region (LOCOS) 18 source diffusion layer 19 drain diffusion layer 20 interlayer insulating film 20-1 first interlayer insulating film 20-2 second interlayer insulating film 23 Gate opening 24 Gate electrodes 29a, 29b Side wall
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川上 圭子 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 布藤 渉 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Keiko Kawakami 1015 Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture, Fujitsu Limited (72) Inventor Wataru Fudo, 1015, Kamedotachu, Nakahara-ku, Kawasaki City, Kanagawa Prefecture, Fujitsu Limited
Claims (3)
において、 シリコン基板（１０）上の素子形成領域にゲート絶縁膜
（１１）を形成する工程と、 該ゲート絶縁膜（１１）上に形成するゲート電極とほぼ
同じ厚さであって、前記ゲート絶縁膜（１１）に対して
エッチング選択比の高い層間絶縁膜（２０）を形成する
工程と、 該層間絶縁膜（２０）のゲート電極形成領域を除去して
ゲート開口部（２３）を形成する工程と、 該ゲート開口部（２３）内に導電材料を埋め込んでゲー
ト電極（２４）を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。1. A method of manufacturing a semiconductor device having a MOS structure, including a step of forming a gate insulating film (11) in an element formation region on a silicon substrate (10), and forming the gate insulating film (11) on the gate insulating film (11). A step of forming an interlayer insulating film (20) having substantially the same thickness as the gate electrode and having a high etching selection ratio with respect to the gate insulating film (11), and a gate electrode forming region of the interlayer insulating film (20) And a step of forming a gate opening (23) by removing the gate, and a step of burying a conductive material in the gate opening (23) to form a gate electrode (24). Manufacturing method.
ａ），（２３ｂ）に絶縁材料からなるサイドウォール
（２９ａ），（２９ｂ）を形成する工程と、 該サイドウォール（２９ａ），（２９ｂ）が形成された
ゲート開口部（２３）内に導電材料を埋め込んでゲート
電極（２４）を形成する工程と、 を含むことを特徴とする請求項１記載の半導体装置の製
造方法。2. After forming the gate opening (23), both side wall portions (23) of the gate opening (23) are further formed.
a) and (23b), a step of forming sidewalls (29a) and (29b) made of an insulating material, and a conductive material in the gate opening (23) in which the sidewalls (29a) and (29b) are formed. The method for manufacturing a semiconductor device according to claim 1, further comprising: a step of burying the gate to form a gate electrode (24).
において、 シリコン基板（１０）上の素子形成領域にゲート絶縁膜
（１１）を形成する工程と、 前記ゲート絶縁膜（１１）上にゲート絶縁膜（１１）に
対してエッチング選択比の高い第１の層間絶縁膜（２０
−１）を薄く形成する工程と、 該第１の層間絶縁膜（２０−１）上に第２の層間絶縁膜
（２０−２）を形成し、両膜厚の合計が形成するゲート
電極とほぼ同じ厚さになるように形成する工程と、 前記第１の層間絶縁膜（２０−１）と前記第２の層間絶
縁膜（２０−２）とにわたるゲート電極形成領域を除去
してゲート開口部（２３）を形成する工程と、 該ゲート開口部（２３）内に導電材料を埋め込んでゲー
ト電極（２４）を形成する工程と、 前記第２の層間絶縁膜（２０−２）を除去してゲート電
極（２４）及び第１の層間絶縁膜（２０−１）を露出さ
せる工程と、 前記ゲート電極（２４）をマスクとし、第１の層間絶縁
膜（２０−１）を通してゲート絶縁膜（１１）下のシリ
コン基板（１０）中にソース／ドレイン拡散層（１
８），（１９）を形成する不純物をイオン注入する工程
と、 を含むことを特徴とする半導体装置の製造方法。3. A method of manufacturing a semiconductor device having a MOS structure, comprising the steps of forming a gate insulating film (11) in an element formation region on a silicon substrate (10), and gate insulating film on the gate insulating film (11). A first interlayer insulating film (20) having a high etching selection ratio with respect to the film (11).
-1) is thinly formed, and a second interlayer insulating film (20-2) is formed on the first interlayer insulating film (20-1), and a gate electrode is formed by a total of both film thicknesses. A step of forming so as to have substantially the same thickness, and removing a gate electrode formation region extending over the first interlayer insulating film (20-1) and the second interlayer insulating film (20-2) to form a gate opening. Part (23), a step of burying a conductive material in the gate opening (23) to form a gate electrode (24), and removing the second interlayer insulating film (20-2). Exposing the gate electrode (24) and the first interlayer insulating film (20-1) by using the gate electrode (24) as a mask and passing through the first interlayer insulating film (20-1) through the gate insulating film (20-1). 11) A source / drain diffusion layer (1
8), and a step of ion-implanting impurities forming (19), and a method for manufacturing a semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP216492A JPH05190565A (en) | 1992-01-09 | 1992-01-09 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP216492A JPH05190565A (en) | 1992-01-09 | 1992-01-09 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05190565A true JPH05190565A (en) | 1993-07-30 |
Family
ID=11521724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP216492A Withdrawn JPH05190565A (en) | 1992-01-09 | 1992-01-09 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05190565A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6204128B1 (en) | 1998-10-26 | 2001-03-20 | Matsushita Electronics Corporation | Method for fabricating semiconductor device |
| KR100705308B1 (en) * | 1998-08-26 | 2007-04-11 | 루센트 테크놀러지스 인크 | Dual-polysilicon Structures in integrated circuits and a method for making them |
| JP2008171872A (en) * | 2007-01-09 | 2008-07-24 | Elpida Memory Inc | Semiconductor device and manufacturing method thereof |
| CN116779611A (en) * | 2023-08-17 | 2023-09-19 | 合肥晶合集成电路股份有限公司 | Semiconductor structure and preparation method thereof |
-
1992
- 1992-01-09 JP JP216492A patent/JPH05190565A/en not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100705308B1 (en) * | 1998-08-26 | 2007-04-11 | 루센트 테크놀러지스 인크 | Dual-polysilicon Structures in integrated circuits and a method for making them |
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| JP2008171872A (en) * | 2007-01-09 | 2008-07-24 | Elpida Memory Inc | Semiconductor device and manufacturing method thereof |
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| CN116779611B (en) * | 2023-08-17 | 2023-11-28 | 合肥晶合集成电路股份有限公司 | Semiconductor structure and preparation method thereof |
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