JPH05291522A - クロック同期放電回路 - Google Patents

Abstract

(57)【要約】 【目的】 バイポーラスタティックＲＡＭにおいてメモ
リセルを選択するための配線の放電を高速で行うことが
でき、しかもサイクル時間の増大が生じないクロック同
期放電回路を実現する。 【構成】 選択線の選択信号がベースに供給されるｎｐ
ｎバイポーラトランジスタＱ３１、比較回路（Ｑ３２、
Ｑ３３）、ｎｐｎバイポーラトランジスタＱ３４、イン
バータ回路（Ｑ３５、Ｑ３６、Ｒ２２）、放電制御用の
ｎｐｎバイポーラトランジスタＱＤ、定電流源Ｉ_DIS 、
Ｉ_CLOCK などによりクロック同期放電回路を構成する。
比較回路（Ｑ３２、Ｑ３３）の入力にクロックを供給
し、このクロックにより、ｎｐｎバイポーラトランジス
タＱＤを通して放電を行うべき選択線に流す放電電流Ｉ
_DIS を制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、クロック同期放電回
路に関し、特に、バイポーラスタティックＲＡＭに適用
して好適なものである。

【０００２】

【従来の技術】バイポーラスタティックＲＡＭは、高速
の半導体メモリとしてコンピュータのメモリなどに使用
され、より一層の高速化及び大容量化を目指して開発が
進められている。

【０００３】このバイポーラスタティックＲＡＭの高速
化を図るためには、そのサイクル時間（読み出し／書き
込みの開始から次の読み出し／書き込みの開始までの時
間）を短縮する必要がある。ところで、このバイポーラ
スタティックＲＡＭにおいてワード線またはビット線を
選択する際には、その前に選択されたワード線またはビ
ット線の放電を行う必要があるが、バイポーラスタティ
ックＲＡＭのサイクル時間を短縮するためには、最も負
荷が重いワード線の放電を高速で行うことが重要であ
る。

【０００４】このようにバイポーラスタティックＲＡＭ
においてワード線の放電を行うために用いられる従来の
放電回路の一例を図１３に示す。この放電回路はダイオ
ード結合放電回路と呼ばれるものである。

【０００５】図１３において、ワード線ＷＬ１´に対し
てｎｐｎバイポーラトランジスタＱＤ１´及びダイオー
ドＤ１´から成る放電回路が設けられ、ワード線ＷＬ２
´に対してｎｐｎバイポーラトランジスタＱＤ２´及び
ダイオードＤ２´から成る放電回路が設けられている。
これらのｎｐｎバイポーラトランジスタＱＤ１´、ＱＤ
２´のエミッタには定電流源Ｉ_DIS ´が接続されてい
る。

【０００６】この図１３に示す放電回路の動作を図１４
を参照しながら説明すると次の通りである。

【０００７】すなわち、図１３及び図１４に示すよう
に、ワード線ＷＬ１´が選択状態にあってその電位が高
レベル、ワード線ＷＬ２´が非選択状態にあってその電
位が低レベルにある時には、ｎｐｎバイポーラトランジ
スタＱＤ１´はオン状態、ｎｐｎバイポーラトランジス
タＱＤ２´はオフ状態にあり、ワード線ＷＬ１´からｎ
ｐｎバイポーラトランジスタＱＤ１´を通って放電電流
Ｉ_DIS ´が流れ、一方、ワード線ＷＬ２´からは放電電
流Ｉ_DIS ´は流れない。

【０００８】ここで、ワード線ＷＬ１´が非選択状態、
ワード線ＷＬ２´が選択状態に変化する際には、ワード
線ＷＬ１´の放電が行われてその電位が低下し、一方、
ワード線ＷＬ２´は充電が行われてその電位が上昇す
る。この場合、ワード線ＷＬ１´の放電は最初は高速で
行われてその電位が急速に低下するが、このワード線Ｗ
Ｌ１´の電位とワード線ＷＬ２´の電位との大小関係が
逆転する時点でこのワード線ＷＬ１´を流れる放電電流
Ｉ_DIS ´が急激に減少することにより、この時点以後の
ワード線ＷＬ１´の電位の低下の速さは遅くなる。

【０００９】図１５はバイポーラスタティックＲＡＭに
おいてワード線の放電を行うために用いられる従来の放
電回路の他の例を示す。この放電回路は遅延型放電回路
と呼ばれ、近年多用されているものである。

【００１０】図１５において、ワード線ＷＬ１´に対し
てｎｐｎバイポーラトランジスタＱＤ１´、ダイオード
Ｄ１´、抵抗Ｒ１´、Ｒ２´及び容量Ｃ１´から成る放
電回路が設けられ、ワード線ＷＬ２´に対してｎｐｎバ
イポーラトランジスタＱＤ２´、ダイオードＤ２´、抵
抗Ｒ３´、Ｒ４´及び容量Ｃ２´から成る放電回路が設
けられている。ここで、ｎｐｎバイポーラトランジスタ
ＱＤ１´、ＱＤ２´のエミッタには定電流源Ｉ_DIS ´が
接続されている。また、抵抗Ｒ２´、Ｒ４´の一端には
放電持続用の定電流源Ｉ_KEEPが接続されている。

【００１１】この図１５に示す放電回路の動作を図１６
を参照しながら説明すると次の通りである。

【００１２】図１５及び図１６に示すように、ワード線
ＷＬ１´が選択状態、ワード線ＷＬ２´が非選択状態に
ある時には、図１３に示す放電回路と同様に、ワード線
ＷＬ１´からｎｐｎバイポーラトランジスタＱＤ１´を
通って放電電流Ｉ_DIS ´が流れる。そして、この場合に
は、その後にワード線ＷＬ１´の電位とワード線ＷＬ２
´の電位との大小関係が逆転してからも、抵抗Ｒ１´及
び容量Ｃ１´から成るＲＣ遅延回路により決まる遅延時
間だけワード線ＷＬ１´を流れる放電電流Ｉ_DIS ´が維
持される。これによって、ワード線ＷＬ１´の放電が終
始高速で行われることになる。

【００１３】図１７はバイポーラスタティックＲＡＭに
おいてワード線の放電を行うために用いられる従来の放
電回路のさらに他の例を示す。この放電回路は自己制御
型放電回路と呼ばれるものである。

【００１４】図１７において、ワード線ＷＬ´に対して
ｎｐｎバイポーラトランジスタＱ１´、ＱＤ´、ダイオ
ードＤ１´、Ｄ２´、Ｄ３´、Ｄ４´及び抵抗Ｒ１´、
Ｒ２´から成る放電回路が設けられている。

【００１５】この図１７に示す放電回路の動作を図１８
を参照しながら説明すると次の通りである。

【００１６】図１７及び図１８に示すように、ｎｐｎバ
イポーラトランジスタＱ１´のベースに供給されるワー
ド線選択用のデコーダ（ロウデコーダ）の出力が高レベ
ルから立ち下がり始める時点から放電電流Ｉ_DIS ´が増
大し、この時点から一定時間、すなわちｎｐｎバイポー
ラトランジスタＱ１´のベースに供給されるデコーダの
出力が高レベルから低レベルに立ち下がってからｎｐｎ
バイポーラトランジスタＱＤ´がオンすることによるス
イッチオン遅延時間の経過後に放電電流Ｉ_DIS´が最大
値に達した時点でこの放電電流Ｉ_DIS ´によりワード線
ＷＬ´の放電が行われてこのワード線ＷＬ´の電位は高
レベルから立ち下がる。これによって、ワード線ＷＬ´
の放電が終始高速で行われることになる。

【００１７】

【発明が解決しようとする課題】上述の図１３に示す従
来の放電回路は、図１４Ａに示すように、ワード線ＷＬ
１´の電位とワード線ＷＬ２´の電位との大小関係が逆
転する時点から放電の速さが遅くなってしまうことによ
り、ワード線ＷＬ１´の放電を高速で行うことができな
いという問題がある。

【００１８】また、上述の図１５に示す従来の放電回路
は、ワード線ＷＬ１´の放電自身は高速で行うことがで
きるものの、放電電流Ｉ_DIS ´がワード線ＷＬ１´から
ワード線ＷＬ２´に切り換わるのに要する時間、すなわ
ちターンオーバ時間（図１６Ｂ参照）が長いことから、
サイクル時間が長くなってしまうという問題がある。

【００１９】さらに、上述の図１７に示す従来の放電回
路は、ワード線ＷＬの放電自身は高速で行うことができ
るものの、スイッチオン遅延時間（図１８参照）の分だ
け全放電時間が長くなることから、上述と同様にサイク
ル時間が長くなってしまうという問題がある。

【００２０】従って、この発明の目的は、例えばバイポ
ーラスタティックＲＡＭにおいてメモリセルの選択に用
いられる配線の放電を高速で行うことができ、しかもサ
イクル時間の増大が生じないクロック同期放電回路を提
供することにある。

【００２１】

【課題を解決するための手段】上記目的を達成するため
に、この発明によるクロック同期放電回路は、そのコレ
クタが放電を行うべき配線（例えば、ＳＬ１）に接続さ
れ、そのエミッタが第一の定電流源（Ｉ_DIS ）を介して
第一の電源電圧を供給する第一の電源に接続された第一
のバイポーラトランジスタ（ＱＤ）と、そのエミッタが
共通に接続され、これらの共通に接続されたエミッタが
第二の定電流源（Ｉ_CLOCK ）を介して第一の電源に接続
された第二のバイポーラトランジスタ（Ｑ３２）及び第
三のバイポーラトランジスタ（Ｑ３３）により構成さ
れ、その入力にクロックが供給される比較回路と、その
エミッタが第二のバイポーラトランジスタ（Ｑ３２）の
コレクタに接続され、そのコレクタが抵抗（Ｒ２１）を
介して第一の電源電圧よりも高い第二の電源電圧を供給
する第二の電源に接続され、そのベースに配線（ＳＬ
１）を選択するための選択信号が供給される第四のバイ
ポーラトランジスタ（Ｑ３１）と、そのエミッタが第三
のバイポーラトランジスタ（Ｑ３３）のコレクタに接続
され、そのコレクタが第四のバイポーラトランジスタ
（Ｑ３１）のコレクタに接続された第五のバイポーラト
ランジスタ（Ｑ３４）と、第四のバイポーラトランジス
タ（Ｑ３１）のコレクタからの出力が入力として供給さ
れ、その出力が第一のバイポーラトランジスタ（ＱＤ）
のベース及び第五のバイポーラトランジスタ（Ｑ３４）
のベースに伝達されるインバータ回路とを有し、クロッ
クに同期して第一の定電流源（Ｉ_DIS ）による電流によ
り配線（ＳＬ１）の放電が行われるようにしたものであ
る。

【００２２】

【作用】上述のように構成されたこの発明によるクロッ
ク同期放電回路によれば、第四のバイポーラトランジス
タ（Ｑ３１）のベースに高レベルの選択信号が供給され
ていて放電を行うべき配線（ＳＬ１）が選択されている
状態で、比較回路の入力に供給されるクロックが高レベ
ルにある半サイクルにおいては、第二のバイポーラトラ
ンジスタ（Ｑ３２）がオン状態、第三のバイポーラトラ
ンジスタ（Ｑ３３）がオフ状態にあり、第二のバイポー
ラトランジスタ（Ｑ３２）、第四のバイポーラトランジ
スタ（Ｑ３１）及び抵抗（Ｒ２１）を通って第二の定電
流源（Ｉ_CLOCK ）による電流が流れる。そして、抵抗
（Ｒ２１）での電圧降下により第四のバイポーラトラン
ジスタ（Ｑ３１）のコレクタからの出力は低レベルにな
り、この低レベルの出力がインバータ回路の入力に供給
される。すると、このインバータ回路の出力は高レベル
になり、この高レベルの出力が第一のバイポーラトラン
ジスタ（ＱＤ）のベースに伝達されることによりこの第
一のバイポーラトランジスタ（ＱＤ）はオン状態にな
る。この結果、この第一のバイポーラトランジスタ（Ｑ
Ｄ）を通って第一の定電流源（Ｉ_DIS ）による放電電流
が配線（ＳＬ１）に流れる。

【００２３】次に、配線（ＳＬ１）が非選択状態にな
る、比較回路の入力に供給されるクロックが低レベルに
ある半サイクルにおいては、第二のバイポーラトランジ
スタ（Ｑ３２）がオフ状態、第三のバイポーラトランジ
スタ（Ｑ３３）がオン状態になる。一方、インバータ回
路から高レベルの出力がそのベースに供給されることに
より第五のバイポーラトランジスタ（Ｑ３４）はオン状
態を保持する。これによって、第三のバイポーラトラン
ジスタ（Ｑ３３）、第五のバイポーラトランジスタ（Ｑ
３４）及び抵抗（Ｒ２１）を通って第二の定電流源（Ｉ
_CLOCK ）による電流が流れる。この結果、第一のバイポ
ーラトランジスタ（ＱＤ）のオン状態が保持され、この
第一のバイポーラトランジスタ（ＱＤ）を通って第一の
定電流源（Ｉ_DIS ）による電流が配線（ＳＬ１）に流れ
続ける。

【００２４】以上により、配線（ＳＬ１）の放電を高速
で行うことができる。しかも、この放電はクロックに同
期して行われるため、サイクル時間の増大は生じない。

【００２５】

【実施例】以下、この発明の一実施例について図面を参
照しながら説明する。なお、実施例の全図において、同
一または対応する部分には同一の符号を付す。

【００２６】図１はこの発明の一実施例によるセルフタ
イム型バイポーラスタティックＲＡＭを示し、特にその
メモリセルアレイにおける二つのＳＣＲメモリセルの部
分を示したものである。

【００２７】図１において、ＵＷＬ１、ＵＷＬ２は上側
ワード線、ＬＷＬ１、ＬＷＬ２は下側ワード線、ＢＬ
１、ＢＬ２はビット線、ＲＬは読み出し線、ＳＬ１、Ｓ
Ｌ２は選択線を示す。Ｖ_EEは電源電圧であり、負電圧で
ある。

【００２８】この実施例においては、上側ワード線ＵＷ
Ｌ１、ＵＷＬ２及び下側ワード線ＬＷＬ１、ＬＷＬ２は
それぞれ所定の電位に固定される。具体的には、上側ワ
ード線ＵＷＬ１、ＵＷＬ２の電位及び下側ワード線ＬＷ
Ｌ１、ＬＷＬ２の電位は、例えば従来のバイポーラスタ
ティックＲＡＭにおけるＳＣＲメモリセルの選択時の上
側ワード線の電位及び下側ワード線の電位にそれぞれ固
定される。このように上側ワード線ＵＷＬ１、ＵＷＬ２
及び下側ワード線ＬＷＬ１、ＬＷＬ２の電位を固定する
と、これらの上側ワード線ＵＷＬ１、ＵＷＬ２及び下側
ワード線ＬＷＬ１、ＬＷＬ２によりＳＣＲメモリセルを
選択することができなくなるが、この実施例において
は、後述のように選択線ＳＬ１、ＳＬ２によりＳＣＲメ
モリセルの選択を行うことができる。

【００２９】さて、この場合には、ｎｐｎバイポーラト
ランジスタＱ１、Ｑ２とｐｎｐバイポーラトランジスタ
Ｑ３、Ｑ４とにより一つのＳＣＲメモリセルが構成さ
れ、ｎｐｎバイポーラトランジスタＱ５、Ｑ６とｐｎｐ
バイポーラトランジスタＱ７、Ｑ８とによりもう一つの
ＳＣＲメモリセルが構成されている。これらのＳＣＲメ
モリセルは同一の構成を有するので、以下においてはｎ
ｐｎバイポーラトランジスタＱ１、Ｑ２とｐｎｐバイポ
ーラトランジスタＱ３、Ｑ４とにより構成されたＳＣＲ
メモリセルについてだけ説明する。

【００３０】このＳＣＲメモリセルにおいて、ｎｐｎバ
イポーラトランジスタＱ１及びｐｎｐバイポーラトラン
ジスタＱ３はそれぞれ駆動トランジスタ及び負荷トラン
ジスタとして用いられ、同様に、ｎｐｎバイポーラトラ
ンジスタＱ２及びｐｎｐバイポーラトランジスタＱ４は
それぞれ駆動トランジスタ及び負荷トランジスタとして
用いられる。これらのｎｐｎバイポーラトランジスタＱ
１及びｐｎｐバイポーラトランジスタＱ３はＳＣＲ接続
され、同様に、ｎｐｎバイポーラトランジスタＱ２及び
ｐｎｐバイポーラトランジスタＱ４もＳＣＲ接続されて
いる。この場合、ｎｐｎバイポーラトランジスタＱ２の
ベースはｎｐｎバイポーラトランジスタＱ１のコレクタ
に接続され、このコレクタは記憶ノードＮ１を含む。同
様に、ｎｐｎバイポーラトランジスタＱ１のベースはｎ
ｐｎバイポーラトランジスタＱ２のコレクタに接続さ
れ、このコレクタは記憶ノードＮ２を含む。また、ｐｎ
ｐバイポーラトランジスタＱ３のベースは記憶ノードＮ
１に接続され、そのコレクタはｎｐｎバイポーラトラン
ジスタＱ１のベース及び記憶ノードＮ２に接続されてい
る。同様に、ｐｎｐバイポーラトランジスタＱ４のベー
スは記憶ノードＮ２に接続され、そのコレクタはｎｐｎ
バイポーラトランジスタＱ２のベース及び記憶ノードＮ
１に接続されている。

【００３１】また、ｐｎｐバイポーラトランジスタＱ
３、Ｑ４のエミッタは上側ワード線ＵＷＬ１に接続され
ている。一方、ｎｐｎバイポーラトランジスタＱ１、Ｑ
２のエミッタは下側ワード線ＬＷＬ１に接続されてい
る。

【００３２】この実施例においては、各ＳＣＲメモリセ
ルに対して前置センス増幅器が一体的に設けられてい
る。この場合、ｎｐｎバイポーラトランジスタＱ１、Ｑ
２とｐｎｐバイポーラトランジスタＱ３、Ｑ４とにより
構成されたＳＣＲメモリセルに対する前置センス増幅器
はｎｐｎバイポーラトランジスタＱＳ１、ＱＳ２、ＱＲ
１により構成され、ｎｐｎバイポーラトランジスタＱ
５、Ｑ６とｐｎｐバイポーラトランジスタＱ７、Ｑ８と
により構成されたＳＣＲメモリセルに対する前置センス
増幅器はｎｐｎバイポーラトランジスタＱＳ３、ＱＳ
４、ＱＲ２により構成されている。これらの前置センス
増幅器は同一の構成を有するので、以下においてはｎｐ
ｎバイポーラトランジスタＱＳ１、ＱＳ２、ＱＲ１によ
り構成された前置センス増幅器についてだけ説明する。

【００３３】この前置センス増幅器のｎｐｎバイポーラ
トランジスタＱＳ１のベースは記憶ノードＮ１に接続さ
れ、ｎｐｎバイポーラトランジスタＱＳ２のベースは記
憶ノードＮ２に接続されている。また、これらのｎｐｎ
バイポーラトランジスタＱＳ１、ＱＳ２のエミッタは、
ｎｐｎバイポーラトランジスタＱＲ１のコレクタに接続
されている。そして、このｎｐｎバイポーラトランジス
タＱＲ１のベースは選択線ＳＬ１に接続され、そのエミ
ッタは読み出し線ＲＬに接続されている。

【００３４】一方、ビット線ＢＬ１と記憶ノードＮ１と
はｎｐｎバイポーラトランジスタＱＬ１を介して接続さ
れている。この場合、このｎｐｎバイポーラトランジス
タＱＬ１のエミッタがビット線ＢＬ１に接続され、その
コレクタは記憶ノードＮ１に接続されている。同様に、
ビット線ＢＬ２と記憶ノードＮ２とはｎｐｎバイポーラ
トランジスタＱＬ２を介して接続されている。そして、
この場合、このｎｐｎバイポーラトランジスタＱＬ２の
エミッタがビット線ＢＬ２に接続され、そのコレクタは
記憶ノードＮ２に接続されている。これらのｎｐｎバイ
ポーラトランジスタＱＬ１、ＱＬ２のベースは、上述の
ｎｐｎバイポーラトランジスタＱＲ１のベースと同様
に、選択線ＳＬ１に接続されている。なお、ｎｐｎバイ
ポーラトランジスタＱ５、Ｑ６とｐｎｐバイポーラトラ
ンジスタＱ７、Ｑ８とにより構成されたＳＣＲメモリセ
ルに対する、ｎｐｎバイポーラトランジスタＱＬ１、Ｑ
Ｌ２と同様なｎｐｎバイポーラトランジスタをそれぞれ
ＱＬ３、ＱＬ４で示す。この場合、これらのｎｐｎバイ
ポーラトランジスタＱＬ１、ＱＲ１、ＱＬ２は、ｎｐｎ
バイポーラトランジスタＱＬ３、ＱＲ２、ＱＬ４及び図
示省略した他の選択線に接続された同様なｎｐｎバイポ
ーラトランジスタとＥＣＬ接続されている。

【００３５】一方、ビット線ＢＬ１の一端にはビット線
選択用のｎｐｎバイポーラトランジスタＱＣ１が設けら
れ、読み出し線ＲＬの一端には読み出し線選択用のｎｐ
ｎバイポーラトランジスタＱＣ２が設けられ、ビット線
ＢＬ２の一端にはビット線選択用のｎｐｎバイポーラト
ランジスタＱＣ３が設けられている。ここで、これらの
ｎｐｎバイポーラトランジスタＱＣ１、ＱＣ２、ＱＣ３
のベースは共通接続されている。また、このｎｐｎバイ
ポーラトランジスタＱＣ１のエミッタには定電流源Ｉ
_WRITE0が接続され、ｎｐｎバイポーラトランジスタＱＣ
２には定電流源Ｉ_READが接続され、ｎｐｎバイポーラト
ランジスタＱＣ３のエミッタには定電流源Ｉ_WRITE1が接
続されている。なお、これらのｎｐｎバイポーラトラン
ジスタＱＣ１、ＱＣ２、ＱＣ３は、図示省略した他のビ
ット線対における同様なｎｐｎバイポーラトランジスタ
とＥＣＬ接続されている。

【００３６】さらに、ビット線ＢＬ１、ＢＬ２の他端に
は読み出し／書き込み制御用のｎｐｎバイポーラトラン
ジスタＱＷ１、ＱＷ２がそれぞれ設けられている。ここ
で、これらのｎｐｎバイポーラトランジスタＱＷ１、Ｑ
Ｗ２のコレクタは接地されている。

【００３７】次に、上述のように構成されたこの実施例
によるセルフタイム型バイポーラスタティックＲＡＭの
読み出し／書き込み動作について説明する。ここでは、
ｎｐｎバイポーラトランジスタＱ１、Ｑ２とｐｎｐバイ
ポーラトランジスタＱ３、Ｑ４とにより構成されたＳＣ
Ｒメモリセルに対して読み出し／書き込みを行う場合を
考える。

【００３８】読み出し時には、まず、選択線ＳＬ１にメ
モリセル選択信号として所定の正電圧（高レベル）が印
加されてｎｐｎバイポーラトランジスタＱＬ１、ＱＲ
１、ＱＬ２がオンするとともに、ｎｐｎバイポーラトラ
ンジスタＱＣ１、ＱＣ２、ＱＣ３のベースに高レベルの
ビット線選択信号が供給されてこれらのｎｐｎバイポー
ラトランジスタＱＣ１、ＱＣ２、ＱＣ３がオンすること
によりビット線ＢＬ１、ＢＬ２及び読み出し線ＲＬが選
択され、選択線ＳＬ１とビット線ＢＬ１、ＢＬ２及び読
み出し線ＲＬとの交点のＳＣＲメモリセルが選択され
る。この場合、ｎｐｎバイポーラトランジスタＱＲ１が
オンすることにより前置センス増幅器は動作状態とな
る。一方、読み出し／書き込み制御用のｎｐｎバイポー
ラトランジスタＱＷ１、ＱＷ２のベースには高レベルの
読み出し／書き込み制御信号ＷＲＩＴＥ０、ＷＲＩＴＥ
１がそれぞれ供給され、これらのｎｐｎバイポーラトラ
ンジスタＱＷ１、ＱＷ２はオンしている。

【００３９】なお、この場合、上述のように、選択線Ｓ
Ｌ１にそのベースが接続されたｎｐｎバイポーラトラン
ジスタＱＬ１、ＱＲ１、ＱＬ２は他の選択線に接続され
た同様なｎｐｎバイポーラトランジスタとＥＣＬ接続さ
れていることから、この選択線ＳＬ１に印加される電圧
の振幅は、原理的には約１００ｍＶ、実用的には約３０
０ｍＶと極めて低くすることができる。

【００４０】今、ＳＣＲメモリセルのｎｐｎバイポーラ
トランジスタＱ１がオン状態、ｎｐｎバイポーラトラン
ジスタＱ２がオフ状態にあり、記憶ノードＮ１の電位は
低レベル、記憶ノードＮ２の電位は高レベルにあるとす
る。この場合、記憶ノードＮ１の電位は低レベルである
から、この記憶ノードＮ１にそのベースが接続されたｎ
ｐｎバイポーラトランジスタＱＳ１はオフ状態にある。
一方、記憶ノードＮ２の電位は高レベルであるから、こ
の記憶ノードＮ２にそのベースが接続されたｎｐｎバイ
ポーラトランジスタＱＳ２はオン状態にある。この結
果、定電流源Ｉ_READの電流がｎｐｎバイポーラトランジ
スタＱＣ２、ＱＲ１、ＱＳ２を通って図示省略したメイ
ンのセンス増幅器に流れ込み、このセンス増幅器により
ＳＣＲメモリセルの情報の読み出しが行われる。

【００４１】なお、この読み出し時には、読み出し／書
き込み制御用のｎｐｎバイポーラトランジスタＱＷ１、
ＱＷ２がオンしているため、定電流源Ｉ_WRITE0及び定電
流源Ｉ_WRITE1の電流がＳＣＲメモリセルに流れ込むのが
防止されている。また、上述のことからわかるように、
この実施例によるセルフタイム型バイポーラスタティッ
クＲＡＭにおいては、読み出し電流はＳＣＲメモリセル
を通って流れないことに注意すべきである。

【００４２】次に、書き込み時には、ｎｐｎバイポーラ
トランジスタＱＷ２のベースに供給される読み出し／書
き込み制御信号ＷＲＩＴＥ１を低レベルにしてこのｎｐ
ｎバイポーラトランジスタＱＷ２をオフさせるととも
に、ｎｐｎバイポーラトランジスタＱＷ１のベースに供
給される読み出し／書き込み制御信号ＷＲＩＴＥ０は高
レベルのままにしてこのｎｐｎバイポーラトランジスタ
ＱＷ１をオン状態のままにしておく。この場合、定電流
源Ｉ_WRITE1の電流はｎｐｎバイポーラトランジスタＱＣ
３、ＱＬ２、Ｑ２を通って流れ、その結果、ｎｐｎバイ
ポーラトランジスタＱ２はオンする。一方、定電流源Ｉ
_WRITE0の電流はｎｐｎバイポーラトランジスタＱＣ１、
ＱＷ１を通って流れ、ｎｐｎバイポーラトランジスタＱ
１はオフ状態となる。これによって、記憶ノードＮ１の
電位は低レベルから高レベルに、また記憶ノードＮ２の
電位は高レベルから低レベルに変化し、ＳＣＲメモリセ
ルに対する書き込みが行われる。

【００４３】上述のように、この実施例によるセルフタ
イム型バイポーラスタティックＲＡＭにおいては、選択
線ＳＬ１上の論理振幅を例えば３００ｍＶ程度と極めて
小さくすることができることから、この選択線ＳＬ１の
放電時間は非常に短くすることができる。このため、こ
の実施例によるセルフタイム型バイポーラスタティック
ＲＡＭのサイクル時間は、書き込み時間と選択線ＳＬ１
の立ち上げ時間との和によってほぼ決定される。そし
て、この選択線ＳＬ１の立ち上げ時間は、この選択線Ｓ
Ｌ１上の論理振幅が小さいことにより非常に短くするこ
とができるので、サイクル時間の大幅な短縮を図ること
ができる。例えば、２ｋ×９ビットのバイポーラスタテ
ィックＲＡＭにおいては、５ｎｓのサイクル時間を容易
に実現することができる。

【００４４】図２及び図３は、この実施例によるバイポ
ーラスタティックＲＡＭにおいて好適に用いられるセン
ス増幅器を示す。

【００４５】図２に示すセンス増幅器は、主として四つ
のｎｐｎバイポーラトランジスタＱ１１、Ｑ１２、Ｑ１
３、Ｑ１４及び四つの抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４によ
り構成されている。この場合、ｎｐｎバイポーラトラン
ジスタＱ１１のエミッタは定電流源Ｉ_coを介して電源電
圧Ｖ_EEを供給する電源に接続され、そのコレクタは抵抗
Ｒ１を介して接地されている。同様に、ｎｐｎバイポー
ラトランジスタＱ１２のエミッタは定電流源Ｉ_coを介し
て電源電圧Ｖ_EEを供給する電源に接続され、そのコレク
タは抵抗Ｒ２を介して接地されている。Ｃは容量を示
す。

【００４６】また、ｎｐｎバイポーラトランジスタＱ１
３のベースはｎｐｎバイポーラトランジスタＱ１１のベ
ースに接続され、そのエミッタはｎｐｎバイポーラトラ
ンジスタＱ１１のエミッタに接続されている。同様に、
ｎｐｎバイポーラトランジスタＱ１４のベースはｎｐｎ
バイポーラトランジスタＱ１２のベースに接続され、そ
のエミッタはｎｐｎバイポーラトランジスタＱ１２のエ
ミッタに接続されている。さらに、ｎｐｎバイポーラト
ランジスタＱ１３のベースは抵抗Ｒ３を介して接地さ
れ、そのコレクタはｎｐｎバイポーラトランジスタＱ１
４のベースに接続されている。同様に、ｎｐｎバイポー
ラトランジスタＱ１４のベースは抵抗Ｒ４を介して接地
され、そのコレクタはｎｐｎバイポーラトランジスタＱ
１３のベースに接続されている。

【００４７】この図２に示すセンス増幅器においては、
ｎｐｎバイポーラトランジスタＱ１３、Ｑ１４及び抵抗
Ｒ３、Ｒ４により正帰還回路が構成されている。この場
合、この正帰還回路は、ｎｐｎバイポーラトランジスタ
Ｑ１３及び抵抗Ｒ３から成るインバータとｎｐｎバイポ
ーラトランジスタＱ１４及び抵抗Ｒ４から成るインバー
タとの二つのインバータの一方の出力を他方の入力に交
差接続した構成を有する。そして、この正帰還回路によ
る正帰還により、ｎｐｎバイポーラトランジスタＱ１
１、Ｑ１２のエミッタにおける電圧振幅ΔＶ_E の一部が
抵抗Ｒ３、Ｒ４にシフトされ、これによってｎｐｎバイ
ポーラトランジスタＱ１１、Ｑ１２のエミッタにおける
電圧振幅ΔＶ_E が実効的に減少する。図２において、こ
の正帰還の例を矢印で示す。

【００４８】この場合、例えば抵抗Ｒ３にシフトされる
電圧は、 ΔＶ_R3＝｛Ａ_Q13 ／（Ａ_Q11 ＋Ａ_Q13 ）｝・Ｉ_s ・Ｒ３ (1) で表される。ここで、Ａ_Q11 、Ａ_Q13 はそれぞれｎｐｎ
バイポーラトランジスタＱ１１、Ｑ１３のエミッタ面積
である。

【００４９】(1) 式より、電圧ΔＶ_R3は、抵抗Ｒ１３の
抵抗値やｎｐｎバイポーラトランジスタＱ１３のエミッ
タ面積Ａ_Q13 によって容易に調整することができること
がわかる。なお、Ｉ_s は通常は固定される。

【００５０】一方、ｎｐｎバイポーラトランジスタＱ１
１、Ｑ１２のベース−エミッタ間電圧Ｖ_BEは、Ebers-Mo
llのモデルより導かれる式により、次のように表され
る。 Ｑ１１： Ｖ_BE＝Ｖ_T ｌｎ（Ｉ_co／Ｉ_s ） (2) Ｑ１２： Ｖ_BE＝Ｖ_T ｌｎ｛（Ｉ_co＋Ｉ_s ）／Ｉ_s ｝ (3) ここで、Ｖ_T ＝ｋＴ／ｑ（ｋ：ボルツマン定数、Ｔ：絶
対温度、ｑ：電荷素量）である。

【００５１】これより、ｎｐｎバイポーラトランジスタ
Ｑ１１、Ｑ１２間のベース−エミッタ間電圧の差ΔＶ_BE
は次式で表される。

【００５２】 ΔＶ_BE＝Ｖ_T ｌｎ｛（Ｉ_co＋Ｉ_s ）／Ｉ_s ｝−Ｖ_T ｌｎ（Ｉ_co／Ｉ_s ） ＝Ｖ_T ｌｎ｛（Ｉ_co＋Ｉ_s ）／Ｉ_co｝ (4)

【００５３】ΔＶ_E は(1) 、(4) 式と次の (5)、 (6)式
とを用いて求めることができる。

【００５４】 ΔＶ_BE＝ΔＶ_B −ΔＶ_E (5) ΔＶ_B ＝ΔＶ_R3＝ΔＶ_R4 (6) ここで、ΔＶ_B はベース電圧の振幅である。

【００５５】原理的にはΔＶ_E を０にすることも可能で
あるが、この状態は不安定であって発振が生じやすいの
で、実際には例えば約５ｍＶ程度の余裕を持たせるのが
好ましい。

【００５６】このように、この図２に示すセンス増幅器
によれば、ｎｐｎバイポーラトランジスタＱ１１、Ｑ１
２のエミッタにおける電圧振幅ΔＶ_E を小さくすること
ができることにより、この電圧振幅ΔＶ_E により決定さ
れるセンス増幅器のスイッチング時間を短くすることが
できる。これによって、センス増幅器の高速動作化を図
ることができ、バイポーラスタティックＲＡＭのアクセ
ス時間の大幅な短縮を図ることができる。そして、これ
はセンス増幅器の入力容量が大きい場合においても、同
様に言えることである。例えば、センス増幅器の入力容
量が典型的には約５０ｐＦである２ｋ×９ビットのバイ
ポーラスタティックＲＡＭにおいては、従来は４ｎｓで
あったアクセス時間を２ｎｓに短縮することができる。

【００５７】しかも、このセンス増幅器の電源電圧は、
ダイオード一個分の電圧降下に相当する電圧程度で足り
る。

【００５８】図２に示すセンス増幅器においては、正帰
還を用いていることにより、発振が生じる可能性があ
る。図３に示すセンス増幅器は、正帰還に加えて負帰還
を用いることにより、この発振を防止するようにしたも
のである。

【００５９】すなわち、図３に示すセンス増幅器は、図
２に示すセンス増幅器にｎｐｎバイポーラトランジスタ
Ｑ１５、Ｑ１６を付加し、これらのｎｐｎバイポーラト
ランジスタＱ１５、Ｑ１６により負帰還回路を構成した
ものである。この場合、ｎｐｎバイポーラトランジスタ
Ｑ１５のコレクタは抵抗Ｒ３に接続され、このｎｐｎバ
イポーラトランジスタＱ１５のコレクタとエミッタとは
接続されている。同様に、ｎｐｎバイポーラトランジス
タＱ１６のコレクタは抵抗Ｒ４に接続され、このｎｐｎ
バイポーラトランジスタＱ１６のコレクタとエミッタと
は接続されている。

【００６０】この図３に示すセンス増幅器においては、
図２に示すセンス増幅器におけると同様な、ｎｐｎバイ
ポーラトランジスタＱ１３、Ｑ１４及び抵抗Ｒ３、Ｒ４
により構成される正帰還回路による正帰還に加えて、ｎ
ｐｎバイポーラトランジスタＱ１５、Ｑ１６により構成
される負帰還回路により負帰還が行われる。図３におい
て、正帰還の例を実線の矢印で示し、負帰還の例を破線
の矢印で示す。

【００６１】この場合、例えば抵抗Ｒ３にシフトされる
電圧は、 ΔＶ_R3＝｛（Ａ_Q13 −Ａ_Q15 ）／（Ａ_Q11 ＋Ａ_Q13 ＋Ａ_Q15 ）｝・Ｉ_s ・Ｒ３ …… (7) と表される。

【００６２】この図３に示すセンス増幅器によれば、正
帰還に加えて負帰還を行うようにしていることにより、
図２に示すセンス増幅器と同様な利点に加えて、発振を
有効に防止することができるという利点も得ることがで
きる。これによって、センス増幅器の動作の安定化を図
ることができるとともに、温度補償を行うこともできる
ようになる。

【００６３】なお、センス増幅器において正帰還を用い
ることにより誤動作を防止するようにしたＭＯＳスタテ
ィックＲＡＭが特開昭６３−１２８６６２号公報に提案
されている。

【００６４】次に、この実施例によるセルフタイム型バ
イポーラスタティックＲＡＭにおける書き込みサイクル
について説明する。

【００６５】この実施例においては、対称な入力クロッ
クのデューティをオン・チップで制御することにより非
対称な内部クロックが発生され、この内部クロックに基
づいて書き込み動作の制御が行われる。一般に、この制
御には、常時、すなわち読み出し、書き込み及びその他
の可能な機能の実行の間、入力クロックのデューティを
制御する方法と、必要な期間、すなわち書き込み動作を
行う間だけ入力クロックのデューティを制御する方法と
があるが、この実施例においては後者の方法が用いられ
る。

【００６６】図４はこの実施例によるセルフタイム型バ
イポーラスタティックＲＡＭにおける書き込みサイクル
の一例を示す。

【００６７】図４に示すように、この例においては、対
称な入力クロック（図４Ａ）のデューティを制御するこ
とにより、この入力クロックが高レベルにある期間より
も長い、書き込み時間ｔ_write と等しい期間だけ高レベ
ルにある非対称な内部クロック（図４Ｂ）が得られる。
そして、この内部クロックの立ち上がりによりアドレス
１がラッチされてこのアドレス１に対して書き込みが行
われ、その後このアドレス１は非選択となり、他のアド
レス、すなわちアドレス２が選択される。

【００６８】図５はこの実施例によるセルフタイム型バ
イポーラスタティックＲＡＭにおける書き込みサイクル
の他の例を示す。

【００６９】図５に示すように、この例においては、対
称な入力クロック（図５Ａ）のデューティを制御するこ
とにより、この入力クロックが高レベルにある期間より
も短い、書き込み時間ｔ_write と等しい期間だけ高レベ
ルにある非対称な内部クロック（図５Ｂ）が得られる。
そして、この内部クロックの立ち上がりによりアドレス
１がラッチされてこのアドレス１に対して書き込みが行
われる。

【００７０】上述の図４に示す例及び図５に示す例のい
ずれにおいても、書き込みサイクルにおける書き込み信
号のタイミングは最適化されており、いずれの場合も最
小サイクル時間は（ｔ_write ＋ｔ_desel ）に等しい。そ
して、最小サイクル時間は大幅に短縮されている。しか
も、図４及び図５からわかるように、ラッチ信号として
の内部クロックが立ち上がる瞬間には前のアドレスは完
全に非選択状態になっていることから、アクセス時間の
増大は生じない。

【００７１】図６はこの実施例によるセルフタイム型バ
イポーラスタティックＲＡＭにおいて上述のような書き
込みサイクルを実現するための回路構成を示す。

【００７２】図６において、クロック発生回路１から対
称なクロックが発生され、このクロックがクロックバッ
ファ回路２に入力される。そして、このクロックバッフ
ァ回路２において、図示省略した制御回路から供給され
るクロック制御信号に応じて入力クロックのデューティ
が制御され、非対称な内部クロックがこのクロックバッ
ファ回路２から出力される。このクロックバッファ回路
２から出力される非対称な内部クロックは、ラッチ信号
としてラッチ回路３に供給される。そして、このラッチ
信号としての内部クロックが高レベルにある期間、メモ
リセルアレイ４の書き込みを行うべきメモリセルに対応
するアドレスがラッチされる。

【００７３】一方、クロックバッファ回路２から出力さ
れる内部クロックはＡＮＤゲート５の一方の入力に供給
される。また、このＡＮＤゲート５の他方の入力には、
書き込み信号Ｗｅが供給される。この結果、このＡＮＤ
ゲート５からは、クロックバッファ回路２から出力され
る内部クロックが高レベルにある期間と等しい期間だけ
高レベルにある書き込み信号Ｗｅが出力される。そし
て、この書き込み信号Ｗｅにより、上述のようにしてラ
ッチ信号によりラッチ回路３にラッチされたアドレスを
有するメモリセルに対して書き込みが行われる。

【００７４】なお、ラッチ回路６はメモリセルアレイ４
から読み出されるデータをラッチするために用いられる
ものである。

【００７５】図７は上述のクロックバッファ回路２の具
体的な構成例を示す。

【００７６】図７に示すように、このクロックバッファ
回路は、ｎｐｎバイポーラトランジスタＱ２１、Ｑ２
２、Ｑ２３、Ｑ２４と抵抗Ｒ１１、Ｒ１２とにより構成
され、基本的にはクロック発生回路である。この場合、
ｎｐｎバイポーラトランジスタＱ２１、Ｑ２２のエミッ
タに定電流源Ｉ_s1が接続されている。また、ｎｐｎバイ
ポーラトランジスタＱ２１のコレクタはｎｐｎバイポー
ラトランジスタＱ２３、Ｑ２４のエミッタに接続され、
ｎｐｎバイポーラトランジスタＱ２２のコレクタはｎｐ
ｎバイポーラトランジスタＱ２４のコレクタに接続され
ている。

【００７７】このように構成された図７に示すクロック
バッファ回路においては、上述のクロック発生回路１か
ら発生された対称なクロックがｎｐｎバイポーラトラン
ジスタＱ２３、Ｑ２４のベースに供給され、ｎｐｎバイ
ポーラトランジスタＱ２１、Ｑ２２のベースに供給され
るクロック制御信号に応じて、ｎｐｎバイポーラトラン
ジスタＱ２３、Ｑ２４のコレクタから所望のデューティ
を有する非対称な内部クロックＣＬＫＨ（高レベル）及
びＣＬＫＬ（低レベル）が出力される。

【００７８】なお、この図７に示すクロックバッファ回
路は、上述と逆のモードで使用することもできる。すな
わち、ＣＬＫＨを高レベルとする代わりにＣＬＫＬを高
レベルにするようにしてもよい。

【００７９】以上のように、この実施例によれば、必要
な期間だけ、すなわち書き込みを行う間だけアドレスを
ラッチしてこのアドレスに対して書き込みを行うように
していることにより、最小サイクル時間の大幅な短縮を
図ることができる。例えば、典型的には書き込み時間が
３ｎｓであり、アドレス非選択時間が１ｎｓである４ｋ
×４ビットのセルフタイム型バイポーラスタティックＲ
ＡＭにおいては、この実施例による手法を用いない場合
の最小サイクル時間は６ｎｓであるのに対し、この実施
例による手法を用いた場合の最小サイクル時間は４ｎｓ
となり、２ｎｓも最小サイクル時間を短縮することがで
きる。しかも、アクセス時間の増大も生じない。

【００８０】また、クロック発生回路１から発生される
対称なクロックのデューティの制御による非対称な内部
クロックの発生はオン・チップで行われるため、チップ
外部に設けられた回路によりこの内部クロックを発生さ
せる場合に比べて、内部クロックを高精度にしかも簡単
に発生させることができる。

【００８１】なお、上述のように対称なクロックのデュ
ーティを制御して非対称な内部クロックを発生させるた
めの回路としては、図８に示すようなアドレス／データ
ラッチ回路を用いてもよい。

【００８２】図８に示すように、このアドレス／データ
ラッチ回路は、基本的には、図７に示すクロックバッフ
ァ回路にｎｐｎバイポーラトランジスタＱ２５、Ｑ２
６、ＱＣを付加したものである。ここで、ｎｐｎバイポ
ーラトランジスタＱ２２、ＱＣのコレクタはｎｐｎバイ
ポーラトランジスタＱ２５、Ｑ２６のエミッタに接続さ
れている。また、これらのｎｐｎバイポーラトランジス
タＱ２２、ＱＣのエミッタ同士及びコレクタ同士はそれ
ぞれ接続されている。さらに、ｎｐｎバイポーラトラン
ジスタＱ２５のベース及びｎｐｎバイポーラトランジス
タＱ２６のコレクタはｎｐｎバイポーラトランジスタＱ
２３のコレクタに接続され、ｎｐｎバイポーラトランジ
スタＱ２５のコレクタ及びｎｐｎバイポーラトランジス
タＱ２６のベースはｎｐｎバイポーラトランジスタＱ２
４のコレクタに接続されている。

【００８３】このように構成された図８に示すアドレス
／データラッチ回路においては、ｎｐｎバイポーラトラ
ンジスタＱ２１、Ｑ２２のベースに対称なクロックが供
給されるとともに、ｎｐｎバイポーラトランジスタＱ２
３、Ｑ２４のベースにラッチ信号が供給され、ｎｐｎバ
イポーラトランジスタＱＣのベースに供給されるクロッ
ク制御信号に応じて、ｎｐｎバイポーラトランジスタＱ
２３、Ｑ２４のコレクタからデータＯＵＴ０（低レベ
ル）及びＯＵＴ１（高レベル）が出力される。

【００８４】なお、この図８に示すアドレス／データラ
ッチ回路も、上述と逆のモードで使用することができ
る。すなわち、データＯＵＴ１を高レベルとする代わり
にデータＯＵＴ０を高レベルにするようにしてもよい。
ただし、この場合には、ｎｐｎバイポーラトランジスタ
ＱＣのコレクタをｎｐｎバイポーラトランジスタＱ２１
のコレクタに接続する必要がある。

【００８５】図９はこの実施例によるセルフタイム型バ
イポーラスタティックＲＡＭにおいて選択線の放電を行
うために好適に用いられるクロック同期放電回路を示
す。ここで、この同期クロック放電回路は各選択線に対
して設けられる。従って、この実施例によるセルフタイ
ム型バイポーラスタティックＲＡＭが１２８本の選択線
を有する２ｋ×９ビットのものである場合には、このク
ロック同期放電回路は１２８個設けられる。

【００８６】図９において、ｎｐｎバイポーラトランジ
スタＱ３１のベースに、図示省略した選択線選択用のデ
コーダ（ロウデコーダ）の出力、すなわち選択線の選択
信号が入力されるようになっている。このｎｐｎバイポ
ーラトランジスタＱ３１のコレクタは抵抗Ｒ２１を介し
て接地されている。一方、ｎｐｎバイポーラトランジス
タＱ３２、Ｑ３３により比較回路が構成され、この比較
回路の入力、すなわちｎｐｎバイポーラトランジスタＱ
３２、Ｑ３３のベースにクロック（ＣＬＫ１、ＣＬＫ
０）が入力されるようになっている。ここで、ｎｐｎバ
イポーラトランジスタＱ３２のコレクタはｎｐｎバイポ
ーラトランジスタＱ３１のエミッタに接続されている。
また、ｎｐｎバイポーラトランジスタＱ３２、Ｑ３３の
エミッタは定電流源Ｉ_CLOCK を介して、電源電圧Ｖ_EEを
供給する電源に接続されている。なお、ｎｐｎバイポー
ラトランジスタＱ３１のエミッタは、図示省略した他の
クロック同期放電回路における同様なｎｐｎバイポーラ
トランジスタのエミッタとＥＣＬ接続されている（図９
においてこのＥＣＬ接続を破線で示す）。

【００８７】また、ｎｐｎバイポーラトランジスタＱ３
３のコレクタはｎｐｎバイポーラトランジスタＱ３４の
エミッタに接続されている。ここで、このｎｐｎバイポ
ーラトランジスタＱ３４のエミッタは、図示省略した他
のクロック同期放電回路における同様なｎｐｎバイポー
ラトランジスタのエミッタとＥＣＬ接続されている。ま
た、このｎｐｎバイポーラトランジスタＱ３４のコレク
タはｎｐｎバイポーラトランジスタＱ３１のコレクタに
接続されている。

【００８８】一方、ｎｐｎバイポーラトランジスタＱ３
５、Ｑ３６及び抵抗Ｒ２２によりインバータ回路が構成
されている。ここで、ｎｐｎバイポーラトランジスタＱ
３５のコレクタは抵抗Ｒ２２を介して接地され、ｎｐｎ
バイポーラトランジスタＱ３６のコレクタは接地されて
いる。また、ｎｐｎバイポーラトランジスタＱ３５のベ
ースはｎｐｎバイポーラトランジスタＱ３１のコレクタ
及びｎｐｎバイポーラトランジスタＱ３４のコレクタに
接続されている。一方、ｎｐｎバイポーラトランジスタ
Ｑ３６のベースには所定の基準電圧Ｖ_DREFが印加され
る。また、ｎｐｎバイポーラトランジスタＱ３５、Ｑ３
６のエミッタは、定電流源を構成するｎｐｎバイポーラ
トランジスタＱＢ及び抵抗ＲＢを介して、電源電圧Ｖ_EE
を供給する電源に接続されている。このｎｐｎバイポー
ラトランジスタＱＢのベースには所定の電圧Ｖ_BGが印加
される。

【００８９】ｎｐｎバイポーラトランジスタＱ３５のコ
レクタ、すなわちｎｐｎバイポーラトランジスタＱ３
５、Ｑ３６及び抵抗Ｒ２２により構成されるインバータ
回路の出力端子は、ｎｐｎバイポーラトランジスタＱ３
７のベースに接続されている。このｎｐｎバイポーラト
ランジスタＱ３７のコレクタは接地され、そのエミッタ
はｎｐｎバイポーラトランジスタＱ３４のベース及びｎ
ｐｎバイポーラトランジスタＱ３８のベースに接続され
ている。ここで、このｎｐｎバイポーラトランジスタＱ
３８のベース・コレクタ間は接続されている。また、こ
のｎｐｎバイポーラトランジスタＱ３８のエミッタには
抵抗Ｒ２３を介して定電流源Ｉ_KEEPが接続されている。
ここで、この抵抗Ｒ２３の一端は、図示省略した他のク
ロック同期放電回路における同様な抵抗の一端と接続さ
れている（図９においてこの接続を破線で示す）。

【００９０】ｎｐｎバイポーラトランジスタＱ３８のエ
ミッタは、放電制御用のｎｐｎバイポーラトランジスタ
ＱＤのベースに接続されている。また、このｎｐｎバイ
ポーラトランジスタＱＤのエミッタには放電用の定電流
源Ｉ_DIS が接続されている。ここで、このｎｐｎバイポ
ーラトランジスタＱＤのエミッタは、図示省略した他の
クロック同期放電回路における同様なｎｐｎバイポーラ
トランジスタのエミッタとＥＣＬ接続されている。ま
た、このｎｐｎバイポーラトランジスタＱＤのコレクタ
は、放電を行うべき選択線に接続されている。この選択
線には多数のメモリセルが接続されているが、図９にお
いては、それらのうちの一つだけが示されている。

【００９１】次に、上述のように構成されたクロック同
期放電回路の動作を図１０に示すタイミングチャートを
参照しながら説明する。ここでは、図１における選択線
ＳＬ１、ＳＬ２の放電を行う場合について説明する。

【００９２】この場合、ｎｐｎバイポーラトランジスタ
Ｑ３２、Ｑ３３により構成される比較回路の入力には、
図１０Ａに示すようなクロックが供給される。まず、図
９及び図１０に示すように、ｎｐｎバイポーラトランジ
スタＱ３１のベースに高レベルの選択信号が供給されて
例えば選択線ＳＬ１がラッチされた状態（図１０Ｂ参
照）においてクロックの半サイクルにおけるクロックＣ
ＬＫ１が高レベルになることにより、比較回路を構成す
る一方のｎｐｎバイポーラトランジスタＱ３２はオン状
態、他方のｎｐｎバイポーラトランジスタＱ３３はオフ
状態になる。そして、ｎｐｎバイポーラトランジスタＱ
３２、Ｑ３１及び抵抗Ｒ２１を通って電流Ｉ_CLOCK が流
れる。

【００９３】上述のように抵抗Ｒ２１を電流Ｉ_CLOCK が
流れることによりこの抵抗Ｒ２１で電圧降下が生じる結
果、ｎｐｎバイポーラトランジスタＱ３５のベースの電
位は低レベルになり、従ってこのｎｐｎバイポーラトラ
ンジスタＱ３５はオフ状態になる。すると、このｎｐｎ
バイポーラトランジスタＱ３５のコレクタ、すなわちｎ
ｐｎバイポーラトランジスタＱ３５、Ｑ３６及び抵抗Ｒ
２２により構成されるインバータ回路の出力は高レベル
になる。そして、この高レベルの出力がｎｐｎバイポー
ラトランジスタＱ３７のベースに供給されてこのｎｐｎ
バイポーラトランジスタＱ３７はオン状態になる。これ
と同時に、ｎｐｎバイポーラトランジスタＱ３８もオン
状態になる。これによって、放電制御用のｎｐｎバイポ
ーラトランジスタＱＤのベースの電位が高レベルにな
り、このｎｐｎバイポーラトランジスタＱＤもオン状態
になる。この結果、このｎｐｎバイポーラトランジスタ
ＱＤを通って選択線ＳＬ１に放電電流Ｉ_DIS が流れ、こ
の選択線ＳＬ１の放電が行われる（図１０Ｃ参照）。

【００９４】次に、後半の半サイクルにおいてクロック
ＣＫＬ０が高レベル、クロックＣＫＬ１が低レベルにな
ると、ｎｐｎバイポーラトランジスタＱ３２はオフ状
態、ｎｐｎバイポーラトランジスタＱ３３はオン状態に
なる。一方、ｎｐｎバイポーラトランジスタＱ３４のベ
ースの電位は高レベルにラッチされていてこのｎｐｎバ
イポーラトランジスタＱ３４はオン状態を保持してい
る。この結果、ｎｐｎバイポーラトランジスタＱ３３、
Ｑ３４及び抵抗Ｒ２１を通って電流Ｉ_CLOCK が流れる。
これによって、後半の半サイクルにおいても、放電制御
用のｎｐｎバイポーラトランジスタＱＤのオン状態が保
持され、選択線ＳＬ１に放電電流Ｉ_DIS が流れ続ける。
そして、この放電電流Ｉ_DIS により選択線ＳＬ１の放電
が高速で行われる。

【００９５】選択線ＳＬ２の放電は、クロックの次のサ
イクルにおいて、上述と同様にして行われる（図１０Ｄ
参照）。

【００９６】なお、定電流源Ｉ_KEEPは、放電を行うべき
選択線が選択されている時に、この選択線に対するクロ
ック同期放電回路におけるｎｐｎバイポーラトランジス
タＱＤだけがそのベースの電位が高レベルになっていて
オン状態にあり、他の全てのクロック同期放電回路にお
ける同様なｎｐｎバイポーラトランジスタはそのベース
の電位が低レベルになっていてオフ状態にあるようにす
る役割を果たす。

【００９７】以上のように、この実施例によるクロック
同期放電回路によれば、選択線の放電を高速で行うこと
ができる。この場合、例えば図１５に示す従来の放電回
路のように容量、特に、大きな容量は不要である。ま
た、クロックに同期して選択線の放電を行っているの
で、原理的にサイクル時間を固定することができる。そ
して、選択線間での放電電流の切り換えは高速で行うこ
とができるので、図１５に示す従来の放電回路に比べて
ターンオーバ時間は極めて短く、従ってサイクル時間を
短縮することができる。また、大きな容量を用いた放電
回路においては、製造プロセス上のパラメータによりサ
イクル時間に影響が生じるおそれがあるのに対して、こ
の実施例によるクロック同期放電回路によれば、このよ
うなおそれはない。

【００９８】なお、上述の図９に示すクロック同期放電
回路においては、ｎｐｎバイポーラトランジスタだけを
用いているが、図１１に示すように、インバータ回路の
部分にｐｎｐバイポーラトランジスタＱ３９を用いてク
ロック同期放電回路を構成することもできる。なお、図
１１中、Ｉ_s2は定電流源、Ｖ_REF は所定の基準電圧を示
す。

【００９９】この図１１に示すクロック同期放電回路に
よれば、図９に示すクロック同期放電回路に比べて、イ
ンバータ回路の構成を簡単化することができるととも
に、必要な定電流源の数が一つ少なくて済むという利点
を得ることができる。

【０１００】なお、上述の図９に示すクロック同期放電
回路は、最後に選択された選択線がどの選択線であるか
を示すデータの記憶機能を有すると考えられるが、この
データは、選択線の放電の制御に用いられるクロックに
より読み出すことができる。この場合、このクロックの
代わりに、必要な大きさのデューティを有する制御パル
スを用いれば、必要なだけ長い期間このデータの記憶を
行うことができる。

【０１０１】上述の記憶機能はアドレスラッチ回路に適
用することもできる。また、この記憶機能は押しボタン
用のチャタ防止回路に適用することもできる。

【０１０２】以上、この発明の一実施例につき具体的に
説明したが、この発明は、上述の実施例に限定されるも
のではなく、この発明の技術的思想に基づく各種の変形
が可能である。

【０１０３】例えば、上述の実施例においては、選択線
によりメモリセルの選択を行うセルフタイム型バイポー
ラスタティックＲＡＭにおける選択線の放電を行うため
にこの発明によるクロック同期放電回路を適用した場合
について説明したが、この発明によるクロック同期放電
回路は、上側ワード線及び下側ワード線によりメモリセ
ルの選択を行う従来のセルフタイム型バイポーラスタテ
ィックＲＡＭにおいてこれらのワード線の放電を行う場
合に適用することも可能である。さらに、この発明によ
るクロック同期放電回路は、セルフタイム型バイポーラ
スタティックＲＡＭにおけるビット線の放電を行う場合
に適用することも可能である。

【０１０４】また、この発明によるクロック同期放電回
路は、ダイオードクランプ型ＳＣＲメモリセルやショッ
トキーバリアダイオード（ＳＢＤ）ダイオードクランプ
型ＳＣＲメモリセルは勿論、ＳＣＲメモリセル以外のメ
モリセル、例えばＳＢＤクランプ型メモリセルや抵抗負
荷型メモリセルなどを用いたセルフタイム型バイポーラ
スタティックＲＡＭにおいてワード線やビット線の放電
を行う場合に適用することも可能である。

【０１０５】なお、上述の実施例によるセルフタイム型
バイポーラスタティックＲＡＭにおいては、各ＳＣＲメ
モリセルに対して前置センス増幅器が設けられているこ
とから、メモリセル一個当たりの占有面積は実質的に増
大する。このことは、バイポーラスタティックＲＡＭの
集積度が３２ｋビット程度までは特に問題とならない
が、集積度をより大きくする場合には不利である。この
問題は、ＳＣＲメモリセルを図１２に示すような回路構
成とすることにより解決することが可能である。すなわ
ち、図１２に示すように、図１に示すバイポーラスタテ
ィックＲＡＭにおけるｎｐｎバイポーラトランジスタＱ
Ｓ１、Ｑ１をマルチエミッタ型のｎｐｎバイポーラトラ
ンジスタＱ１として一体化するとともに、ｎｐｎバイポ
ーラトランジスタＱＳ２、Ｑ２もマルチエミッタ型のｎ
ｐｎバイポーラトランジスタＱ２として一体化すること
により、ＳＣＲメモリセルを構成するトランジスタの個
数を２個減らすことが可能となる。これによって、メモ
リセル一個当たりの実質的な占有面積を小さく抑えるこ
とが可能となり、高集積化に有利となる。

【０１０６】

【発明の効果】以上述べたように、この発明によれば、
例えばバイポーラスタティックＲＡＭにおいてメモリセ
ルの選択に用いられる配線の放電を高速で行うことがで
き、しかもサイクル時間の増大は生じない。

【図面の簡単な説明】

【図１】この発明の一実施例によるセルフタイム型バイ
ポーラスタティックＲＡＭを示す回路図である。

【図２】この発明の一実施例によるセルフタイム型バイ
ポーラスタティックＲＡＭにおいて好適に用いられるセ
ンス増幅器の一例を示す回路図である。

【図３】この発明の一実施例によるセルフタイム型バイ
ポーラスタティックＲＡＭにおいて好適に用いられるセ
ンス増幅器の他の例を示す回路図である。

【図４】この発明の一実施例によるセルフタイム型バイ
ポーラスタティックＲＡＭにおける書き込みサイクルの
一例を説明するためのタイミングチャートである。

【図５】この発明の一実施例によるセルフタイム型バイ
ポーラスタティックＲＡＭにおける書き込みサイクルの
他の例を説明するためのタイミングチャートである。

【図６】この発明の一実施例によるセルフタイム型バイ
ポーラスタティックＲＡＭにおける書き込みサイクルの
実現方法を説明するためのブロック図である。

【図７】この発明の一実施例によるセルフタイム型バイ
ポーラスタティックＲＡＭにおいて好適に用いられるク
ロックバッファ回路の一例を示す回路図である。

【図８】この発明の一実施例によるセルフタイム型バイ
ポーラスタティックＲＡＭにおいて対称なクロックから
非対称な内部クロックを発生させるために好適に用いら
れるアドレス／データラッチ回路の一例を示す回路図で
ある。

【図９】この発明の一実施例によるセルフタイム型バイ
ポーラスタティックＲＡＭにおいて選択線の放電を行う
ために好適に用いられるクロック同期放電回路の一例を
示す回路図である。

【図１０】図９に示すクロック同期放電回路の動作を説
明するためのタイミングチャートである。

【図１１】この発明の一実施例によるセルフタイム型バ
イポーラスタティックＲＡＭにおいて選択線の放電を行
うために好適に用いられるクロック同期放電回路の他の
例を示す回路図である。

【図１２】高集積化に適したＳＣＲメモリセルの一例を
示す回路図である。

【図１３】従来のバイポーラスタティックＲＡＭにおい
てワード線の放電を行うために用いられる放電回路の一
例を示す回路図である。

【図１４】図１３に示す放電回路の動作を説明するため
のタイミングチャートである。

【図１５】従来のバイポーラスタティックＲＡＭにおい
てワード線の放電を行うために用いられる放電回路の他
の例を示す回路図である。

【図１６】図１５に示す放電回路の動作を説明するため
のタイミングチャートである。

【図１７】従来のバイポーラスタティックＲＡＭにおい
てワード線の放電を行うために用いられる放電回路のさ
らに他の例を示す回路図である。

【図１８】図１６に示す放電回路の動作を説明するため
のタイミングチャートである。

【符号の説明】 ＵＷＬ１、ＵＷＬ２ 上側ワード線 ＬＷＬ１、ＬＷＬ２ 下側ワード線 ＳＬ１、ＳＬ２ 選択線 ＢＬ１、ＢＬ２ ビット線 ＲＬ 読み出し線 Ｑ１、Ｑ２、Ｑ３１〜Ｑ３８、ＱＤ ｎｐｎバイポーラ
トランジスタ Ｑ３、Ｑ４ ｐｎｐバイポーラトランジスタ １ クロック発生回路 ２ クロックバッファ回路 ３ ラッチ回路 ４ メモリセルアレイ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 そのコレクタが放電を行うべき配線に接
   続され、そのエミッタが第一の定電流源を介して第一の
   電源電圧を供給する第一の電源に接続された第一のバイ
   ポーラトランジスタと、 そのエミッタが共通に接続され、これらの共通に接続さ
   れたエミッタが第二の定電流源を介して上記第一の電源
   に接続された第二のバイポーラトランジスタ及び第三の
   バイポーラトランジスタにより構成され、その入力にク
   ロックが供給される比較回路と、 そのエミッタが上記第二のバイポーラトランジスタのコ
   レクタに接続され、そのコレクタが抵抗を介して上記第
   一の電源電圧よりも高い第二の電源電圧を供給する第二
   の電源に接続され、そのベースに上記配線を選択するた
   めの選択信号が供給される第四のバイポーラトランジス
   タと、 そのエミッタが上記第三のバイポーラトランジスタのコ
   レクタに接続され、そのコレクタが上記第四のバイポー
   ラトランジスタの上記コレクタに接続された第五のバイ
   ポーラトランジスタと、 上記第四のバイポーラトランジスタの上記コレクタから
   の出力が入力として供給され、その出力が上記第一のバ
   イポーラトランジスタのベース及び上記第五のバイポー
   ラトランジスタのベースに伝達されるインバータ回路と
   を有し、 上記クロックに同期して上記第一の定電流源による電流
   により上記配線の放電が行われるようにしたクロック同
   期放電回路。