JPH05291240A - 半導体製造装置 - Google Patents
半導体製造装置Info
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- JPH05291240A JPH05291240A JP11970992A JP11970992A JPH05291240A JP H05291240 A JPH05291240 A JP H05291240A JP 11970992 A JP11970992 A JP 11970992A JP 11970992 A JP11970992 A JP 11970992A JP H05291240 A JPH05291240 A JP H05291240A
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- semiconductor substrate
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Abstract
(57)【要約】
【目的】 半導体集積回路に用いられるプラズマＣＶＤ
膜を成膜する際に、発生し易いパーティクルを抑えるこ
とで、信頼性の高い半導体集積回路を得ると共に、半導
体製造装置の安定稼動を実現する。 【構成】 反応室１０１の底部１０２に径が１ミリメー
トル程の多数の穴１０３があけられ、デポジション中に
穴１０３から窒素ガス又はアルゴンガスなどの不活性ガ
スを反応室１０１内に少量流し込む。これにより、デポ
ジション中に発生し、反応室１０１の底部１０２に付着
又は堆積してパーティクルの原因となるデポ物や汚れ
が、窒素又は不活性ガスが穴１０３から反応室１０１内
へ吹き出しているため、反応室１０１の底部１０２に付
着又は堆積せず、排気され、反応室内を清浄な状態に長
期間に渡り保つことができる。
膜を成膜する際に、発生し易いパーティクルを抑えるこ
とで、信頼性の高い半導体集積回路を得ると共に、半導
体製造装置の安定稼動を実現する。 【構成】 反応室１０１の底部１０２に径が１ミリメー
トル程の多数の穴１０３があけられ、デポジション中に
穴１０３から窒素ガス又はアルゴンガスなどの不活性ガ
スを反応室１０１内に少量流し込む。これにより、デポ
ジション中に発生し、反応室１０１の底部１０２に付着
又は堆積してパーティクルの原因となるデポ物や汚れ
が、窒素又は不活性ガスが穴１０３から反応室１０１内
へ吹き出しているため、反応室１０１の底部１０２に付
着又は堆積せず、排気され、反応室内を清浄な状態に長
期間に渡り保つことができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板を微細加工
する半導体製造装置に関し、特に、半導体装置に用いる
プラズマＣＶＤ膜を形成する製造装置に関する。
する半導体製造装置に関し、特に、半導体装置に用いる
プラズマＣＶＤ膜を形成する製造装置に関する。
【０００２】
【従来の技術】集積化が進む半導体集積回路では、素子
の微細化と共に構造も多層化が進んでおり、それに伴っ
て層間膜やパッシベーション膜として用いられているプ
ラズマＣＶＤ膜もより平坦性の優れた信頼性の高い膜が
要求されている。その中で現在、層間膜やパッシベーシ
ョン膜としては、耐湿性に優れたプラズマＳｉＮ膜やプ
ラズマＳｉＯＮ膜が多く用いられている。
の微細化と共に構造も多層化が進んでおり、それに伴っ
て層間膜やパッシベーション膜として用いられているプ
ラズマＣＶＤ膜もより平坦性の優れた信頼性の高い膜が
要求されている。その中で現在、層間膜やパッシベーシ
ョン膜としては、耐湿性に優れたプラズマＳｉＮ膜やプ
ラズマＳｉＯＮ膜が多く用いられている。
【０００３】プラズマＳｉＮ膜やプラズマＳｉＯＮ膜を
プラズマＣＶＤ（ｃｈｅｍｉｃａｖａｐｏｒ ｄｅｐｏ
ｓｉｔｉｏｎ：化学気相成長）法にて成膜する場合、モ
ノシラン（ＳｉＨ4）＋アンモニア（ＮＨ3）系ガス，あ
るいはＳｉＨ4＋ＮＨ3＋Ｎ2Ｏ系ガスなど、ＳｉＨ4を主
としたガスを用いるのが一般的である。
プラズマＣＶＤ（ｃｈｅｍｉｃａｖａｐｏｒ ｄｅｐｏ
ｓｉｔｉｏｎ：化学気相成長）法にて成膜する場合、モ
ノシラン（ＳｉＨ4）＋アンモニア（ＮＨ3）系ガス，あ
るいはＳｉＨ4＋ＮＨ3＋Ｎ2Ｏ系ガスなど、ＳｉＨ4を主
としたガスを用いるのが一般的である。
【０００４】しかしながら、このガス系で問題となるの
がパーティクルである。このパーティクルが半導体集積
回路上に付着すると、配線間のショートや断線など、半
導体集積回路の信頼性の著しい低下につながる。
がパーティクルである。このパーティクルが半導体集積
回路上に付着すると、配線間のショートや断線など、半
導体集積回路の信頼性の著しい低下につながる。
【０００５】次に、半導体集積回路のパッシベーション
膜にプラズマＳｉＮ膜を用いた場合の従来の半導体装置
の製造方法について、図３，図４に示す工程順概略縦断
面図を用いて具体的に説明する。
膜にプラズマＳｉＮ膜を用いた場合の従来の半導体装置
の製造方法について、図３，図４に示す工程順概略縦断
面図を用いて具体的に説明する。
【０００６】まず、図３に示すように拡散層及び絶縁膜
等が形成された半導体基板３０１上に配線パターン３０
２を形成する。配線パターン３０２に用いる配線材料
は、０．１〜０．５％重量％のシリコン及び０．１〜
０．５重量％の銅という少量の添加成分を含有するＡｌ
−Ｓｉ−Ｃｕ合金である。配線パターン３０２の厚さは
約１μｍである。
等が形成された半導体基板３０１上に配線パターン３０
２を形成する。配線パターン３０２に用いる配線材料
は、０．１〜０．５％重量％のシリコン及び０．１〜
０．５重量％の銅という少量の添加成分を含有するＡｌ
−Ｓｉ−Ｃｕ合金である。配線パターン３０２の厚さは
約１μｍである。
【０００７】次に図４に示すように、半導体基板３０１
上にプラズマＳｉＮ膜３０３をＣＶＤ法により厚さ約
０．５μｍ堆積する。この場合に、例えばバッチ式のプ
ラズマＣＶＤ装置を使用し、ガスとしては、３００ｓｃ
ｃｍのモノシラン（ＳｉＨ4）と１５００ｓｃｃｍのア
ンモニア（ＮＨ3）の混合ガスを用いる。
上にプラズマＳｉＮ膜３０３をＣＶＤ法により厚さ約
０．５μｍ堆積する。この場合に、例えばバッチ式のプ
ラズマＣＶＤ装置を使用し、ガスとしては、３００ｓｃ
ｃｍのモノシラン（ＳｉＨ4）と１５００ｓｃｃｍのア
ンモニア（ＮＨ3）の混合ガスを用いる。
【０００８】図２に、使用したＣＶＤ装置を模式的に示
す。反応室２０１には、１対の平行平板型電極をなす上
部電極２０３とステージ２０４とが置かれ、上部電極２
０３には周波数１３．５６ＭＨｚの高周波電源が接続さ
れており、下部電極としてのステージ２０４は接地され
ている。
す。反応室２０１には、１対の平行平板型電極をなす上
部電極２０３とステージ２０４とが置かれ、上部電極２
０３には周波数１３．５６ＭＨｚの高周波電源が接続さ
れており、下部電極としてのステージ２０４は接地され
ている。
【０００９】反応室２０１内に反応性ガスを導入するこ
とで反応性プラズマを発生させ、ステージ２０４上の半
導体基板２０７上にデポジションさせる。
とで反応性プラズマを発生させ、ステージ２０４上の半
導体基板２０７上にデポジションさせる。
【００１０】なお、反応性ガスは、上部電極２０３から
半導体基板２０７にシャワー状に吹き付けられる。この
時、例えばデポジション時の圧力は２〜３Ｔｏｒｒと
し、高周波電源２０６の出力は０．８ＫＷとする。半導
体基板２０７が置かれるステージ２０４は、加熱器２０
５で高温に熱せられ、この場合には例えば４００℃とす
る。
半導体基板２０７にシャワー状に吹き付けられる。この
時、例えばデポジション時の圧力は２〜３Ｔｏｒｒと
し、高周波電源２０６の出力は０．８ＫＷとする。半導
体基板２０７が置かれるステージ２０４は、加熱器２０
５で高温に熱せられ、この場合には例えば４００℃とす
る。
【００１１】以上のような条件の下では、デポレートが
毎分約１０００Åが得られるので、デポ時間を５分間と
すれば、半導体基板上に約０．５μｍの均一性の優れた
良質のＳｉＮ膜３０３が得られる。
毎分約１０００Åが得られるので、デポ時間を５分間と
すれば、半導体基板上に約０．５μｍの均一性の優れた
良質のＳｉＮ膜３０３が得られる。
【００１２】
【発明が解決しようとする課題】しかしながら、この成
膜方法で半導体基板を連続処理した場合、処理枚数を重
ねるにつれて、反応室２０１の底部２０２にデポ物が発
生，堆積し、これが剥離、又は浮遊することにより半導
体基板２０７上にパーティクルとして堆積するようにな
る。
膜方法で半導体基板を連続処理した場合、処理枚数を重
ねるにつれて、反応室２０１の底部２０２にデポ物が発
生，堆積し、これが剥離、又は浮遊することにより半導
体基板２０７上にパーティクルとして堆積するようにな
る。
【００１３】上記実施例の場合、反応室２０１が十分に
清浄な状態から上記条件でデポジション処理を５００枚
の半導体基板に対して連続して行った後、反応室２０１
を大気開放したところ、底部２０２には、デポ物が約１
ｍｍの厚さで付着、又は堆積していた。ここで、反応室
内のクリーン度をモニターするため、このパーティクル
の量を測定した。方法としては膜やパターンなど全くな
い清浄な半導体基板に上記条件にて１０００Åのプラズ
マＳｉＮ膜を成長し、成長前と後でパーティクルカウン
ターを用いて半導体基板上のパーティクルの測定を行っ
た。
清浄な状態から上記条件でデポジション処理を５００枚
の半導体基板に対して連続して行った後、反応室２０１
を大気開放したところ、底部２０２には、デポ物が約１
ｍｍの厚さで付着、又は堆積していた。ここで、反応室
内のクリーン度をモニターするため、このパーティクル
の量を測定した。方法としては膜やパターンなど全くな
い清浄な半導体基板に上記条件にて１０００Åのプラズ
マＳｉＮ膜を成長し、成長前と後でパーティクルカウン
ターを用いて半導体基板上のパーティクルの測定を行っ
た。
【００１４】パーティクルの大きさは散乱断面積で０．
０５μｍ2以上のものについて行った。この方法では、
成膜前は１０個だったのに対し、成膜後は２０００個と
なり、１９９０個の増加となった。
０５μｍ2以上のものについて行った。この方法では、
成膜前は１０個だったのに対し、成膜後は２０００個と
なり、１９９０個の増加となった。
【００１５】このデポ物はＳｉＮ膜が半導体基板に成長
するために使用されるＳｉＨ4＋ＮＨ3の混合ガスがチャ
ンバ内に導入されるガスの量より少ないため、余剰のガ
スが反応し合ってチャンバ側壁や底部に堆積することに
よる。
するために使用されるＳｉＨ4＋ＮＨ3の混合ガスがチャ
ンバ内に導入されるガスの量より少ないため、余剰のガ
スが反応し合ってチャンバ側壁や底部に堆積することに
よる。
【００１６】反応室２０１内のステージ２０４は高温に
熱せられているが、側壁や底部は温度が低いため、デポ
の発生は多くなり易い。このデポ物を低減させるために
は、成長条件から考えた場合、導入するガスの総流量を
減らすか、圧力を下げることが有効と考えられるが、膜
厚の均一性の悪化につながるため良策ではない。
熱せられているが、側壁や底部は温度が低いため、デポ
の発生は多くなり易い。このデポ物を低減させるために
は、成長条件から考えた場合、導入するガスの総流量を
減らすか、圧力を下げることが有効と考えられるが、膜
厚の均一性の悪化につながるため良策ではない。
【００１７】前記例の場合、半導体基板の直径が１５ｃ
ｍ（６インチ）の場合、ＳｉＮ膜厚の面内均一性は約２
％であるのに対し、ガスの総流量を２分の１、すなわち
１５０ｓｃｃｍのＳｉＨ4と７５０ｓｃｃｍのＮＨ3の混
合ガスでは、面内均一性は約１０％まで悪化する。
ｍ（６インチ）の場合、ＳｉＮ膜厚の面内均一性は約２
％であるのに対し、ガスの総流量を２分の１、すなわち
１５０ｓｃｃｍのＳｉＨ4と７５０ｓｃｃｍのＮＨ3の混
合ガスでは、面内均一性は約１０％まで悪化する。
【００１８】また、圧力を１Ｔｏｒｒまで下げた場合も
面内均一性は約７％まで悪化する。なお、ここで示した
面内均一性とは、半導体基板の中央１点及び外周から１
０ｍｍの円周上を４等分した各４点の計５点の膜厚のう
ち、最大値をｔmax，最小値をｔmin，平均値をｔmeanと
した時の、
面内均一性は約７％まで悪化する。なお、ここで示した
面内均一性とは、半導体基板の中央１点及び外周から１
０ｍｍの円周上を４等分した各４点の計５点の膜厚のう
ち、最大値をｔmax，最小値をｔmin，平均値をｔmeanと
した時の、
【００１９】
【数１】
【００２０】で表わされる値である。
【００２１】本発明の目的は、半導体集積回路に用いら
れるプラズマＣＶＤ膜を成膜する際に、発生し易いパー
ティクルを抑えることで、信頼性の高い半導体集積回路
を得ると共に、安定稼動を実現した半導体製造装置を提
供することにある。
れるプラズマＣＶＤ膜を成膜する際に、発生し易いパー
ティクルを抑えることで、信頼性の高い半導体集積回路
を得ると共に、安定稼動を実現した半導体製造装置を提
供することにある。
【００２２】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体製造装置は、ガス供給機構を有
し、反応性ガスを反応室に導入して、対向する２枚の平
行平板電極に高周波を印加することにより反応性ガスプ
ラズマを生成し、半導体基板上にＣＶＤ膜を形成する半
導体製造装置であって、ガス供給機構は、前記反応室の
底部にあけられた多数の小穴から窒素又は不活性ガスを
反応室内に供給するものである。
め、本発明に係る半導体製造装置は、ガス供給機構を有
し、反応性ガスを反応室に導入して、対向する２枚の平
行平板電極に高周波を印加することにより反応性ガスプ
ラズマを生成し、半導体基板上にＣＶＤ膜を形成する半
導体製造装置であって、ガス供給機構は、前記反応室の
底部にあけられた多数の小穴から窒素又は不活性ガスを
反応室内に供給するものである。
【００２３】
【作用】反応性ガスを反応室に導入して対向する２枚の
平行平板電極に高周波を印加することにより反応性ガス
プラズマを生成し、半導体基板上にプラズマＣＶＤ膜を
形成する半導体製造装置において、上記反応室の底部に
あけられた多数の小穴から窒素又は不活性ガスを反応室
内へ流し込みながら、上記プラズマＣＶＤ膜を形成す
る。
平行平板電極に高周波を印加することにより反応性ガス
プラズマを生成し、半導体基板上にプラズマＣＶＤ膜を
形成する半導体製造装置において、上記反応室の底部に
あけられた多数の小穴から窒素又は不活性ガスを反応室
内へ流し込みながら、上記プラズマＣＶＤ膜を形成す
る。
【００２４】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００２５】（実施例１）図１は、本発明の実施例１に
係るＣＶＤ装置を示す模式図である。
係るＣＶＤ装置を示す模式図である。
【００２６】図１において、本発明は反応室１０１の底
部１０２に、径が１ｍｍの穴１０３が多数あいており、
デポジション中にＮ2ガスをガス源１０８から開閉バル
ブ１０９を通して供給し、このＮ2ガスを反応室１０１
の穴１０３に微量ずつ反応室１０１内に供給するもので
ある。ここに、ガス源１０８、開閉バルブ１０９、穴１
０３等により、反応室１０１内にＮ2ガスを供給するガ
ス供給機構が構成される。
部１０２に、径が１ｍｍの穴１０３が多数あいており、
デポジション中にＮ2ガスをガス源１０８から開閉バル
ブ１０９を通して供給し、このＮ2ガスを反応室１０１
の穴１０３に微量ずつ反応室１０１内に供給するもので
ある。ここに、ガス源１０８、開閉バルブ１０９、穴１
０３等により、反応室１０１内にＮ2ガスを供給するガ
ス供給機構が構成される。
【００２７】本発明のＣＶＤ装置を用いて、半導体集積
回路のパッシベーション膜にプラズマＳｉＮ膜を堆積し
た場合について、図３，図４に示す工程順概略縦断面図
を用いて説明する。先ず、図３に示すように拡散層及び
絶縁膜等が形成された半導体基板３０１上に配線パター
ン３０２を形成する。用いる配線材料は０．１〜０．５
％重量％のシリコン及び０．１〜０．５％重量％の銅と
いう、少量の添加成分を含有するＡｌ−Ｓｉ−Ｃｕ合金
である。配線パターン３０２の厚さは約１μｍである。
回路のパッシベーション膜にプラズマＳｉＮ膜を堆積し
た場合について、図３，図４に示す工程順概略縦断面図
を用いて説明する。先ず、図３に示すように拡散層及び
絶縁膜等が形成された半導体基板３０１上に配線パター
ン３０２を形成する。用いる配線材料は０．１〜０．５
％重量％のシリコン及び０．１〜０．５％重量％の銅と
いう、少量の添加成分を含有するＡｌ−Ｓｉ−Ｃｕ合金
である。配線パターン３０２の厚さは約１μｍである。
【００２８】次に、本発明のＣＶＤ装置を用いて図４に
示すように半導体基板３０１上にプラズマＳｉＮ膜３０
３をＣＶＤ法により厚さ約１μｍ堆積する。ガスとして
は、３００ｓｃｃｍのＳｉＨ4と１５００ｓｃｃｍのＮ
Ｈ3の混合ガスを用いる。
示すように半導体基板３０１上にプラズマＳｉＮ膜３０
３をＣＶＤ法により厚さ約１μｍ堆積する。ガスとして
は、３００ｓｃｃｍのＳｉＨ4と１５００ｓｃｃｍのＮ
Ｈ3の混合ガスを用いる。
【００２９】この時、図１において、例えばデポジショ
ン時の圧力は２〜３Ｔｏｒｒとし、高周波電源１０６の
出力は０．８ＫＷとする。半導体基板１０７が置かれる
ステージ１０４は加熱器１０５で熱せられ、この場合は
例えば４００℃とする。
ン時の圧力は２〜３Ｔｏｒｒとし、高周波電源１０６の
出力は０．８ＫＷとする。半導体基板１０７が置かれる
ステージ１０４は加熱器１０５で熱せられ、この場合は
例えば４００℃とする。
【００３０】なお、ステージ１０４は同時に下部電極の
役割も果たしている。また、反応室１０１の底部１０２
には、径が１ｍｍの穴１０３が多数あけられており、デ
ポジション中にはこの穴１０３からＮ2ガスが反応室１
０１内に流れ込む。流れ込むＮ2流量は、この場合例え
ば全体で２ｓｃｃｍとする。なお、ＳｉＨ4とＮＨ3は上
部電極１１０内で混合され、半導体基板１０７上にシャ
ワー状に吹き付けられる。
役割も果たしている。また、反応室１０１の底部１０２
には、径が１ｍｍの穴１０３が多数あけられており、デ
ポジション中にはこの穴１０３からＮ2ガスが反応室１
０１内に流れ込む。流れ込むＮ2流量は、この場合例え
ば全体で２ｓｃｃｍとする。なお、ＳｉＨ4とＮＨ3は上
部電極１１０内で混合され、半導体基板１０７上にシャ
ワー状に吹き付けられる。
【００３１】以上のような条件の下では、デポジション
の速度が毎分で約１０００Åが得られるので、デポ時間
を５分間とすれば、半導体基板３０１上に約０．５μｍ
の面内均一性２％の良質なＳｉＮ膜３０３が得られる。
の速度が毎分で約１０００Åが得られるので、デポ時間
を５分間とすれば、半導体基板３０１上に約０．５μｍ
の面内均一性２％の良質なＳｉＮ膜３０３が得られる。
【００３２】反応室１０１が十分に清浄な状態から以上
述べたデポジション処理を５００枚の半導体基板に対し
て連続して行った後、反応室１０１を大気開放したとこ
ろ、底部１０２には、従来例で示した場合には、デポ物
が約１ｍｍの厚さで付着又は堆積していたが、本実施例
では、デポ物や汚れなどは認められず、清浄な状態が保
たれていることが確認された。
述べたデポジション処理を５００枚の半導体基板に対し
て連続して行った後、反応室１０１を大気開放したとこ
ろ、底部１０２には、従来例で示した場合には、デポ物
が約１ｍｍの厚さで付着又は堆積していたが、本実施例
では、デポ物や汚れなどは認められず、清浄な状態が保
たれていることが確認された。
【００３３】また、従来例で示した方法と同じ方法でパ
ーティクルの増加数を測定したところ１０個となり、パ
ーティクル増加が抑えられていることが確認された。
ーティクルの増加数を測定したところ１０個となり、パ
ーティクル増加が抑えられていることが確認された。
【００３４】これは、先に述べた余剰のガスが反応し合
って反応室底部に落下しても、Ｎ2ガスが吹き出してい
るため、底部に付着せず排気されてしまうことが原因で
ある。
って反応室底部に落下しても、Ｎ2ガスが吹き出してい
るため、底部に付着せず排気されてしまうことが原因で
ある。
【００３５】また、本実施例を半導体集積回路のパッシ
ベーション膜形成に適用し、信頼性を評価したところ、
良品率が９０％となり、従来の方法によると７０％であ
ったことに比べ大幅の増大となった。
ベーション膜形成に適用し、信頼性を評価したところ、
良品率が９０％となり、従来の方法によると７０％であ
ったことに比べ大幅の増大となった。
【００３６】（実施例２）次に、本発明の第２の実施例
について説明する。本実施例は、図１に示す反応室１０
１の底部１０２に多数あけられた穴１０３から反応室へ
流れ込むガスが、実施例１ではＮ2ガスであったのに対
し、不活性ガス、例えばＡｒガスであることが、実施例
１と異なる点である。
について説明する。本実施例は、図１に示す反応室１０
１の底部１０２に多数あけられた穴１０３から反応室へ
流れ込むガスが、実施例１ではＮ2ガスであったのに対
し、不活性ガス、例えばＡｒガスであることが、実施例
１と異なる点である。
【００３７】本実施例の場合も、実施例１と同様の方法
でデポジション処理を５００枚の半導体基板に対して行
った後、反応室１０１を大気開放したところ、底部１０
２にはデポ物や汚れなどは認められず、清掃な状態が保
たれていることが確認された。また、パーティクルの増
加も２０個で問題ないことが確認された。
でデポジション処理を５００枚の半導体基板に対して行
った後、反応室１０１を大気開放したところ、底部１０
２にはデポ物や汚れなどは認められず、清掃な状態が保
たれていることが確認された。また、パーティクルの増
加も２０個で問題ないことが確認された。
【００３８】なお、本実施例では、底部１０２から反応
室１０１内に流れ込むＡｒガスの流量は、実施例１と同
様に全体で２ｓｃｃｍとした。
室１０１内に流れ込むＡｒガスの流量は、実施例１と同
様に全体で２ｓｃｃｍとした。
【００３９】実施例１の場合、底部１０２から反応室１
０１内に流れ込むガスがＮ2であるがプラズマＳｉＯＮ
膜成長時に、キャリアガスとしてＮ2を用いることがあ
り、プロセス条件によっては、底部１０２から流れ込む
Ｎ2ガスが成膜に影響を及ぼす可能性があるのに対し、
実施例２の場合は、例えばＡｒなどの不活性ガスを使用
するため、成膜には全く影響を及ぼさないという利点を
有している。
０１内に流れ込むガスがＮ2であるがプラズマＳｉＯＮ
膜成長時に、キャリアガスとしてＮ2を用いることがあ
り、プロセス条件によっては、底部１０２から流れ込む
Ｎ2ガスが成膜に影響を及ぼす可能性があるのに対し、
実施例２の場合は、例えばＡｒなどの不活性ガスを使用
するため、成膜には全く影響を及ぼさないという利点を
有している。
【００４０】また、実施例２で、Ａｒガスの代わりに他
の不活性ガス、例えばＨｅやＮｅを同様の方法で用いて
も、同様の結果が得られる。
の不活性ガス、例えばＨｅやＮｅを同様の方法で用いて
も、同様の結果が得られる。
【００４１】実施例２のうちＡｒを用いた場合につい
て、実施例１と同様に半導体集積回路のパッシベーショ
ン膜形成に適用し、信頼性を評価したところ、良品率は
実施例１の場合と同じ９０％となった。
て、実施例１と同様に半導体集積回路のパッシベーショ
ン膜形成に適用し、信頼性を評価したところ、良品率は
実施例１の場合と同じ９０％となった。
【００４２】
【発明の効果】以上説明したように本発明に係る半導体
製造装置は、反応室の底部にあけられた多数の小穴から
窒素や不活性ガスを少量反応室内へ流し込みながらプラ
ズマＣＶＤ膜を形成するので、反応室底部にパーティク
ルが付着又は堆積するのが抑えられ、信頼性の高い半導
体集積回路が得られると共に、半導体製造装置の安定稼
動が実現できるという効果を有している。
製造装置は、反応室の底部にあけられた多数の小穴から
窒素や不活性ガスを少量反応室内へ流し込みながらプラ
ズマＣＶＤ膜を形成するので、反応室底部にパーティク
ルが付着又は堆積するのが抑えられ、信頼性の高い半導
体集積回路が得られると共に、半導体製造装置の安定稼
動が実現できるという効果を有している。
【図１】本発明の実施例に係るＣＶＤ装置を示す模式図
である。
である。
【図２】従来のＣＶＤ装置を示す模式図である。
【図３】工程順概略縦断面図である。
【図４】工程順概略縦断面図である。
１０１，２０１ 反応室 １０２，２０２ 底部 １０３ 穴 １０４，２０４ ステージ １０５，２０５ 加熱器 ３０１ 拡散層及び絶縁膜等が形成された半導体基板 ３０２ 配線パターン ３０３ プラズマＳｉＮ膜
Claims (1)
- 【請求項１】 ガス供給機構を有し、反応性ガスを反応
室に導入して、対向する２枚の平行平板電極に高周波を
印加することにより反応性ガスプラズマを生成し、半導
体基板上にＣＶＤ膜を形成する半導体製造装置であっ
て、 ガス供給機構は、前記反応室の底部にあけられた多数の
小穴から窒素又は不活性ガスを反応室内に供給するもの
であることを特徴とする半導体製造装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11970992A JPH05291240A (ja) | 1992-04-13 | 1992-04-13 | 半導体製造装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11970992A JPH05291240A (ja) | 1992-04-13 | 1992-04-13 | 半導体製造装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291240A true JPH05291240A (ja) | 1993-11-05 |
Family
ID=14768161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11970992A Pending JPH05291240A (ja) | 1992-04-13 | 1992-04-13 | 半導体製造装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291240A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008091617A (ja) * | 2006-10-02 | 2008-04-17 | Sharp Corp | Ｍｏｃｖｄ装置およびｍｏｃｖｄ法 |
| WO2020053996A1 (ja) * | 2018-09-12 | 2020-03-19 | 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ | 基板処理装置、半導体装置の製造方法およびプログラム |
-
1992
- 1992-04-13 JP JP11970992A patent/JPH05291240A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008091617A (ja) * | 2006-10-02 | 2008-04-17 | Sharp Corp | Ｍｏｃｖｄ装置およびｍｏｃｖｄ法 |
| WO2020053996A1 (ja) * | 2018-09-12 | 2020-03-19 | 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ | 基板処理装置、半導体装置の製造方法およびプログラム |
| JPWO2020053996A1 (ja) * | 2018-09-12 | 2021-09-09 | 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ | 基板処理装置、基板保持部、半導体装置の製造方法およびプログラム |
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