JPH05291176A

JPH05291176A - Ｍｉｓ型トランジスタの製造方法

Info

Publication number: JPH05291176A
Application number: JP8920792A
Authority: JP
Inventors: Tetsuo Hosoya; 徹夫細矢; Masao Nagase; 雅夫永瀬; Kazuo Imai; 和雄今井
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1992-04-10
Filing date: 1992-04-10
Publication date: 1993-11-05

Abstract

(57)【要約】（修正有）【目的】ＭＩＳ型トランジスタの製造方法において、
従来構造のポリサイドで発生していたドライエッチング
時のサイドエッチングを抑制する。また、素子にダメー
ジを与えずにスループットでポリサイド構成膜を形成す
る。【構成】ＭＩＳ型トランジスタの製造方法において、
ゲート絶縁膜３上にアモルファスシリコン４を形成し、
該アモルファスシリコン上の自然酸化膜５を除去した
後、該アモルファスシリコン上にシリサイド６を形成す
ることによりゲート電極構造を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＩＳ型トランジスタ
の製造方法において、ポリサイドゲート電極の製造方法
に関する。

【０００２】

【従来の技術】ＬＳＩの高集積化に伴って素子の微細化
が進み、昨今のＬＳＩでは素子寸法が１μｍレベルに到
達している。さらに、ハーフミクロン寸法の素子を搭載
した超高集積ＬＳＩの製造が図られている。ＭＩＳ型ト
ランジスタが微細化することにより、ＬＳＩの高集積化
が可能となると同時にトランジスタの動作速度が速くな
り素子性能を向上させることができる。一方、トランジ
スタが微細になる結果ゲート電極寸法も小さくなり、Ｌ
ＳＩのゲート電極配線の抵抗が増加する。

【０００３】ＬＳＩの動作速度は、構成素子の抵抗と容
量の積に比例して遅くなるので、ゲート電極配線の抵抗
増加は、微細トランジスタの高速動作という利点を打ち
消すほどの大きな問題である。この課題を解決する手法
として、下層がポリシリコン、上層がシリサイドから成
る耐熱性の低抵抗ゲート電極が考案された。この積層構
造はポリサイド構造と総称され、電極の上層は金属とシ
リコンの化合物という低抵抗の材料で構成されるので、
従来ゲート電極として使用されていたポリシリコンより
材料固有の抵抗が一桁近く小さいこと、従来のＬＳＩ製
造工程のうちゲート電極材料の変更のみで済むので工程
変更を最小限にとどめられること、電極の下層材料は従
来と同じ値に制御できること等の利点を有しているの
で、現在ではＬＳＩ製造工程で広く利用されている。

【０００４】ところで、微細な素子を実現するには、高
精度な加工が必要である。特に、ゲート電極パタンの寸
法は、ＭＩＳ型トランジスタのゲート寸法を直接決定す
ることになるので、ＬＳＩ製造工程の中では最も厳しい
加工精度が要求される。このため、ゲート電極材料の加
工法としてリアクティブ・イオン・エッチング（ＲＩ
Ｅ）法に代表される異方性ドライエッチング技術が採用
されているが、パタン寸法がハーフミクロンレベルにな
ると、要求加工精度を満足するためには加工技術の向上
のみでは限界であり、加工対象となる材料の選定まで含
めたプロセス構成が必要である。

【０００５】従来のポリサイド構造では、上層はシリサ
イド、下層はポリシコンから構成されているので、微細
パタンを精度よく実現するためには、これらシリサイド
とポリシリコンの両材料をいずれも高精度で加工しなけ
ればならない。しかし、ポリシリコン中にシリコンの導
電型をｎ型とする不純物を含有する場合、J.Vac.Sci.Te
chnol.B4（2） 468 （1986）に報告されているように、
ポリシリコン中の電子がエッチャントに移動すること
で、エッチング反応が促進される結果相当量のサイドエ
ッチングが生じるので異方性エッチングが難しい。

【０００６】ＬＳＩ製造工程におけるゲート電極の加工
では、電極材料が表面段差のあるウエハ上に形成される
ため、平坦面上に形成されたパタンでちょうど加工が終
了した時点からさらにエッチングを追加するオーバーエ
ッチングを実施し、段差部でのエッチング残りが発生し
ないようにしている。

【０００７】ポリサイドの下層材料がポリシリコンであ
る従来構造の場合、オーバーエッチング工程で平坦面上
のパタンにおいて上層のシリサイドには微量のサイドエ
ッチングが生じるのに対し、下層のポリシリコンでは、
多量のサイドエッチングが進行し大きな寸法細りを生じ
ていた。このため、下層をポリシリコンとした従来の電
極構成では、ハーフミクロンレベルの微細寸法ゲート電
極を要求精度内で高精度に加工することは困難であっ
た。

【０００８】一方、ＭＩＳ型トランジスタの製造工程に
おけるポリサイド形成工程では、ＣＶＤ法によりポリシ
リコンを形成後スパッタ法やＣＶＤ法によりシリサイド
を形成する方法が一般的である。この場合、ポリシリコ
ン表層には自然酸化膜が形成されるが、該自然酸化膜上
にシリサイドを形成すると後続のプロセス過程でシリサ
イドがポリシリコンからはがれるという問題が発生する
ため、該自然酸化膜を除去後シリサイドを形成する手法
がとられている。

【０００９】自然酸化膜の除去法としては、ドライ零囲
気では、アルゴン等の不活性ガスをプラズマ化させて生
成したアルゴンイオンによるスパッタ作用による方法、
またウエット零囲気では、フッ酸等の薬液による化学的
作用方法が考えられる。

【００１０】しかし、前者のスパッタ作用による方法で
は、スパッタ時に半導体基板にダメージが入り素子特性
を劣化させることがあること、枚葉処理であるためスル
ープットが小さいこと等効率よく素子を製造するには不
都合な点がある。

【００１１】これに対し、後者の薬液による方法によれ
ば、ダメージの問題は無く、バッチ処理が容易であるの
でスループットを大きくできる。従って、薬液による方
法を採用したいところである。しかしながら、自然酸化
膜が形成されているシリコン層が多結晶構造であるが故
に、フッ酸による自然酸化膜除去時に図４に示すように
多結晶膜のグレイン境界に沿ってフッ酸４０４がポリシ
リコン４０３中に浸入し、ついにはポリシリコン４０３
の下地である薄いゲート酸化膜４０２にまで到達してゲ
ート酸化膜４０２をエッチングし（ゲート破壊部４０５
を生じる）、ゲートリーク発生の原因となっていたた
め、フッ酸４０４による方法は適用できなかった。な
お、前記図４において、４０１は半導体基板、４０５は
ゲート破壊部である。

【００１２】このように、従来のＭＩＳ型トランジスタ
の製造方法では、ポリサイドの下層材料がポリシリコン
であるが故に、ポリサイド加工時下層のポリシリコンに
大きなサイドエッチングが発生するため微細パタンを精
度よく形成することが難しかった。このため、設計通り
の低抵抗値を有するゲート電極パタンが得られないこ
と、ポリサイドゲート電極の下層に大きな寸法細りが生
じた結果、ＭＩＳ型トランジスタのゲート長が小さくな
って例えばしきい値電圧が小さくなる。

【００１３】また、図３（図２と同じ符号を付けてあ
る）に示すように、ゲート電極とソース・ドレインとの
パタン上の重なりが欠如し意図せぬオフセットゲート構
造となること、さらに、ポリサイド電極の断面形状がＴ
型になるため後続の層間絶縁膜形成工程でポリサイド電
極側面への空隙のない一様な絶縁膜の形成が不可能とな
り、トランジスタの安定動作が確保できないことなどに
より、所期の性能を有するトランジスタを製造すること
が困難であった。さらに、素子にダメージを与えず高い
スループットでポリサイド構成膜を形成することが困難
であった。

【００１４】従来のポリサイドゲートＭＩＳ型トランジ
スタの製造方法を図２を用いて説明する。図２（ａ）に
示すように、例えば導電型がＰ型の半導体基板２１の表
面に素子分離となる例えばＳｉＯ₂から成る厚い絶縁層
２２を形成し、厚い絶縁層２２と接続して例えばＳｉＯ
₂から成るゲート絶縁膜２３を形成する。

【００１５】次に、絶縁層２２，２３上にＣＶＤ法によ
り不純物として例えばリンを含有するポリシリコン層２
４を形成する。図２（ａ）ではポリシリコン層２４の表
層には、ポリシリコン形成炉からポリシリコンが堆積さ
れた半導体基板を取り出す際に大気中の酸素と反応して
ＳｉＯ₂２５が形成される。

【００１６】次に、図２（ｂ）に示すように、ＳｉＯ₂
２５をアルゴンスパッタにより除去した後、ポリシリコ
ン層２４上に、例えばスパッタ法でタングステンシリサ
イド層２６を形成する。次に、タングステンシリサイド
層２６上にＳｉＯ₂層２７を形成する。図２（ｂ）にお
いて、ポリシリコン層２４とタングステンシリサイド層
２６とによりポリサイド構造２８が形成される。

【００１７】次に、図には示さないがＳｉＯ₂層２７上
にフォトリソグラフィ法によりゲート電極レジストパタ
ンを形成し、ＲＩＥ法によりＳｉＯ₂層２７をドライエ
ッチングする。

【００１８】次に、図２（ｃ）に示すように、レジスト
のみを酸素プラズマによるドライエッチングで除去した
後、ＳｉＯ₂層２７をマスクとしてタングステンシリサ
イド層２６、ポリシリコン層２４の順にドライエッチン
グする。ここでのポリサイドのドライエッチングは、異
方性のエッチングとなるＲＩＥ法やＥＣＲイオン流エッ
チング法等により実施される。

【００１９】次に、図２（ｄ）に示すように、熱酸化に
よりポリサイド電極の側面に酸化膜２９を形成したの
ち、イオン注入法により例えばひ素を不純物として半導
体基板２１に導入したのち熱処理を実施してソース・ド
レイン層３０，３１を形成する。

【００２０】次に、図には示さないが、ＣＶＤＳｉＯ₂
を堆積したのち全面をＲＩＥ法によりドライエッチング
してゲート電極側面のみにＣＶＤＳｉＯ₂層３２を形成
する。

【００２１】次に、図２（ｅ）に示すように、ＣＶＤ法
により層間絶縁膜３３を形成したのち、フォトリソグラ
フィ工程とＲＩＥ工程でコンタクトホール３４を開口
後、アルミニウムを堆積した後、フォトリソグラフィ工
程とＲＩＥ工程でアルミニウム電極３５を形成してＭＩ
Ｓ型トランジスタが完成する。

【００２２】

【発明が解決しようとする課題】しかしながら、従来の
製造方法では、図２（ｃ）に示すように、ポリサイド層
のドライエッチング工程で、オーバーエッチング時にタ
ングステンシリサイド層２６にはわずかなサイドエッチ
ングが生じるのみであるのに対し、ポリシリコン層２４
には大きなサイドエッチングが生じる。オーバーエッチ
ングには通常、ジャストエッチングまでに要した時間の
２０％程度のエッチングが必要であり、従来の製造方法
では、ポリシリコン層２４に０.１μｍ以上のサイドエ
ッチングが生じていた。従って、ゲート電極のでき上り
寸法が設計値より０.１μｍ以上細くなり、ポリサイド
ゲート配線の抵抗が高くなり設計通りの抵抗が得られな
いばかりでなく、過剰にチャネル長が短くなったり、図
３に示すようなオフセットゲート構造の発生等により所
望の性能を有する微細ＭＩＳ型トランジスタが得られな
かった。

【００２３】また、ＭＩＳ型トランジスタの製造工程に
おいては、ポリサイドゲート電極がＴ型の断面形状とな
りタングステンシリサイド層２６がひさし状となるた
め、後続のゲート側面へのＣＶＤＳｉＯ₂の形成工程及
び層間絶縁膜形成工程で、ポリシリコン層２４の側面に
所望通り密着する状態で空隙なくＳｉＯ₂層３２、絶縁
膜３３を形成することが不可能となり、トランジスタの
デバイス特性の信頼性を著しく劣化させていた。

【００２４】さらに、図２（ｂ）に示すように、工程中
ポリシリコン層２４上のＳｉＯ₂２５を除去する際に、
フッ酸による除去法では、ポリシリコン層２４のグレイ
ン境界に沿ってフッ酸がしみこみ、ゲート絶縁膜２３を
エッチングしてゲートリーク発生の原因となるので、こ
れに変わる方法としてアルゴンスパッタ法により実施し
ていた。しかし、アルゴンスパッタ法によるＳｉＯ₂２
５の除去ではスパッタ時に半導体基板にダメージが入り
素子特性を劣化させることがあること、枚葉処理である
ためスループットが小さいこと等効率よく素子を製造す
ることができなかった。

【００２５】本発明は、前記問題点を解決するためにな
されたものであり、本発明の目的は、ＭＩＳ型トランジ
スタの製造方法において、従来構造のポリサイドで発生
していたドライエッチング時のサイドエッチングを抑制
することが可能な技術を提供することにある。

【００２６】本発明の他の目的は、素子にダメージを与
えずにスループットでポリサイド構成膜を形成すること
が可能な技術を提供することにある。

【００２７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
にする。

【００２８】

【課題を解決するための手段】前記目的を達成するため
に、本発明は、ＭＩＳ型トランジスタの製造方法におい
て、ゲート絶縁膜上にアモルファスシリコンを形成し、
該アモルファスシリコン上の自然酸化膜を除去した後、
該アモルファスシリコン上にシリサイドを形成すること
によりゲート電極構造を形成することを最も主要な特徴
とする。

【００２９】

【作用】前述の手段によれば、ポリサイド構造の下層材
料がアモルファスシリコンの非晶質であるので、従来技
術でドライエッチング時に多結晶質から由来したポリサ
イド下層のｎ型ポリシリコンでのサイドエッチングを、
該下層非晶質シリコンの導電型の種類によらず抑制する
ことができる。従って、エッチングマスクパタンからの
偏差が小さい加工が可能となり、設計通りの低抵抗値を
有するゲート電極パタン、及び設計通りの寸法かつ性能
を有するＭＩＳ型トランジスタを実現することができ
る。

【００３０】さらに、ポリサイド構造の下層材料が非晶
質であるので、下層シリコン上の自然酸化膜をフッ酸薬
液によりダメージの付与やゲートリークの発生無しで除
去でき、高いスループットでポリサイド構成膜を形成す
ることができる。

【００３１】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。

【００３２】図１は、本発明の一実施例のＭＩＳ型トラ
ンジスタの製造方法を説明するための、製造工程順にお
けるＭＩＳ型トランジスタの断面図である。

【００３３】図１（ａ）において、例えば導電型がＰ型
の半導体基板１の表面に素子分離となるＳｉＯ₂から成
る厚い絶縁層２を形成した後、厚い絶縁層２と接続して
ＳｉＯ₂から成るゲート絶縁膜３を形成する。ここまで
は、図２に示す従来の製造方法と同じである。次に、Ｃ
ＶＤ法により例えばリンを含有するアモルファスシリコ
ン層４を形成する。

【００３４】次に、図１（ｂ）に示すように、アモルフ
ァスシリコン層４上にアモルファスシリコン形成炉から
アモルファスシリコンが堆積された半導体基板を取り出
す際に、大気中の酸素と反応して形成されたＳｉＯ₂５
をフッ酸薬液で除去した後、アモルファスシリコン層４
上にスパッタ法によりタングステンシリサイド層６を形
成する。形成膜厚としては、例えば、アモルファスシリ
コン層４、タングステンシリサイド層６のいずれもそれ
ぞれ０.１５μｍとする。つぎに、ＣＶＤ法でＳｉＯ₂層
７を形成する。ＳｉＯ₂層７の形成膜厚は例えば０.１５
μｍとする。

【００３５】次に、図には示さないがＳｉＯ₂層７上に
フォトリソグラフィ法によりゲート電極レジストパタン
を形成し、このレジストパタンをマスクとしてＲＩＥ法
によりＳｉＯ₂層７をドライエッチングする。

【００３６】次に、図１（ｃ）に示すように、レジスト
のみを酸素プラズマによるドライエッチングで除去した
後、ＳｉＯ₂層７をマスクとしてタングステンシリサイ
ド層６、アモルファスシリコン層４の順にドライエッチ
ングする。このタングステンシリサイド層６、アモルフ
ァスシリコン層４のドライエッチングは例えばＥＣＲイ
オン流エッチング法で実施する。

【００３７】以下の製造は、図２（ｄ）以降に示した従
来と同じ方法で実施すればＭＩＳ型トランジスタができ
上がる。なお、アモルファスシリコン層４は、図１
（ｄ）に示した工程のソース・ドレイン形成用の高温の
熱処理により多結晶化してポリシリコン４´となるの
で、導電性を有するゲート電極となる。

【００３８】本実施例の方法でトランジスタを製作した
結果、ポリサイド層８の下層の材料を従来のポリシリコ
ンに変えてアモルファスシリコンとしたことにより、ポ
リサイド層８のドライエッチング時の下層アモルファス
シリコン層４へのサイドエッチングを大幅に減少でき、
オーバーエッチング量３０％でサイドエッチング量を
０.０５μｍ以下にできることを確認した。

【００３９】この効果により、ポリサイドゲート電極配
線の抵抗は、従来のものに比べて小さくでき、トランジ
スタのしきい値偏差は、２.５％以下となってゲート寸
法がハーフミクロンのＭＩＳ型トランジスタが設計通り
の特性を有することが確認された。

【００４０】さらに、ポリサイドゲート電極の形状が改
良された結果層間絶縁膜がポリサイド電極の側面に一様
に密着して空隙なく形成され、トランジスタのデバイス
特性の信頼性の劣化がないことが確認された。

【００４１】また、ＭＩＳ型ダイオードを製作してゲー
トリーク発生の回避率について調べた結果、ポリサイド
の下層にポリシリコンを用いて該ポリシリコン上の自然
酸化膜を本実施例と同様にフッ酸で除去したものでは６
０％であるのに対し、本発明による製造方法では１００
％であり、ゲートリークは生じないことが確認できた。

【００４２】なお、本実施例では、シリサイドとしてタ
ングステンシリサイドを用いて説明したが、タングステ
ンシリサイドに限定されることなく、モリブデンシリサ
イド、チタンシリサイド、タンタルシリサイド、コバル
トシリサイド、ニッケルシリサイド、白金シリサイド
等、周期律表でＩＶＡ，ＶＡ，ＶＩＡ族金属のシリサイ
ドでもよい。また、本実施例ではアモルファスシリコン
中の不純物としてリンを導入している場合について説明
したが、例えば、ひ素、アンチモン等Ｎ型の導電型とす
るための不純物や、例えば、ほう素、ガリウム、インジ
ウム等Ｐ型の導電型とするための不純物でもよい。ま
た、半導体基板の導電型がＰ型の場合について説明した
がＮ型の場合でもよい。

【００４３】以上、本発明を実施例に基づき具体的に説
明したが、本発明は、前記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲において種々変更し得
ることはいうまでもない。

【００４４】

【発明の効果】以上、説明したように、本発明のＭＩＳ
型トランジスタの製造方法によれば、ポリサイドゲート
電極のサイドエッチング量が減少し、ハーフミクロンレ
ベルの微細寸法ゲート電極を要求精度内で高精度に加工
することができる。

【００４５】これにより、設計通りの低抵抗値を有する
ゲート電極パタンが得られ、さらに、ＭＩＳ型トランジ
スタのゲート長が設計通りに出来上がりしきい値電圧等
所期の性能を有するトランジスタが得られる。また、ポ
リサイド構造の下層材料が非晶質であるので、下層シリ
コン上の自然酸化膜をフッ酸薬液によりゲートリークの
発生無しで除去でき、高いスループットでポリサイド構
成膜を形成することができる。

【図面の簡単な説明】

【図１】本発明の一実施例のＭＩＳ型トランジスタの
製造方法を説明するための、製造工程順におけるＭＩＳ
型トランジスタの断面図、

【図２】従来のＭＩＳ型トランジスタの製造方法を説
明するための、製造工程順におけるＭＩＳ型トランジス
タの断面図、

【図３】従来の方法で製造した場合のオフセットゲー
ト構造となったＭＩＳ型トランジスタの断面図、

【図４】ポリシリコン中にフッ酸がしみこんでゲート
絶縁膜をエッチングすることを説明するための図面。

【符号の説明】

１，２１…半導体基板、２，２２…素子分離用絶縁膜、
３，２３…ゲート絶縁膜、４´，２４…ポリシリコン、
４…アモルファスシリコン、５，２５…ＳｉＯ₂、６，
２６…タングステンシリサイド、７，２７…ＳｉＯ₂、
８，２８…ポリサイド、９，２９…ゲート電極側面酸化
膜、１０，３０…ソース、１１，３１…ドレイン、１
２，３２…ＳｉＯ₂、１３，３３…層間絶縁膜、１４，
３４…コンタクトホール、１５，３５…アルミニウム電
極。

Claims

【特許請求の範囲】

【請求項１】ＭＩＳ型トランジスタの製造方法におい
て、ゲート絶縁膜上にアモルファスシリコンを形成し、
該アモルファスシリコン上の自然酸化膜を除去した後、
該アモルファスシリコン上にシリサイドを形成すること
によりゲート電極構造を形成することを特徴とするＭＩ
Ｓ型トランジスタの製造方法。