JPH05289982A - データ送受信方式 - Google Patents
データ送受信方式Info
- Publication number
- JPH05289982A JPH05289982A JP11090292A JP11090292A JPH05289982A JP H05289982 A JPH05289982 A JP H05289982A JP 11090292 A JP11090292 A JP 11090292A JP 11090292 A JP11090292 A JP 11090292A JP H05289982 A JPH05289982 A JP H05289982A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- modules
- buses
- data
- plural
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】
【目的】 計算機システムの構築の自由度を増して、処
理能力の向上を図る。 【構成】 バス５１，５２，５３を多段階構成で設け、
例えばＩ／Ｏ制御装置３１２をバス５１とバス５２との
中継として用いることにより、バス５１とバス５２間の
データ送受信を行う。また、Ｉ／Ｏ制御装置３２２をバ
ス５２とバス５３との中継として用いることにより、バ
ス５２とバス５３間のデータ送受信を行う。
理能力の向上を図る。 【構成】 バス５１，５２，５３を多段階構成で設け、
例えばＩ／Ｏ制御装置３１２をバス５１とバス５２との
中継として用いることにより、バス５１とバス５２間の
データ送受信を行う。また、Ｉ／Ｏ制御装置３２２をバ
ス５２とバス５３との中継として用いることにより、バ
ス５２とバス５３間のデータ送受信を行う。
Description
【０００１】
【産業上の利用分野】この発明は、複数のモジュールか
ら構成される計算機システムにおいてモジュール間のデ
ータ送受信方式に関するものである。
ら構成される計算機システムにおいてモジュール間のデ
ータ送受信方式に関するものである。
【０００２】
【従来の技術】計算機システムは、バックプレーンに差
し込まれた複数のプリント回路板から構成されている。
これらの各プリント回路板は、夫々計算機システムに必
要な機能を受け持つ。バックプレーンは、システムバス
と呼ばれる数本の導線を介してプリント回路板同志を接
続する。図４は計算機システムの構成図であり、図４に
おいて、１は演算を行うＣＰＵ、２は情報を記憶するメ
モリ、３１〜３Ｎは入出力の制御を行うＩ／Ｏ制御装
置、４１〜４２は終端回路、５はシステムバスである。
し込まれた複数のプリント回路板から構成されている。
これらの各プリント回路板は、夫々計算機システムに必
要な機能を受け持つ。バックプレーンは、システムバス
と呼ばれる数本の導線を介してプリント回路板同志を接
続する。図４は計算機システムの構成図であり、図４に
おいて、１は演算を行うＣＰＵ、２は情報を記憶するメ
モリ、３１〜３Ｎは入出力の制御を行うＩ／Ｏ制御装
置、４１〜４２は終端回路、５はシステムバスである。
【０００３】次に動作について説明する。システムバス
５はバックプレーン相互に、ディジタル信号と電力を運
ぶ数本の導線からなる。特定のバスシステムに適合する
ように設計されたボードなら、どのバックプレーンでで
も作動するように、各バスラインに関する機能や信号の
割り合てが標準化されている。バスラインは以下の４つ
に分類できる。 （１）メモリ領域とＩ／Ｏレジスタを選択するアドレス
ライン （２）データライン （３）データ転送の制御割込み信号の伝達およびバス占
有権を管理するコントロールライン （４）給電ライン
５はバックプレーン相互に、ディジタル信号と電力を運
ぶ数本の導線からなる。特定のバスシステムに適合する
ように設計されたボードなら、どのバックプレーンでで
も作動するように、各バスラインに関する機能や信号の
割り合てが標準化されている。バスラインは以下の４つ
に分類できる。 （１）メモリ領域とＩ／Ｏレジスタを選択するアドレス
ライン （２）データライン （３）データ転送の制御割込み信号の伝達およびバス占
有権を管理するコントロールライン （４）給電ライン
【０００４】データ転送を行うためには、転送方向とソ
ース（送り手）およびディスティネーション（送り先）
を指定する必要がある。転送方向は、バス上のデータ及
びディレクションライン（コントロールラインの１つ）
で指定され、転送がマスターからスレーブへ（書き込み
動作）か、スレーブからマスターへ（読み出し動作）か
を指示する。マスターボードへ向けて、またはマスター
ボードから送られるデータのソースとディスティネーシ
ョンは、メモリ領域またはＩ／Ｏレジスタのアドレスを
アドレスバス上にのせることで指定される。なお、上記
マスターボードとはデータ転送を起動するボードであ
り、スレーブボードとはマスターボードが送るコントロ
ール信号にこたえるボードである。通常、マスターボー
ドはＣＰＵ１を含むボードであり、スレーブボードはメ
モリ２又はＩ／Ｏ制御装置３１〜３Ｎを含むボードであ
る。
ース（送り手）およびディスティネーション（送り先）
を指定する必要がある。転送方向は、バス上のデータ及
びディレクションライン（コントロールラインの１つ）
で指定され、転送がマスターからスレーブへ（書き込み
動作）か、スレーブからマスターへ（読み出し動作）か
を指示する。マスターボードへ向けて、またはマスター
ボードから送られるデータのソースとディスティネーシ
ョンは、メモリ領域またはＩ／Ｏレジスタのアドレスを
アドレスバス上にのせることで指定される。なお、上記
マスターボードとはデータ転送を起動するボードであ
り、スレーブボードとはマスターボードが送るコントロ
ール信号にこたえるボードである。通常、マスターボー
ドはＣＰＵ１を含むボードであり、スレーブボードはメ
モリ２又はＩ／Ｏ制御装置３１〜３Ｎを含むボードであ
る。
【０００５】図６及び図７に同期式データ転送のタイミ
ングチャートを示す。図６はデータ読み出し動作を示す
ものであり、マスターボードはデータのアドレスをバス
上に出し、データリード信号を発して、スレーブボ
ードに読み出し動作中であることを知らせる。次にマス
ターボードは、一定時間後にデータをバスから読む。
スレーブボードは、この時刻より以前にデータをバスに
のせ、マスターボードが読み終わるまで、このデータ
が有効であるようにホールドする。
ングチャートを示す。図６はデータ読み出し動作を示す
ものであり、マスターボードはデータのアドレスをバス
上に出し、データリード信号を発して、スレーブボ
ードに読み出し動作中であることを知らせる。次にマス
ターボードは、一定時間後にデータをバスから読む。
スレーブボードは、この時刻より以前にデータをバスに
のせ、マスターボードが読み終わるまで、このデータ
が有効であるようにホールドする。
【０００６】データ書き込み動作では（図７）、マスタ
ーは書き込み先アドレスとデータを一定の時間バス
上に出しデータライト信号を発して、スレーブボード
に書き込み動作中であることを知らせる。スレーブボー
ドは、マスターボードがバスからデータを除く前に、デ
ータをバスから読む必要がある。
ーは書き込み先アドレスとデータを一定の時間バス
上に出しデータライト信号を発して、スレーブボード
に書き込み動作中であることを知らせる。スレーブボー
ドは、マスターボードがバスからデータを除く前に、デ
ータをバスから読む必要がある。
【０００７】
【発明が解決しようとする課題】従来のデータ送受信方
式は上述したように、各種Ｉ／Ｏ制御装置の処理速度や
利用頻度に関係なく、Ｉ／Ｏ制御装置が同一バス上に接
続されているので、資源の利用形態として無駄が多く、
計算機の処理能力（時間当たりの作業量）の向上を図る
ことが難しいという問題点があった。
式は上述したように、各種Ｉ／Ｏ制御装置の処理速度や
利用頻度に関係なく、Ｉ／Ｏ制御装置が同一バス上に接
続されているので、資源の利用形態として無駄が多く、
計算機の処理能力（時間当たりの作業量）の向上を図る
ことが難しいという問題点があった。
【０００８】この発明は上記の問題点を解消するために
なされたもので、システム構築の自由度が増し、計算機
の処理能力が向上できるデータ送受信方式を提供するこ
とを目的とする。
なされたもので、システム構築の自由度が増し、計算機
の処理能力が向上できるデータ送受信方式を提供するこ
とを目的とする。
【０００９】
【課題を解決するための手段】請求項１の発明に係るデ
ータ送受信方式は、予め定めた複数のモジュールが接続
されたバス５１，５２，５３を多段階構成で設け、各バ
スに接続される複数のモジュールのうちの任意のモジュ
ール（Ｉ／Ｏ制御装置３１２，３２２，３３２）を次段
のバスへの中継として用い、バス間のデータ送受信を行
うものである。
ータ送受信方式は、予め定めた複数のモジュールが接続
されたバス５１，５２，５３を多段階構成で設け、各バ
スに接続される複数のモジュールのうちの任意のモジュ
ール（Ｉ／Ｏ制御装置３１２，３２２，３３２）を次段
のバスへの中継として用い、バス間のデータ送受信を行
うものである。
【００１０】請求項２の発明に係るデータ送受信方式
は、予め定めた複数のモジュールが接続され構成がそれ
ぞれ異なるバス５１，５２，５３を多段階構成で設け、
各バスに接続される複数のモジュールのうちの任意のモ
ジュール（Ｉ／Ｏ制御装置３１２，３２２，３３２）を
次段のバスへの中継として用い、バス間のデータ送受信
を行うものである。
は、予め定めた複数のモジュールが接続され構成がそれ
ぞれ異なるバス５１，５２，５３を多段階構成で設け、
各バスに接続される複数のモジュールのうちの任意のモ
ジュール（Ｉ／Ｏ制御装置３１２，３２２，３３２）を
次段のバスへの中継として用い、バス間のデータ送受信
を行うものである。
【００１１】
【作用】請求項１の発明において、例えばバス５１のデ
ータはモジュール（Ｉ／Ｏ制御装置３１２）を介してバ
ス５２に転送される。
ータはモジュール（Ｉ／Ｏ制御装置３１２）を介してバ
ス５２に転送される。
【００１２】請求項２の発明において、例えばバス５１
を高速処理バスとし、バス５２を低速処理バスとして割
り付けると、モジュールの処理速度や利用頻度に応じて
バスを選ぶことができ、計算機資源の利用形態の無駄が
なくなる。
を高速処理バスとし、バス５２を低速処理バスとして割
り付けると、モジュールの処理速度や利用頻度に応じて
バスを選ぶことができ、計算機資源の利用形態の無駄が
なくなる。
【００１３】
実施例１．図１はこの発明の一実施例に係るデータ送受
信方式を採用した計算機システムの構成を示すブロック
図である。図１において、１は演算を行うＣＰＵ、２は
情報を記憶するメモリ、３１１〜３３Ｎは入出力の制御
を行うＩ／Ｏ制御装置、４１〜４６は終端回路である。
５１はＣＰＵ１、メモリ２、Ｉ／Ｏ制御装置３１１〜３
１Ｌ、及び終端回路４１，４２を接続する第１のバスで
ある。５２はＩ／Ｏ制御装置３１２、Ｉ／Ｏ制御装置３
２１〜３２Ｍ、及び終端回路４３，４４を接続する第２
のバスである。５３はＩ／Ｏ制御装置３２２、Ｉ／Ｏ制
御装置３３１〜３３Ｎ、及び終端回路４５，４６を接続
する第３のバスである。
信方式を採用した計算機システムの構成を示すブロック
図である。図１において、１は演算を行うＣＰＵ、２は
情報を記憶するメモリ、３１１〜３３Ｎは入出力の制御
を行うＩ／Ｏ制御装置、４１〜４６は終端回路である。
５１はＣＰＵ１、メモリ２、Ｉ／Ｏ制御装置３１１〜３
１Ｌ、及び終端回路４１，４２を接続する第１のバスで
ある。５２はＩ／Ｏ制御装置３１２、Ｉ／Ｏ制御装置３
２１〜３２Ｍ、及び終端回路４３，４４を接続する第２
のバスである。５３はＩ／Ｏ制御装置３２２、Ｉ／Ｏ制
御装置３３１〜３３Ｎ、及び終端回路４５，４６を接続
する第３のバスである。
【００１４】次に動作について説明する。Ｉ／Ｏ制御装
置３１１〜３３Ｎは、図３に示すように第１バスアドレ
ス、第２バスアドレス、第３バスアドレス等に各Ｉ／Ｏ
アドレスを割り付けることによってアドレスが決定され
る。中継回路であるＩ／Ｏ制御装置３１２，３２２，３
３２は、図２に示すように上位バスである第１のバス５
１と下位バスである第２のバス５２との双方に接続され
ており、バスドライバーとレシーバー８、バスインタフ
ェース論理回路９、ローカルメモリ１０、割り込み要求
制御回路１１、マイクロプロセッサ１２、バス占有権要
求制御回路１３、バスインタフェース論理回路１４、バ
スドライバーとレシーバー１５、及びシステムクロック
発生回路１６から構成される。これらの構成要素は同一
のボード上に設けられている。
置３１１〜３３Ｎは、図３に示すように第１バスアドレ
ス、第２バスアドレス、第３バスアドレス等に各Ｉ／Ｏ
アドレスを割り付けることによってアドレスが決定され
る。中継回路であるＩ／Ｏ制御装置３１２，３２２，３
３２は、図２に示すように上位バスである第１のバス５
１と下位バスである第２のバス５２との双方に接続され
ており、バスドライバーとレシーバー８、バスインタフ
ェース論理回路９、ローカルメモリ１０、割り込み要求
制御回路１１、マイクロプロセッサ１２、バス占有権要
求制御回路１３、バスインタフェース論理回路１４、バ
スドライバーとレシーバー１５、及びシステムクロック
発生回路１６から構成される。これらの構成要素は同一
のボード上に設けられている。
【００１５】上位バス（第１のバス５１）からのデータ
転送（下位バスへの書き込み）時、上記Ｉ／Ｏアドレス
によって定められたローカルメモリ１０にデータを順次
セーブしながら下位バス（第２のバス５２）への転送を
行っていく。一方、下位バスからのデータ転送（上位バ
スへの書き込み、即ち上位ＣＰＵ１の読み込み）時、下
位バスの転送先アドレスによって定められたローカルメ
モリ１０にデータをセーブする。このセーブ完了後、上
位バスへの転送要求によりセーブ内容を上位バスに転送
する。このように中継回路であるＩ／Ｏ制御装置をメモ
リバッファとして活用することにより多段バス構成が可
能となる。
転送（下位バスへの書き込み）時、上記Ｉ／Ｏアドレス
によって定められたローカルメモリ１０にデータを順次
セーブしながら下位バス（第２のバス５２）への転送を
行っていく。一方、下位バスからのデータ転送（上位バ
スへの書き込み、即ち上位ＣＰＵ１の読み込み）時、下
位バスの転送先アドレスによって定められたローカルメ
モリ１０にデータをセーブする。このセーブ完了後、上
位バスへの転送要求によりセーブ内容を上位バスに転送
する。このように中継回路であるＩ／Ｏ制御装置をメモ
リバッファとして活用することにより多段バス構成が可
能となる。
【００１６】実施例２．なお上記実施例において、第１
バス５１、第２バス５２、第３バス５３の構成は同一バ
ス構成である必要はない。たとえば標準バスであるＦｕ
ｔｕｒｅバス、Ｍｕｌｔｉバス、ＶＭＥバス等の混在は
可能である。すなわち高速処理バスを上位バスとし、低
速処理バスを下位バスに割り付けることにより、資源の
有効活用が図れる。また既設システムの有効活用を図る
ことができる。
バス５１、第２バス５２、第３バス５３の構成は同一バ
ス構成である必要はない。たとえば標準バスであるＦｕ
ｔｕｒｅバス、Ｍｕｌｔｉバス、ＶＭＥバス等の混在は
可能である。すなわち高速処理バスを上位バスとし、低
速処理バスを下位バスに割り付けることにより、資源の
有効活用が図れる。また既設システムの有効活用を図る
ことができる。
【００１７】
【発明の効果】以上のように本発明によれば、予め定め
た複数のモジュールが接続されたバスを多段階構成で設
け、各バスに接続される複数のモジュールのうちの任意
のモジュールを次段のバスへの中継として用い、バス間
のデータ送受信を行うようにしたので、計算機システム
構築の自由度が増し、計算機システムの処理能力が向上
するという効果が得られる。
た複数のモジュールが接続されたバスを多段階構成で設
け、各バスに接続される複数のモジュールのうちの任意
のモジュールを次段のバスへの中継として用い、バス間
のデータ送受信を行うようにしたので、計算機システム
構築の自由度が増し、計算機システムの処理能力が向上
するという効果が得られる。
【００１８】また、本発明によれば、予め定めた複数の
モジュールが接続され構成がそれぞれ異なるバスを多段
階構成で設け、各バスに接続される複数のモジュールの
うちの任意のモジュールを次段のバスへの中継として用
い、バス間のデータ送受信を行うようにしたので、モジ
ュールの処理速度や利用頻度に応じてバスを選ぶことが
でき、計算機資源の利用形態の無駄がなくなり、計算機
システムの処理能力が向上するという効果が得られる。
モジュールが接続され構成がそれぞれ異なるバスを多段
階構成で設け、各バスに接続される複数のモジュールの
うちの任意のモジュールを次段のバスへの中継として用
い、バス間のデータ送受信を行うようにしたので、モジ
ュールの処理速度や利用頻度に応じてバスを選ぶことが
でき、計算機資源の利用形態の無駄がなくなり、計算機
システムの処理能力が向上するという効果が得られる。
【図１】この発明の一実施例に係るデータ送受信方式を
採用した計算機システムの構成を示すブロック図であ
る。
採用した計算機システムの構成を示すブロック図であ
る。
【図２】図１中のＩ／Ｏ制御装置の構成を示すブロック
図である。
図である。
【図３】上記Ｉ／Ｏ制御装置のアドレスを説明するため
の図である。
の図である。
【図４】従来の計算機システムの構成を示すブロック図
である。
である。
【図５】従来の計算機システムの回路板の構成図であ
る。
る。
【図６】従来の計算機システムのデータ転送（データ読
み出し）を示すタイミングチャートである。
み出し）を示すタイミングチャートである。
【図７】従来の計算機システムのデータ転送（データ書
き込み）を示すタイミングチャートである。
き込み）を示すタイミングチャートである。
１ ＣＰＵ（モジュール） ２ メモリ（モジュール） ３１１〜３３Ｎ Ｉ／Ｏ制御装置（モジュール） ４１〜４６ 終端回路 ５１ 第１のバス ５２ 第２のバス ５３ 第３のバス
Claims (2)
- 【請求項１】 データ処理を行うための複数のモジュー
ルから構成される計算機システムにおいて、予め定めた
複数のモジュールが接続されたバスを多段階構成で設
け、各バスに接続される複数のモジュールのうちの任意
のモジュールを次段のバスへの中継として用い、バス間
のデータ送受信を行うことを特徴とするデータ送受信方
式。 - 【請求項２】 データ処理を行うための複数のモジュー
ルから構成される計算機システムにおいて、予め定めた
複数のモジュールが接続され構成がそれぞれ異なるバス
を多段階構成で設け、各バスに接続される複数のモジュ
ールのうちの任意のモジュールを次段のバスへの中継と
して用い、バス間のデータ送受信を行うことを特徴とす
るデータ送受信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11090292A JPH05289982A (ja) | 1992-04-03 | 1992-04-03 | データ送受信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11090292A JPH05289982A (ja) | 1992-04-03 | 1992-04-03 | データ送受信方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05289982A true JPH05289982A (ja) | 1993-11-05 |
Family
ID=14547571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11090292A Pending JPH05289982A (ja) | 1992-04-03 | 1992-04-03 | データ送受信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05289982A (ja) |
-
1992
- 1992-04-03 JP JP11090292A patent/JPH05289982A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5778195A (en) | PC card | |
| KR19980032140A (ko) | 트랜잭션 및 수신지 id를 가진 공유 버스 시스템 | |
| JPH05204835A (ja) | コンピュータのバスを周辺装置の制御器に接続するための汎用装置 | |
| CN103106164A (zh) | 一种高效dma控制器 | |
| EP0097028A2 (en) | Multiple-microcomputer communications system | |
| JPH10143466A (ja) | バス通信システム | |
| EP0185098A1 (en) | Control integrated circuit | |
| US5511229A (en) | Data processing system having a switching network connecting multiple peripheral devices using data paths capable of different data bus widths | |
| JP4188446B2 (ja) | データ交換装置およびその方法 | |
| CN114996184B (zh) | 兼容实现spi或i2c从机的接口模块及数据传输方法 | |
| CN116303169A (zh) | Dma控制装置和方法及芯片 | |
| JP4391050B2 (ja) | マルチプロセッサ配列 | |
| JPH05289982A (ja) | データ送受信方式 | |
| KR980013132A (ko) | 고 처리 능력의 주변 구성 요소 상호 접속 버스를 가진 데이터 처리 및 통신 시스템 | |
| EP1422628B1 (en) | Host apparatus, electronic device, and transmission system control method | |
| US20030167386A1 (en) | Control chip and method for accelerating memory access | |
| CN113992470B (zh) | 数据发送方法和接收方法、主设备、从设备及电子设备 | |
| JP2009003633A (ja) | 情報処理装置 | |
| JPH01291343A (ja) | メモリ管理装置 | |
| JP3399776B2 (ja) | コンピュータおよびコンピュータにおける周辺デバイス制御データの転送方法 | |
| US6901472B2 (en) | Data-processing unit with a circuit arrangement for connecting a first communications bus with a second communications bus | |
| KR20000033265A (ko) | 칩 내장형 버스를 인터페이스하기 위한 장치 및 방법 | |
| KR0174652B1 (ko) | 버스트모드 멀티플 모니터링 방식의 데이터 전송방법 및 그 장치 | |
| JPH052557A (ja) | データ転送装置 | |
| US20050165988A1 (en) | Bus communication system |