JPH0528896B2 - - Google Patents
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- JPH0528896B2 JPH0528896B2 JP61127200A JP12720086A JPH0528896B2 JP H0528896 B2 JPH0528896 B2 JP H0528896B2 JP 61127200 A JP61127200 A JP 61127200A JP 12720086 A JP12720086 A JP 12720086A JP H0528896 B2 JPH0528896 B2 JP H0528896B2
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- etched
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- Drying Of Semiconductors (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体素子の製造方法に関し、特にエ
ツチングの終点検出法に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for detecting the end point of etching.
（従来の技術）
従来、ドライエツチングの終点検出法として
様々なものが実用化あるいは提案されているが、
その中でも代表的なものとして、文献第38回応用
物理学会学術講演会予稿集、講演No.14a−Ｗ−
８、第386頁（1977，10）に記載されている発光
分光法、レーザー法、または文献ジヤーナル・オ
ヴ・バキユーム・サイエンス・アンド・テクノロ
ジー（Journal of Vacuum Science and
Teohnology）16(2)，Mar.／Apr.1979，p.p.385
−387に記載されている電極電圧法などがある。
ここで説明を簡単にするため被エツチング物とし
てはSiO2、エツチングガスとしてCF4、また基板
としてSiあるいはGaAsを考える。(Prior Art) In the past, various methods have been put into practical use or proposed as methods for detecting the end point of dry etching.
Among them, the most representative one is the Proceedings of the 38th Japan Society of Applied Physics Academic Conference, Lecture No. 14a-W-
8, p. 386 (1977, 10), or the literature Journal of Vacuum Science and Technology.
Teohnology) 16(2), Mar.／Apr.1979, pp385
Examples include the electrode voltage method described in -387.
To simplify the explanation, we will consider SiO 2 as the object to be etched, CF 4 as the etching gas, and Si or GaAs as the substrate.
発光分光法とは、最もよく用いられている方法
でSiO2のエツチング終了前後でのプラズマ放電
の発光スペクトルの変化を利用したもので、実際
にはCO，Ｆ（フツ素ラジカル）等の特定発光波長
の発光強度の変化をモニターし、エツチングの終
点を検出している。レーザー法とは、レーザー光
をエツチング試料にあて、エツチング終了後前後
での反射率の変化、或いはSiO2のエツチングで
はエツチング進行中のレーザー光の干渉を利用し
て終点を検出している。電極電圧法では、プラズ
マのインピーダンスがエツチング終了前後で変化
することを利用し、それを電極電圧の変化として
モニターしているものである。 Emission spectroscopy is the most commonly used method and utilizes the changes in the emission spectrum of plasma discharge before and after the etching of SiO 2 is completed. The end point of etching is detected by monitoring changes in the emission intensity of the wavelength. In the laser method, a laser beam is applied to the etching sample, and the end point is detected by using the change in reflectance before and after the end of etching, or in the case of SiO 2 etching, by using the interference of the laser beam during etching. The electrode voltage method utilizes the fact that plasma impedance changes before and after etching is completed, and monitors this as a change in electrode voltage.
（発明が解決しようとする問題点）
しかしながら、以上述べたいずれの方法によつ
ても、コンタクトホールのエツチング等の場合、
被エツチング物の開口面積が微小なため信号の強
度変化も小さく、エツチング終点の検出が困難で
あつた。(Problems to be Solved by the Invention) However, with any of the methods described above, in the case of etching contact holes, etc.
Since the opening area of the object to be etched is small, the change in signal intensity is also small, making it difficult to detect the end point of etching.
そこで、本発明の目的は、被エツチング物の開
口面積が小さな場合でも、確実にエツチングの終
点を検出できるエツチングの終点検出方法を提供
することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide an etching end point detection method that can reliably detect the etching end point even when the opening area of the object to be etched is small.
（問題点を解決するための手段）
本発明は前記問題点を解決するために、基体の
半導体素子が形成されていない領域上に、この基
体とは色等により識別でき且つ所定のエツチヤン
トにより速かにエツチング除去できるパターン体
を形成し、この表面に光透過性のある絶縁膜を積
層し、少なくとも絶縁膜の所定領域を前記エツチ
ヤントにより速かに除去しさらに前記エツチヤン
トによりこの所定領域下の前記パターン体をエツ
チングしこの所定領域下の前記パターン体が消滅
したのを確認しエツチングを終了するものであ
る。(Means for Solving the Problems) In order to solve the above-mentioned problems, the present invention provides a structure in which a semiconductor element is formed on a region of a base body in which a semiconductor element is not formed, and which is distinguishable from the base body by color etc. and is quickly etched with a predetermined etchant. A pattern body that can be easily etched away is formed, a light-transmitting insulating film is laminated on the surface of the patterned body, at least a predetermined region of the insulating film is rapidly removed by the etchant, and the etchant is used to rapidly remove the above-described portions under the predetermined region. The pattern body is etched, and the etching is completed after confirming that the pattern body under this predetermined area has disappeared.
（作 用）
以上説明したように本発明によればチエツクパ
ターンにおいてSiO2のような光透過性のある被
エツチング物の下に、その被エツチング物のエツ
チヤントでエツチングできるような光透過性のな
いエツチングレートの大きなパタン体を設けたの
で、その下層のパタン体がなくなつた事を確認す
ることにより、被エツチング物の開口面積には全
く依存することなく上層の被エツチング物のエツ
チング終点を検出することができる。(Function) As explained above, according to the present invention, in the check pattern, a material that is not transparent and can be etched with the etchant of the material to be etched is placed under a material to be etched that is light-transparent, such as SiO2. Since a pattern body with a large etching rate is provided, by confirming that the pattern body in the lower layer is gone, the etching end point of the upper layer object to be etched can be detected without depending on the opening area of the object to be etched. can do.
ただし、前記絶縁膜のジヤストエツチングから
前記パターン体のエツチング終了までの時間に、
前記パターン体は若干のオーバーエツチングされ
ることになるが、前記パターン体をすばやくエツ
チングすることで実用上何ら問題とはならず、む
しろ実際のエツチングでは必ずオーバーエツチン
グを導入しているのでかえつて自己的にオーバー
エツチングを含んだエツチングが可能である。 However, in the time from just etching the insulating film to finishing etching the pattern body,
The pattern body will be slightly over-etched, but as the pattern body is quickly etched, there will be no practical problem.In fact, since over-etching is always introduced in actual etching, the pattern body will be slightly over-etched. Etching including over-etching is possible.
（実施例）
第１図ａ〜ｅは本発明の実施例を説明するため
のGaAgICの工程断面図であり、以下図面に沿つ
て説明する。(Example) FIGS. 1a to 1e are process cross-sectional views of GaAgIC for explaining an example of the present invention, which will be explained below along with the drawings.
まず第１図ａに示すように、GaAsの基板１、
電界効果トランジスタのＷ−Alのゲート電極２、
電界効果トランジスタのAuGe／Ni／Auのオー
ミツク電極３、終点検出のために形成した500〜
1000Å厚さのＷ−Alのパターン体４を通常の方
法により形成する。 First, as shown in FIG. 1a, a GaAs substrate 1,
W-Al gate electrode 2 of a field effect transistor,
AuGe/Ni/Au ohmic electrode 3 of field effect transistor, 500~ formed for end point detection
A patterned body 4 of W-Al having a thickness of 1000 Å is formed by a conventional method.
次に第１図ｂに示すように、Ti／Pt／Auから
なる配線５を形成したのち、3000〜4000Å厚さの
SiO2の層間絶縁膜６を積層する。 Next, as shown in Fig. 1b, after forming the wiring 5 made of Ti/Pt/Au, a 3000 to 4000 Å thick
An interlayer insulating film 6 of SiO 2 is laminated.
次に第１図ｃに示すように、層間絶縁膜６にコ
ンタクトホールを形成するための、ドライエツチ
ング耐性に優れ且つ所定領域に開口７を有するエ
ツチング用のマスク８を形成する。 Next, as shown in FIG. 1c, an etching mask 8 having excellent dry etching resistance and having openings 7 in predetermined regions is formed for forming contact holes in the interlayer insulating film 6.
次に第１図ｄに示すように、SF6がガスを用い
て100W，3Paの条件でドライエツチングを行な
うことにより、層間配線のための３〜4μm角のコ
ンタクトホール９を形成する。 Next, as shown in FIG. 1d, dry etching is performed using SF 6 gas under conditions of 100 W and 3 Pa to form contact holes 9 of 3 to 4 μm square for interlayer wiring.
第１図ｅに示すように、さらに、ドライエツチ
ングすることによりパターン体４が消滅するのを
確認して、エツチングを終了させる。 As shown in FIG. 1e, it is further confirmed that the pattern 4 disappears by dry etching, and then the etching is completed.
以上のように、本発明の実施例によれば、終点
検出のためのパターン体４はGaAs基体１との色
等の違いから識別が容易であるので、このパター
ン体４が消滅するのを確認することにより、コン
タクトホール９の開口面積に関係なく容易にエツ
チング終点の検出ができる。また、このパターン
体４はＷ−Alにより形成しているのでゲート電
極２と同時に形成することができる。 As described above, according to the embodiment of the present invention, the pattern body 4 for detecting the end point can be easily identified from the difference in color etc. from the GaAs substrate 1, so it is confirmed that the pattern body 4 disappears. By doing so, the etching end point can be easily detected regardless of the opening area of the contact hole 9. Furthermore, since the pattern body 4 is made of W-Al, it can be formed at the same time as the gate electrode 2.
尚、本発明の実施例では、基板としてGaAsを
用いているがSi基板等を用いてもよいことは言う
までもない。また、被エツチング物としてSiO2、
パターン体４としてＷ−Al、そしてエツチヤン
トとしてSF6ガスを用いたが、このパターン体４
は被エツチング物と同一のエツチヤントとでエツ
チング可能で且つ基板１との識別が可能な、Ｗ等
の他の物質を用いても同様の効果を得ることがで
きる。また、層間絶縁膜６は一般に層間絶縁膜と
して用いられているSi3N4等の透明膜にも用いる
ことができる。ただし、パターン体４は、被エツ
チング物の層間絶縁膜６に比べて速かにエツチン
グ除去できるように、前記エツチヤントでのエツ
チングレートが大きい材質であるか、薄く形成す
ることが好ましい。 In the embodiments of the present invention, GaAs is used as the substrate, but it goes without saying that a Si substrate or the like may also be used. In addition, SiO 2 as the object to be etched,
W-Al was used as the pattern body 4 and SF 6 gas was used as the etchant.
Similar effects can be obtained by using other materials such as W, which can be etched with the same etchant as the object to be etched and can be distinguished from the substrate 1. Moreover, the interlayer insulating film 6 can also be used as a transparent film such as Si 3 N 4 which is generally used as an interlayer insulating film. However, it is preferable that the pattern body 4 be made of a material having a high etching rate with the etchant or be formed thinly so that it can be etched away more quickly than the interlayer insulating film 6 to be etched.
（発明の効果）
以上詳細に説明したように、本発明によれば、
容易な方法により、被エツチング物の開口面積に
拘らずエツチング終点を検出することができ、層
間配線のためのコンタクトホールの形成等、半導
体素子の製造方法として利用できる。(Effects of the Invention) As explained in detail above, according to the present invention,
The etching end point can be detected by a simple method regardless of the opening area of the object to be etched, and can be used as a method for manufacturing semiconductor devices, such as forming contact holes for interlayer wiring.
第１図ａ〜ｅは、本発明の１実施例を説明する
ためのGaAsICの工程断面である。
１……基板、２……ゲート電極、３……オーミ
ツク電極、４……パターン体、５……配線、６…
…層間絶縁膜、７……開口、８……マスク、９…
…コンタクトホール。
FIGS. 1a to 1e are process cross-sections of GaAsIC for explaining one embodiment of the present invention. DESCRIPTION OF SYMBOLS 1... Substrate, 2... Gate electrode, 3... Ohmic electrode, 4... Pattern body, 5... Wiring, 6...
...Interlayer insulating film, 7...Opening, 8...Mask, 9...
…Contact hole.
Claims (1)
ヤントにより速かにエツチングできるパターン体
を形成する工程と、 該基体及び該パターン体の上に光透過性のある
絶縁膜を積層する工程と、 少なくとも該絶縁膜の前記パターン体上の領域
を前記エツチヤントにより選択的にエツチング除
去し、さらに前記エツチヤントにより前記領域の
前記パターン体をエツチング除去する工程とを備
え、 前記パターン体の消滅を確認することにより、
前記絶縁膜のエツチングの終点を検出することを
特徴とする半導体素子の製造方法。[Claims] 1. A step of forming on a substrate a pattern that can be identified from the substrate and that can be quickly etched with a predetermined etchant; and forming a light-transmissive insulating film on the substrate and the pattern. a step of laminating, a step of selectively etching away at least a region of the insulating film on the pattern body with the etchant, and a step of etching away the pattern body in the region with the etchant; By confirming the disappearance,
A method for manufacturing a semiconductor device, comprising detecting an end point of etching the insulating film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12720086A JPS62285426A (en) | 1986-06-03 | 1986-06-03 | Manufacture of semiconductor device |
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| JP12720086A JPS62285426A (en) | 1986-06-03 | 1986-06-03 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62285426A JPS62285426A (en) | 1987-12-11 |
| JPH0528896B2 true JPH0528896B2 (en) | 1993-04-27 |
Family
ID=14954182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12720086A Granted JPS62285426A (en) | 1986-06-03 | 1986-06-03 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
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| JP (1) | JPS62285426A (en) |
Families Citing this family (1)
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|---|---|---|---|---|
| JP2569754B2 (en) * | 1988-09-10 | 1997-01-08 | 富士通株式会社 | Method for manufacturing compound semiconductor device |
Citations (2)
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| JPS59182541A (en) * | 1983-04-01 | 1984-10-17 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS60211840A (en) * | 1984-04-05 | 1985-10-24 | Nec Corp | Forming method for pattern |
-
1986
- 1986-06-03 JP JP12720086A patent/JPS62285426A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59182541A (en) * | 1983-04-01 | 1984-10-17 | Hitachi Ltd | Manufacture of semiconductor device |
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Also Published As
| Publication number | Publication date |
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| JPS62285426A (en) | 1987-12-11 |
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