JPS60113944A - Semiconductor integrated circuit device - Google Patents

Semiconductor integrated circuit device

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Publication number
JPS60113944A
JPS60113944A JP58220614A JP22061483A JPS60113944A JP S60113944 A JPS60113944 A JP S60113944A JP 58220614 A JP58220614 A JP 58220614A JP 22061483 A JP22061483 A JP 22061483A JP S60113944 A JPS60113944 A JP S60113944A
Authority
JP
Japan
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film
layer
fuse
polysilicon
conductive layer
Prior art date
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Pending
Application number
JP58220614A
Other languages
Japanese (ja)
Inventor
Toshifumi Takeda
敏文 竹田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Publication of JPS60113944A publication Critical patent/JPS60113944A/en
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components

Abstract

PURPOSE:To enable to avoid a conductive layer from being damaged when apertures are formed in an IC in a structure, wherein the conductive layer is coated on the surface of the semiconductor substrate, the conductive layer is covered with an insulating film and a protective film, the apertures are formed, and the conductive layer is made to expose, by a method wherein a stopper layer consisting of a material, which is strong for each etching liquid or gas for the insulating film and the protective film, is readily provided between the conductive layer and the insulating film. CONSTITUTION:A field insulating film 2 is coated on an Si substrate 1, a polycrystalline Si layer 3, which is used for a fuse, etc., is deposited thereon and cutting parts 3a for using as a fuse respectively are formed at parts, where intersect orthogonally to the longitudinal direction of the layer 3. For forming the cutting parts 3a, an SiO2 interlayer oxide film 4 and an Si3N4 film 4 are laminatedly coated on the Si layer 3, a PSG film 6 is formed on the whole surface including the layer 3 and the films 4 and 5, and an aperture 6a is bored in the PSG film 6 corresponding to the cutting parts 3a. Following that, an SiO passivation film 7 is coated on the whole surface, an aperture 7 a is again bored, and the film 5 made to expose is removed using CF4+O2 gas, and furthermore, the film 4 is also removed using mixed liquid of HF and NH4F.

Description

【発明の詳細な説明】 [技術分野〕 この発明は、半導体集積技術に関し、例えば半導体装置
におけるヒユーズ開口部の形成に利用して有効な技術に
関するものである。
DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to semiconductor integration technology, and relates to a technology that is effective when used, for example, in forming a fuse opening in a semiconductor device.

[背景技術] 例えば、256にビットのダイナミックRAM(ランダ
ム・アクセス・メモリ)のような半導体記憶装置におい
ては、メモリアレイの欠陥ビットを含むメモリ列を、予
備のメモリ列と切り換えることによってチップの歩留ま
りを向上させる目的で冗長回路が設けられることがある
[Background Art] For example, in a semiconductor memory device such as a 256-bit dynamic RAM (random access memory), the yield of chips is improved by switching a memory column containing a defective bit in the memory array with a spare memory column. Redundant circuits are sometimes provided to improve performance.

この冗長回路への切換えを行なうため、半導体基板の主
面上にシリコン酸化膜のような絶縁膜を介してポリシリ
コン等からなるヒユーズを形成して、このヒユーズの切
断の有無によって冗長回路への切換え設定を行なうこと
が提案されている。
In order to switch to this redundant circuit, a fuse made of polysilicon or the like is formed on the main surface of the semiconductor substrate through an insulating film such as a silicon oxide film, and depending on whether or not this fuse is blown, the switching to the redundant circuit is performed. It is proposed to perform a switching setting.

この場合、ヒユーズは両端に20V程度の電圧をかけて
過電流を流し、あるいはレーザーを照射することによっ
て溶断させることができる。
In this case, the fuse can be blown by applying a voltage of about 20 V to both ends to cause an overcurrent to flow, or by irradiating it with a laser.

ところで、現在の半導体製造技術においては、最終的に
基板の表面上にプラズマデポジション等によるSiO□
膜のようなパシベーション膜が形成される。そのため、
上記のようにヒユーズを有する半導体集積回路において
は、パシベーション膜の形成後にヒユーズの部分に穴を
開けてから、ヒユーズに電流を流してこれを容断、飛散
させて、周囲のパシベーション膜によって飛散したヒユ
ーズの素材から回路素子等を保護する必要がある。
By the way, in the current semiconductor manufacturing technology, SiO□ is finally deposited on the surface of the substrate by plasma deposition, etc.
A film-like passivation film is formed. Therefore,
As mentioned above, in a semiconductor integrated circuit having a fuse, after forming a passivation film, a hole is made in the part of the fuse, and a current is applied to the fuse to break it and scatter it, causing it to be scattered by the surrounding passivation film. It is necessary to protect circuit elements etc. from the material of the fuse.

しかしながら、上記のごとく、ポリシリコンによってヒ
ユーズを形成し、その上にPSG膜(リン・シリコン・
ガラス膜)およびプラズマデポジションによるSiO膜
等のパシベーション膜を形成した場合、フレオン(CF
4)ガスやC2F6ガス等を用いたドライエツチングに
よりPSG膜とパシベーション膜への窓開けを行なうと
、エツチングガスによってポリシリコンヒユーズも損傷
−されてしまい、切断の必要のない箇所のヒユーズが劣
化される等の不都合を生じることが分かった。
However, as mentioned above, the fuse is formed using polysilicon, and the PSG film (phosphorus silicon
When a passivation film such as a glass film) or a SiO film is formed by plasma deposition, freon (CF
4) If windows are opened in the PSG film and passivation film by dry etching using gas, C2F6 gas, etc., the polysilicon fuses will also be damaged by the etching gas, and fuses that do not need to be cut will deteriorate. It was found that this caused some inconveniences, such as

そこで、予めポリシリコンヒユーズ上にPSG膜のエツ
チングの際のストッパとしてモリブシリサイド(MOS
i2)層とポリシリコン層との2層のストッパ層と、フ
レオンガスに強いアルミニウム層とを形成し、このアル
ミ層をストッパとしてパシベーション膜への窓開はエツ
チングを、またモリブシリサイド層をストッパとしてP
SG膜への窓開けを行なうことによって、ポリシリコン
ヒユーズに損傷を与えることなく窓開けを行なえる方法
を本発明者において開発した。
Therefore, we prepared a molyb silicide (MOS) film on the polysilicon fuse as a stopper when etching the PSG film.
i2) A two-layer stopper layer consisting of a polysilicon layer and a polysilicon layer, and an aluminum layer that is resistant to Freon gas are formed. Using this aluminum layer as a stopper, a window in the passivation film is etched, and a molybsilicide layer is used as a stopper to open a window in the passivation film.
The present inventors have developed a method of opening a window in the SG film without damaging the polysilicon fuse.

しかし、ヒユーズ開口部を上記のような構造とした場合
には、ストッパ層を2重に設けなければならないため、
その構成が複雑となり、かつ各ストッパ層をそれぞれエ
ツチングしてやらなければならないため、プロセスが複
雑となる。また、比較的小さな面積の開口部内にはスト
ッパとしてのアルミ層に対するエツチング液が浸入しに
くいため、アルミ層のエツチングが充分に行なえないお
それがあるとともに、アルミ層の下のモリブシリサイド
層のエツチングガスのヒユーズ表面上の眉間酸化膜(S
iO2)に対する選択比が小さいため、その下のポリシ
リコンヒユーズも損傷されてしまうおそれがあることが
分かった。
However, when the fuse opening is structured as described above, the stopper layer must be provided in two layers.
The structure is complicated, and each stopper layer must be etched separately, making the process complicated. In addition, the etching solution for the aluminum layer, which serves as a stopper, is difficult to penetrate into the opening with a relatively small area, so there is a risk that the aluminum layer cannot be etched sufficiently. Glabella oxide film (S
It has been found that because the selectivity to iO2) is small, there is a risk that the underlying polysilicon fuse may also be damaged.

[発明の目的] この発明の目的は、従来にない顕著な効果を奏する半導
体集積技術を提供することにある。
[Object of the Invention] An object of the present invention is to provide a semiconductor integration technology that has remarkable effects not seen before.

この発明の他の目的は、例えば半導体集積回路における
ヒユーズの形成技術に適用した場合に、簡単なプロセス
の変更によってヒユーズ切断部の露出用の開口部を形成
する際のエツチングによりヒユーズが損傷されないよう
にすることにある。
Another object of the present invention is to prevent the fuse from being damaged by etching when forming an opening for exposing the fuse cutting portion by a simple process change when applied to a technology for forming fuses in semiconductor integrated circuits, for example. It is to make it.

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

[発明の概要] 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
[Summary of the Invention] Representative inventions disclosed in this application will be summarized as follows.

すなわち、この発明は、例えば半導体基板の主面上に絶
縁膜を介してポリシリコンヒユーズが形成され、その上
にPSG膜およびパシベーション膜が形成されるように
された半導体集積回路において、ポリシリコンヒユーズ
と絶縁膜との間にティ1〜ライド膜を設け、このナイl
−ライド膜をPSG膜とパシベーション膜の窓開けの際
の共通のストッパ層とすることにより、一つのストッパ
層を設けるだけで、窓開けの際のエツチングからポリシ
リコンヒユーズを保護してやることができるようにする
という上記目的を達成するものである。
That is, the present invention provides a semiconductor integrated circuit in which, for example, a polysilicon fuse is formed on the main surface of a semiconductor substrate via an insulating film, and a PSG film and a passivation film are formed on the polysilicon fuse. A T1 to Ride film is provided between the film and the insulating film.
-By using the Ride film as a common stopper layer when opening the window for the PSG film and the passivation film, it is possible to protect the polysilicon fuse from etching when opening the window just by providing one stopper layer. This aims to achieve the above purpose of

[実施例] 第1図〜第5図は、本発明を半導体集積回路において基
板の主面上にポリシリコンヒユーズを形成する場合に適
用したものの一実施例をプロセスとともに示すものであ
る。
[Embodiment] FIGS. 1 to 5 show an embodiment in which the present invention is applied to forming a polysilicon fuse on the main surface of a substrate in a semiconductor integrated circuit, together with a process.

この実施例では、シリコンチップのような一枚の半導体
基板1の主面に熱酸化によって形成されたフィールド酸
化膜2の上に、ポリシリコンをデポジシミンさせてから
、ホトエツチングにより第1図に示すように、中央に比
較的幅の狭い切断部3aを有するポリシリコンヒユーズ
3を形成する(第2図)。
In this embodiment, polysilicon is deposited onto a field oxide film 2 formed by thermal oxidation on the main surface of a single semiconductor substrate 1 such as a silicon chip, and then photoetched to form a field oxide film 2 as shown in FIG. Then, a polysilicon fuse 3 having a relatively narrow cut portion 3a in the center is formed (FIG. 2).

そして、このポリシリコンヒユーズ3の表面を熱酸化さ
せて薄い層間酸化膜4を形成してから、その上にプラズ
マデポジション法により、ティ1〜ライド膜(Si3N
4膜)をデポジションし、ホトエツチングにより不用な
部分を除去して、ポリシリコンヒユーズ3表面の層間酸
化膜4上に、切断部3aを覆うようにティ1−ライド膜
5を形成する。
Then, the surface of this polysilicon fuse 3 is thermally oxidized to form a thin interlayer oxide film 4, and then a T1 to Ride film (Si3N
4) is deposited and unnecessary portions are removed by photo-etching to form a T1-ride film 5 on the interlayer oxide film 4 on the surface of the polysilicon fuse 3 so as to cover the cut portion 3a.

それから、その上に層間絶縁膜となるPSG膜6をCV
D法(ケミカル・ベイパー・デポジション法)によりデ
ポジションさせる。次にCHF 3+02ガスを用いて
PSG膜6に対しドライエツチングを行ない、ヒユーズ
3の両端部にコンタクトホールを形成するのと同時に、
ヒユーズ中央に開口部6aを形成する(第3図)。
Then, a PSG film 6 which will become an interlayer insulating film is placed on top of it by CVD.
Deposition is performed by method D (chemical vapor deposition method). Next, dry etching is performed on the PSG film 6 using CHF 3+02 gas to form contact holes at both ends of the fuse 3, and at the same time,
An opening 6a is formed in the center of the fuse (FIG. 3).

しかる後、PSG膜6の全面にアルミニウムを蒸着させ
てから、ホトエツチングを行なってアルミ配線(図示省
略)を形成する。それから、全面にプラズマデポジショ
ンによるシリコン窒化膜(Sio膜)のようなパシベー
ション膜7を形成した後、C2F6ガスを用いたドライ
エツチングを行なって、ヒユーズ3の中央の切断部3a
を露出させるようにパシベーション膜7に開口部7aを
形成して第4図の状態とされる。
Thereafter, aluminum is deposited on the entire surface of the PSG film 6, and then photoetched to form aluminum wiring (not shown). Then, after forming a passivation film 7 such as a silicon nitride film (SIO film) on the entire surface by plasma deposition, dry etching using C2F6 gas is performed to remove the cut portion 3a at the center of the fuse 3.
An opening 7a is formed in the passivation film 7 so as to expose it, resulting in the state shown in FIG.

しかる後、フレオンガスに酸素を加えた(CF4+02
)ガスを用いて、ポリシリコンヒユーズ3表面の眉間酸
化膜4上のナイトライド膜5を除去してやる。
After that, oxygen was added to the Freon gas (CF4+02
) The nitride film 5 on the glabellar oxide film 4 on the surface of the polysilicon fuse 3 is removed using gas.

次にフッ酸(HF)とフッ化アンモニウム(NH4F)
とを1=6の割合で混合したバッファフッ酸と呼ばれる
水溶液でエツチングを行なうことによって、下方のポリ
シリコンヒユーズ3に損傷を与えることなく、その表面
の層間酸化膜4を除去してやって、第5図に示すように
、ポリシリコンヒユーズ3の切断部3aを露出させる。
Next, hydrofluoric acid (HF) and ammonium fluoride (NH4F)
By performing etching with an aqueous solution called buffered hydrofluoric acid, which is a mixture of As shown in the figure, the cut portion 3a of the polysilicon fuse 3 is exposed.

上記実施例によれば、プラズマデポジションにより形成
されたナイトライド膜5が、CHF3+02ガスを用い
たドライエツチングによるPSG膜6への開口部6aの
形成の際のストッパとなるとともに、C2F6ガスを用
いたドライエツチングによるパシベーション膜7への開
口部7aの形成の際のストッパともなり、層間酸化膜4
が薄くてもポリシリコンヒユーズ3が損傷されるおそれ
がない。つまり、上記実施例では、ナイトライド膜5が
PSG膜6とパシベーション膜7のエツチングに対する
共通のストッパとなっている。
According to the above embodiment, the nitride film 5 formed by plasma deposition serves as a stopper when forming the opening 6a in the PSG film 6 by dry etching using CHF3+02 gas, and also serves as a stopper when forming the opening 6a in the PSG film 6 by dry etching using CHF3+02 gas. It also serves as a stopper when forming the opening 7a in the passivation film 7 by dry etching.
Even if the polysilicon fuse 3 is thin, there is no risk of damage to the polysilicon fuse 3. That is, in the above embodiment, the nitride film 5 serves as a common stopper for the etching of the PSG film 6 and the passivation film 7.

しかも、(CF 4 +02 )ガスのシリコン窒化膜
に対するエツチング速度は層間酸化膜(Si02膜)の
それよりも5〜6倍以上速いため、(CF4+02)ガ
スによるナイトライド膜5のドライエツチングの際にも
、薄い層間酸化膜4がやられて、その下のポリシリコン
ヒユーズ3が損傷を受けるようなことがない。
Moreover, the etching rate of the silicon nitride film with (CF4+02) gas is more than 5 to 6 times faster than that of the interlayer oxide film (Si02 film), so when dry etching the nitride film 5 with (CF4+02) gas, Also, the thin interlayer oxide film 4 is not destroyed and the underlying polysilicon fuse 3 is not damaged.

その結果、ポリシリコンヒユーズ開口部の構造が簡単と
なり、プロセスを少し変更するだけで開口部形成の際の
ポリシリコンヒユーズの損傷を防止することができる。
As a result, the structure of the polysilicon fuse opening becomes simple, and damage to the polysilicon fuse during the opening can be prevented with only slight changes in the process.

なお、前述したダイナミックRAMのプロセスに関して
は、情報電荷蓄積用のキャパシタの電極を一層目のポリ
シリコン層で形成し、かつ第一層目の配線を二層目のポ
リシリコン層で行なうようにした二層ポリシリコン技術
を本出願人において既に提案した。そこで、このような
ダイナミックRAMにおいて、前記冗長回路の切換え設
定用のヒユーズとして、上記実施例の構造およびプロセ
スを適用し、ポリシリコンヒユーズ3を一層目のポリシ
リコン層の形成と同時に行なうとともに、配線となる二
層目のポシリコン層との絶縁を図るため、一層目のポリ
シリコン層の表面を熱酸化させて層間酸化膜4を形成し
た後、プラズマデポジションにより、ナイトライド膜5
を形成する。そして、アルミ配線のコンタクトホールの
形成と同時にPSG膜6の開口部6aを形成すれば、は
とんどプロセスを変更することなく、上記のごとくすぐ
れた構造を周辺に有するポリシリコンヒユーズをダイナ
ミックRAMが形成される半導体基板に設けることがで
きる。
Regarding the process of the dynamic RAM mentioned above, the electrode of the capacitor for storing information charges is formed in the first layer of polysilicon, and the wiring of the first layer is formed in the second layer of polysilicon. Two-layer polysilicon technology has already been proposed by the applicant. Therefore, in such a dynamic RAM, the structure and process of the above embodiment are applied to the fuse for switching and setting the redundant circuit, and the polysilicon fuse 3 is formed simultaneously with the formation of the first polysilicon layer, and the wiring In order to insulate from the second polysilicon layer, the surface of the first polysilicon layer is thermally oxidized to form an interlayer oxide film 4, and then a nitride film 5 is formed by plasma deposition.
form. If the opening 6a of the PSG film 6 is formed at the same time as the contact hole of the aluminum wiring is formed, the polysilicon fuse having the excellent structure as described above can be used as a dynamic RAM without changing the process. It can be provided on a semiconductor substrate on which a semiconductor substrate is formed.

ただし、上記ポリシリコンヒユーズ3は、一層目でなく
二層目のポリシリコン層によって形成することもできる
。その場合、二層目のポリシリコン層の表面には、絶縁
のための酸化膜を形成する必要がないので、第4図にお
ける層間酸化膜4を省略した構造とすることができる。
However, the polysilicon fuse 3 can also be formed from a second polysilicon layer instead of the first layer. In that case, since it is not necessary to form an oxide film for insulation on the surface of the second polysilicon layer, a structure can be obtained in which the interlayer oxide film 4 in FIG. 4 is omitted.

その場合にも、ナイトライド膜5を除去するエツチング
ガス(CF4+02)のポリシリコンに対する選択比が
大きいので特に支障はない。
Even in this case, there is no problem because the etching gas (CF4+02) for removing the nitride film 5 has a high selectivity to polysilicon.

なお、上記実施例では、ポリシリコンヒユーズ3の上に
形成される絶縁膜6としてのPSG膜のエツチングガス
とパシベーション膜7としてのSiC膜のエツチングガ
スとの関係で、ス1へツバ層としてプラズマデポジショ
ンによるティ1−ライド膜5が使用されているが、絶縁
膜やパシベーション膜あるいはエツチングガスが変われ
ばそれに応じてストッパ層の材料を変えることができる
ことは勿論である。
Note that in the above embodiment, due to the relationship between the etching gas for the PSG film as the insulating film 6 formed on the polysilicon fuse 3 and the etching gas for the SiC film as the passivation film 7, plasma is applied to the film 1 as a brim layer. Although a deposited T-Ride film 5 is used, it goes without saying that if the insulating film, passivation film, or etching gas is changed, the material of the stopper layer can be changed accordingly.

[効果] 半導体基板の主面上に絶縁膜を介してポリシリコンヒユ
ーズが形成され、その上に絶縁膜およびパシベーション
膜が形成されるようにされた半導体集積回路において、
ポリシリコンヒユーズと絶縁膜との間にナイトライド膜
を設けるようにしたので、このナイトライド膜が、絶縁
膜とパシベーション膜への窓開けの際の共通のストッパ
層となるとともに、ティ1〜ライト膜のエツチングガス
のストッパ層とポリシリコンヒユーズに対するエツチン
グ速度差を大きくすることができるという作用により、
簡単なプロセスの変更によって窓開けの際のエツチング
からポリシリコンヒユーズを保護してやることができる
という効果がある。
[Effect] In a semiconductor integrated circuit in which a polysilicon fuse is formed on the main surface of a semiconductor substrate via an insulating film, and an insulating film and a passivation film are formed on the polysilicon fuse,
Since a nitride film is provided between the polysilicon fuse and the insulating film, this nitride film serves as a common stopper layer when opening windows in the insulating film and passivation film, and also serves as a common stopper layer for forming windows between the insulating film and the passivation film. Due to the effect of increasing the etching rate difference between the film etching gas stopper layer and the polysilicon fuse,
A simple process change has the advantage of protecting the polysilicon fuse from etching during window opening.

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
、ヒユーズがポリシリコンにより形成された場合につい
て説明したが。
Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that the present invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. Nor. For example, in the above embodiments, the fuse was made of polysilicon.

アルミニウム等地の導電体によりヒユーズが形成される
場合にも適用することができる。
It can also be applied when the fuse is formed of a conductor made of aluminum or the like.

[利用分野] 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミックRAM
におけるヒユーズ開口部の形成技術に適用したものにつ
いて説明したが、それに限定されるものでなく、例えば
、半導体集積回路における開口部を有するポンディング
パッドのような電極の形成技術などにも適用できる。
[Field of Application] In the above explanation, the invention made by the present inventor will mainly be explained in terms of the field of application, which is the background of the invention, which is dynamic RAM.
Although the present invention has been described as being applied to a technique for forming a fuse opening in , it is not limited thereto, and can also be applied to, for example, a technique for forming an electrode such as a bonding pad having an opening in a semiconductor integrated circuit.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、半導体基板の一生面上に形成されるヒユーズ
の形状の一例を示す断面図、 第2図〜第5図は、本発明に係るヒユーズ開口部の構造
およびその製法の一実施例をニー程順に示した第1図に
おけるA−A線部の断面図である。 1・・・・半導体基板、2・・・・絶縁膜(フィールド
酸化膜)、3・・・・導電層(ヒユーズ)、3a・・・
・切断部、4・・・・層間酸化膜、5・・・・ストッパ
層(ナイトライド膜)、6・・・・絶縁膜(PSG膜)
、7・・・・パシベーション膜、6a、7a・・・・開
口部。 第 1 図 A= 第 2 図 第 3 図 a 第 4 図 第 5 図
FIG. 1 is a sectional view showing an example of the shape of a fuse formed on the whole surface of a semiconductor substrate, and FIGS. 2 to 5 are examples of the structure of a fuse opening and its manufacturing method according to the present invention. FIG. 2 is a sectional view taken along line A-A in FIG. 1, showing the steps in order of knee distance. 1... Semiconductor substrate, 2... Insulating film (field oxide film), 3... Conductive layer (fuse), 3a...
・Cut section, 4... Interlayer oxide film, 5... Stopper layer (nitride film), 6... Insulating film (PSG film)
, 7... passivation film, 6a, 7a... opening. Figure 1 A = Figure 2 Figure 3 Figure a Figure 4 Figure 5

Claims (1)

【特許請求の範囲】 1、半導体基板の一主面上に形成された導電層の上に絶
縁膜と保護膜が形成され、上記導電層の上方に開口部が
形成されるようにされた半導体集積回路装置において、
上記導電層と上記絶縁膜との間に、上記絶縁膜と上記保
護膜の各々のエツチング液もしくはエツチングガスの両
者に強い材料からなるストッパ層が形成されてなること
を特徴とする半導体集積回路装置。 2、上記導電層がポリシリコンヒユーズであって、かつ
上記絶縁膜がリン・シリコン・ガラス膜、また上記保護
膜がシリコン酸化膜からなるものにおいて、上記ストッ
パ層がプラズマデポジションによるナイトライド膜から
なることを特徴とする特許請求の範囲第1項記載の半導
体集積回路装置。 3、上記ヒユーズが二層ポリシリコン技術を適用したダ
イナミックRAMにおける一層目のポリシリコンにより
形成されてなることを特徴とする特許請求の範囲第1項
もしくは第2項記載の半導体集積回路装置。
[Claims] 1. A semiconductor in which an insulating film and a protective film are formed on a conductive layer formed on one main surface of a semiconductor substrate, and an opening is formed above the conductive layer. In integrated circuit devices,
A semiconductor integrated circuit device characterized in that a stopper layer made of a material resistant to both the etching solution or the etching gas of each of the insulating film and the protective film is formed between the conductive layer and the insulating film. . 2. The conductive layer is a polysilicon fuse, the insulating film is a phosphorus silicon glass film, and the protective film is a silicon oxide film, and the stopper layer is made of a nitride film formed by plasma deposition. A semiconductor integrated circuit device according to claim 1, characterized in that: 3. The semiconductor integrated circuit device according to claim 1 or 2, wherein the fuse is formed from the first layer of polysilicon in a dynamic RAM employing two-layer polysilicon technology.
JP58220614A 1983-11-25 1983-11-25 Semiconductor integrated circuit device Pending JPS60113944A (en)

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JP58220614A JPS60113944A (en) 1983-11-25 1983-11-25 Semiconductor integrated circuit device

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JP58220614A JPS60113944A (en) 1983-11-25 1983-11-25 Semiconductor integrated circuit device

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Publication Number Publication Date
JPS60113944A true JPS60113944A (en) 1985-06-20

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JP58220614A Pending JPS60113944A (en) 1983-11-25 1983-11-25 Semiconductor integrated circuit device

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JP (1) JPS60113944A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6355955A (en) * 1986-08-26 1988-03-10 Nec Corp Semiconductor device

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