JPH0528823Y2 - - Google Patents
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- JPH0528823Y2 JPH0528823Y2 JP1985169322U JP16932285U JPH0528823Y2 JP H0528823 Y2 JPH0528823 Y2 JP H0528823Y2 JP 1985169322 U JP1985169322 U JP 1985169322U JP 16932285 U JP16932285 U JP 16932285U JP H0528823 Y2 JPH0528823 Y2 JP H0528823Y2
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- voltage
- power supply
- input
- comparator
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- 238000007599 discharging Methods 0.000 claims description 3
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- 238000005516 engineering process Methods 0.000 description 1
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- Electronic Switches (AREA)
Description
【考案の詳細な説明】
(イ) 産業上の利用分野
本考案は電子機器等における制御部のリセツト
回路に関するものである。[Detailed description of the invention] (a) Industrial application field The present invention relates to a reset circuit for a control unit in electronic equipment, etc.
(ロ) 従来の技術
従来、電子機器等における制御部のリセツト回
路として、例えばFISHER社のビデオモデルであ
るFVH−816の「SCHEMATICDIAGRAM＆
PRINTED CIRCUIT BOARD LAYOUTS」
の「TIMER／PRESET CIRCUIT
DIAGRAM」に示す様な回路が提示されており、
その一般的な回路を第３図に示す。尚、第４図は
第３図の要部波形図を示すタイミングチヤートで
あつて、(イ)は電源電圧、(ロ)はバツクアツプ素子の
充放電による電圧、(ハ)はリセツト信号を示してい
る。(b) Conventional technology Conventionally, the "SCHEMATIC DIAGRAM &
PRINTED CIRCUIT BOARD LAYOUTS”
“TIMER/PRESET CIRCUIT
A circuit like the one shown in ``DIAGRAM'' is presented,
The general circuit is shown in FIG. Incidentally, FIG. 4 is a timing chart showing the main waveform diagram of FIG. 3, in which (a) shows the power supply voltage, (b) shows the voltage due to charging and discharging of the backup element, and (c) shows the reset signal. There is.
第３図について図番及び構成を説明すると、１
は電源電圧が入力される電源端子、２は動作端子
２ａ及びリセツト端子２ｂを有する制御部、３は
前記電源端子１及び動作端子２ａ間に接続された
電源ライン、４は前記電源ライン３及びアース間
に接続されたバツクアツプ素子としてのコンデン
サ、５は前記電源ライン３及びリセツト端子２ｂ
間に接続された電圧検出器としての電圧型のコン
パレータ、６は前記コンパレータ５の入力端及び
アース間に接続されたノイズ防止用のコンデン
サ、７は前記コンパレータ５の出力端及びアース
間に接続されたノイズ防止用のコンデンサ、８は
前記電源ライン３に介挿され、前記コンデンサ４
の逆流を防止するダイオードである。 To explain the figure number and structure of Figure 3, 1
2 is a control unit having an operating terminal 2a and a reset terminal 2b; 3 is a power line connected between the power terminal 1 and the operating terminal 2a; 4 is the power line 3 and the ground. A capacitor 5 as a backup element is connected between the power supply line 3 and the reset terminal 2b.
A voltage type comparator as a voltage detector is connected between the two; 6 is a noise prevention capacitor connected between the input terminal of the comparator 5 and the ground; and 7 is connected between the output terminal of the comparator 5 and the ground. A noise prevention capacitor 8 is inserted into the power supply line 3, and is connected to the capacitor 4.
This is a diode that prevents reverse flow.
以下、第３図の動作について説明する。まず第
４図に示す時間ａから電源端子１に電源電圧が入
力されると、電源電圧はダイオード８を介して制
御部２の動作端子２ａに入力されると共にコンデ
ンサ４に充電され、かつコンパレータ５に入力さ
れる。ここでコンパレータ５の入力電圧は、コン
デンサ４の充電電圧、即ちバツクアツプ電圧と等
しいことになり、第４図ロの一点鎖線Ｘに示すコ
ンパレータ５の動作電圧までバツクアツプ電圧が
上昇したごコンパレータ５は動作することにな
る。よつて電源電圧及びバツクアツプ電圧は、
各々第４図イ，ロに示す要に時間ａからｃまで同
様に立上るが、前述より第４図ハに示す様にコン
パレータ５の動作電圧を与える時間ｂまでコンパ
レータ５の出力即ちリセツト信号はローレベルで
あり、この時間ａからｂまでのローレベルによつ
て制御部２はリセツトされる。その後時間ｂから
ｃまでリセツト信号は第４図イ，ロと同様に立上
つてハイレベルとなり、これより制御部２はリセ
ツト解除される。 The operation shown in FIG. 3 will be explained below. First, when a power supply voltage is input to the power supply terminal 1 from time a shown in FIG. is input. Here, the input voltage of the comparator 5 is equal to the charging voltage of the capacitor 4, that is, the backup voltage, and when the backup voltage rises to the operating voltage of the comparator 5 shown by the dashed line X in FIG. 4, the comparator 5 operates. I will do it. Therefore, the power supply voltage and backup voltage are
The output of the comparator 5, that is, the reset signal, rises in the same way from time a to time c as shown in FIG. The control unit 2 is reset by the low level from time a to b. Thereafter, from time b to time c, the reset signal rises to a high level in the same manner as in FIG.
次に時間ｃ〜ｄまでの定常状態の後、瞬断また
は停電等により電源端子１に入力される。電源電
圧が立下ると、コンデンサ４に充電された電荷が
放電され、制御部２の動作端子２ａに入力されて
時間ｄから制御部２をバツクアツプすると共にコ
ンパレータ５に入力される。このバツクアツプ電
圧は第４図ロに示す様に制御部２にて消費されて
徐々に減少することになり、リセツト信号も第４
図ハに示す様にバツクアツプ電圧と同様に徐々に
減少する。その後バツクアツプ電圧がコンパレー
タ５の動作電圧の限界を与える時間ｅまで減少す
ると、コンパレータ５は不動作状態となされ、こ
れにより第４図ヘに示す様にリセツト端子２ｂに
入力されるリセツト信号は時間ｅにてローレベル
となり、制御部２はリセツトされる。 Next, after a steady state from time c to d, the power is input to the power supply terminal 1 due to a momentary interruption or power outage. When the power supply voltage falls, the charge stored in the capacitor 4 is discharged and inputted to the operating terminal 2a of the control section 2, backing up the control section 2 from time d and inputted to the comparator 5. This backup voltage is consumed in the control section 2 and gradually decreases as shown in FIG.
As shown in Figure C, it gradually decreases in the same way as the backup voltage. Thereafter, when the backup voltage decreases to a time e that limits the operating voltage of the comparator 5, the comparator 5 is rendered inactive, and as a result, the reset signal input to the reset terminal 2b remains at the time e, as shown in FIG. becomes low level, and the control section 2 is reset.
(ハ) 考案が解決しようとする問題点
しかしながら前述の場合、バツクアツプ電圧の
立上り時の途中でコンパレータ５が動作状態とな
されて制御部２がリセツト解除されることから、
制御部２の動作が不安定となされ、更にバツクア
ツプ電圧は制御部２の規定電圧以下になつても
徐々に減少することから、制御部２の不安定な動
作が持続され、制御部２に支障を来す問題点があ
つた。(c) Problems to be solved by the invention However, in the above case, since the comparator 5 is activated during the rise of the backup voltage and the control section 2 is released from reset,
Since the operation of the control section 2 is unstable and the backup voltage gradually decreases even if it becomes below the specified voltage of the control section 2, the unstable operation of the control section 2 continues and the control section 2 is hindered. There was a problem that caused this.
(ニ) 問題点を解決するための手段
本考案は前記問題点を解決するためになされた
ものであり、電源ライン及びアース間に接続さ
れ、前記電源ラインと接続された制御部を電源の
オフ時に動作させるバツクアツプ素子と、前記電
源またはバツクアツプ素子による電圧が入力さ
れ、かつその出力端が前記制御部と接続されてリ
セツト信号を出力する電圧検出器と、前記電源ラ
イン及び電圧検出器の入力端間に接続され、前記
電源の立上り時における前記電圧検出器への入力
を遅延させる時定数回路と、前記電圧検出器の入
出力端に接続された帰還抵抗より成り、前記電源
の立下り後、前記電圧検出器の動作電圧未満とな
された前記バツクアツプ素子による電圧を、前記
帰還抵抗及び電圧検出器の出力端を介して放電す
るリセツト回路である。(d) Means for solving the problem The present invention was made to solve the above problem. a voltage detector to which the voltage from the power supply or the backup element is input and whose output terminal is connected to the control section to output a reset signal; and the power supply line and the input terminal of the voltage detector. a time constant circuit connected between the voltage detector and the feedback resistor connected to the input and output terminals of the voltage detector; and a feedback resistor connected to the input and output terminals of the voltage detector; A reset circuit discharges the voltage generated by the backup element, which is lower than the operating voltage of the voltage detector, through the feedback resistor and the output terminal of the voltage detector.
(ホ) 作 用
本考案のリセツト回路によれば、時定数回路に
よつて電源の立上り時における電圧検出器への電
源入力が遅延され、これより制御部のリセツト解
除が遅延されて制御部の動作は安定し、また電源
の立下り後、バツクアツプ素子による電圧が電圧
検出器に入力されるが、この電圧は電圧検出器の
動作電圧未満になると、帰還抵抗及び電圧検出器
の出力端を介して放電され、これより制御部の規
定電圧以下の不安定な動作は防止される。(e) Effect According to the reset circuit of the present invention, the time constant circuit delays the power input to the voltage detector at the time of power supply rise, and this delays the reset release of the control unit, thereby delaying the reset of the control unit. The operation is stable, and after the power supply falls, the voltage from the backup element is input to the voltage detector, but when this voltage becomes less than the operating voltage of the voltage detector, it is passed through the feedback resistor and the output terminal of the voltage detector. This prevents unstable operation of the control unit below the specified voltage.
(ヘ) 実施例
本考案の詳細を図示の実施例により具体的に説
明する。(f) Examples The details of the present invention will be explained in detail with reference to illustrated examples.
第１図は本考案のリセツト回路の一実施例を示
す回路図、第２図は第１図の要部波形図を示すタ
イミングチヤートであつて、イは電源電圧、ロは
バツクアツプ素子の充放電による電圧、ハはリセ
ツト信号を示している。 FIG. 1 is a circuit diagram showing an embodiment of the reset circuit of the present invention, and FIG. 2 is a timing chart showing the main waveforms of FIG. The voltage shown by C indicates the reset signal.
第１図について図番及び構成を説明すると、９
は電源ライン３及びコンパレータ５の入力端間に
接続され、換言すれば前記電源ライン３及びアー
ス間にコンデンサ６と直列接続された抵抗であつ
て、前記抵抗９及びコンデンサ６より時定数回路
が構成され、１０は前記コンパレータ５の入出力
端に接続された帰還抵抗である。尚、第３図と同
一構成素子には同一図番を付してある。 To explain the figure number and structure of Figure 1, 9
is a resistor connected between the power supply line 3 and the input terminal of the comparator 5, in other words, connected in series with the capacitor 6 between the power supply line 3 and the ground, and the resistor 9 and the capacitor 6 constitute a time constant circuit. 10 is a feedback resistor connected to the input and output terminals of the comparator 5. Note that the same components as in FIG. 3 are given the same figure numbers.
以下、第１図の動作について説明するが、ここ
でコンパレータ５の動作電圧について考えてみ
る。抵抗９及び帰還抵抗１０の抵抗値を各々R1，
R2コンデンサ４の充放電による電圧をＶとする
と、電源電圧が立上る場合、コンパレータ５の出
力をローレベルとすることによりコンパレータ５
の入力電圧は
R2／R1＋R2Ｖ …
となり、電源電圧が立下る場合、コンパレータ
５が電圧型であることからその入力電流を零とみ
なすことによりコンパレータの入力電圧は
Ｖ …
となる。上述の及びよりコンパレータ５を
動作させるためのバツクアツプ電圧は電源電圧の
立下り時より立上り時の方が大きいことになり、
即ちヒステリシスを有することになる。 The operation shown in FIG. 1 will be described below, but the operating voltage of the comparator 5 will now be considered. The resistance values of the resistor 9 and the feedback resistor 10 are respectively R 1 ,
If the voltage due to charging and discharging of the R2 capacitor 4 is V, when the power supply voltage rises, the output of the comparator 5 is set to low level, and the comparator 5
The input voltage of the comparator is R 2 /R 1 +R 2 V . As mentioned above, the backup voltage for operating the comparator 5 is larger when the power supply voltage rises than when it falls.
That is, it has hysteresis.
さて第２図に示す時間ｆから電源端子１に電源
電圧が印加されると、電源電圧はダイオード８を
介して制御部２の動作端子２ａに入力されると共
にコンデンサ４に充電され、かつ時定数回路を構
成する抵抗９及びコンデンサ６を介してコンパレ
ータ５に入力される。これより電源電圧及びバツ
クアツプ電圧は第２図イ，ロに示す様に時間ｆか
らｈまで同様に立上るが、コンパレータ５の出
力、即ちリセツト信号は、前述より第２図ハに示
す様にコンパレータ５の動作電圧、詳細に言うな
らば第２図ロの一点鎖線Ｙに示す電源電圧の立上
り時におけるコンパレータの動作電圧を与える時
間ｇを過ぎ、更に抵抗９及びコンデンサ６による
時定数だけ遅延した時間ｉまでローレベルであ
り、この時間ｆからｉまでのローレベルによつて
制御部２はリセツトされる。よつて電源電圧の立
上り時である時間ｆからｈの間で制御部２はリセ
ツト解除されず、制御部２の不安定な動作は防止
される。そして時間ｉを過ぎてリセツト信号は立
上り、これより制御部２はリセツト解除される。 Now, when the power supply voltage is applied to the power supply terminal 1 from time f shown in FIG. The signal is input to the comparator 5 via a resistor 9 and a capacitor 6 forming a circuit. From this, the power supply voltage and backup voltage rise in the same way from time f to time h as shown in Fig. 2 (a) and (b), but the output of the comparator 5, that is, the reset signal, as shown in Fig. 2 (c), is 5, more specifically, the time g that gives the operating voltage of the comparator at the rise of the power supply voltage shown in the dashed line Y in FIG. It is at low level from time f to i, and the control section 2 is reset by the low level from time f to i. Therefore, the control unit 2 is not reset from time f to h when the power supply voltage rises, and unstable operation of the control unit 2 is prevented. Then, after the time i has elapsed, the reset signal rises, and from this point on, the control section 2 is released from the reset state.
次に時間ｈからｊまでの定常状態の後、瞬断ま
たは停電等により電源端子１に入力される電源電
圧が立下ると、コンデンサ４に充電された電荷が
放電され、制御部２の動作端子２ａに入力されて
時間ｊから制御部２をバツクアツプすると共に抵
抗９及びコンデンサ６を介してコンパレータ５に
入力される。このバツクアツプ電圧は第２図ロに
示す様に制御部２にて消費されて徐々に減少する
ことになり、リセツト信号も第２図ハに示す様に
バツクアツプ電圧と同様に徐々に減少する。その
後、バツクアツプ電圧が第２図ロの二点鎖線Ｚに
示す電源電圧の立下り時におけるコンパレータ５
の動作電圧の限界を与える時間ｋまで減少する
と、コンパレータ５は不動作状態となされ、これ
より第２図ハに示す様にリセツト端子２ｂに入力
させるリセツト信号は時間ｋにてローレベルとな
り、制御部２はリセツトされる。 Next, after a steady state from time h to j, when the power supply voltage input to the power supply terminal 1 falls due to a momentary interruption or power outage, the electric charge stored in the capacitor 4 is discharged, and the operating terminal of the control unit 2 2a and backs up the control section 2 from time j, and is also input to the comparator 5 via the resistor 9 and capacitor 6. This backup voltage is consumed in the control section 2 and gradually decreases as shown in FIG. 2B, and the reset signal also gradually decreases like the backup voltage, as shown in FIG. 2C. Thereafter, when the backup voltage falls as indicated by the two-dot chain line Z in FIG. 2B, the comparator 5
When the voltage decreases to time k, which limits the operating voltage of Section 2 is reset.
更にコンパレータ５の出力がローレベルとなつ
たことから、コンデンサ４の放電電荷は制御部２
をバツクアツプすることなく抵抗９及び帰還抵抗
１０を介してコンパレータ５の出力端に入力され
て放電され、これより制御部２の規定電圧以下の
不安定な動作が防止される。尚、時間ｋにおける
バツクアツプ電圧は制御部２の規定電圧よりも大
きく設定されているものとする。 Furthermore, since the output of the comparator 5 has become low level, the discharged charge of the capacitor 4 is discharged from the controller 2.
The voltage is inputted to the output terminal of the comparator 5 via the resistor 9 and the feedback resistor 10 without being backed up and discharged, thereby preventing unstable operation below the specified voltage of the control section 2. It is assumed that the backup voltage at time k is set higher than the specified voltage of the control section 2.
(ト) 考案の効果
本考案のリセツト回路によれば、電源の立上り
後に制御部がリセツト解除されることから、制御
部の安定な動作が可能となり、更に電源の立下り
後、バツクアツプ素子による電圧が電圧検出器の
動作電圧未満になると、この電圧は急速に放電さ
れることから、制御部の規定電圧以下の不安定な
動作を防止することも可能となる等の利点が得ら
れる。(g) Effects of the invention According to the reset circuit of the invention, since the control section is released from reset after the power supply is turned on, stable operation of the control section is possible, and furthermore, after the power supply is turned off, the voltage generated by the backup element is When the voltage becomes less than the operating voltage of the voltage detector, this voltage is rapidly discharged, which provides advantages such as being able to prevent unstable operation below the specified voltage of the control section.
第１図は本考案のリセツト回路の一実施例を示
す回路図、第２図は第１図の要部波形を示すタイ
ミングチヤート、第３図は従来のリセツト回路を
示す回路図、第４図は第３図の要部波形を示すタ
イミングチヤートである。
主な図番の説明、２……制御部、４，６……コ
ンデンサ、５……コンパレータ、９……抵抗、１
０……帰還抵抗。
Fig. 1 is a circuit diagram showing an embodiment of the reset circuit of the present invention, Fig. 2 is a timing chart showing the main waveforms of Fig. 1, Fig. 3 is a circuit diagram showing a conventional reset circuit, Fig. 4 is a timing chart showing the main waveforms of FIG. 3. Explanation of main figure numbers, 2... Control unit, 4, 6... Capacitor, 5... Comparator, 9... Resistor, 1
0...Return resistance.
Claims (1)
ラインと接続された制御部を電源のオフ時に動作
させるバツクアツプ素子と、前記電源またはバツ
クアツプ素子による電圧が入力され、かつその出
力端が前記制御部と接続されてリセツト信号を出
力する電圧検出器と、前記電源ライン及び電圧検
出器の入力端間に接続され、前記電源の立上り時
における前記電圧検出器への入力を遅延させる時
定数回路と、前記電圧検出器の入出力端に接続さ
れた帰還抵抗より成り、前記電源の立下り後、前
記電圧検出器の動作電圧未満となされた前記バツ
クアツプ素子による電圧を、前記帰還抵抗及び電
圧検出器の出力端を介して放電することを特徴と
するリセツト回路。 a backup element connected between a power supply line and ground and operating a control unit connected to the power line when the power is turned off; a voltage from the power supply or the backup element is input, and an output end of the backup element is connected to the control unit; a voltage detector that outputs a reset signal when the power supply is turned on; a time constant circuit that is connected between the power supply line and the input terminal of the voltage detector and delays input to the voltage detector when the power supply is turned on; It consists of a feedback resistor connected to the input and output terminals of the detector, and after the power supply falls, the voltage from the backup element, which is lower than the operating voltage of the voltage detector, is transferred to the feedback resistor and the output terminal of the voltage detector. A reset circuit characterized by discharging through.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985169322U JPH0528823Y2 (en) | 1985-11-01 | 1985-11-01 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985169322U JPH0528823Y2 (en) | 1985-11-01 | 1985-11-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6277926U JPS6277926U (en) | 1987-05-19 |
| JPH0528823Y2 true JPH0528823Y2 (en) | 1993-07-23 |
Family
ID=31103021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985169322U Expired - Lifetime JPH0528823Y2 (en) | 1985-11-01 | 1985-11-01 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528823Y2 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5937687U (en) * | 1982-08-31 | 1984-03-09 | 沖電気工業株式会社 | Occupancy/absence room display device using reed switch |
| JPS5979327A (en) * | 1982-10-28 | 1984-05-08 | Toshiba Corp | Power on resetting circuit |
-
1985
- 1985-11-01 JP JP1985169322U patent/JPH0528823Y2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5937687U (en) * | 1982-08-31 | 1984-03-09 | 沖電気工業株式会社 | Occupancy/absence room display device using reed switch |
| JPS5979327A (en) * | 1982-10-28 | 1984-05-08 | Toshiba Corp | Power on resetting circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6277926U (en) | 1987-05-19 |
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