JPH05282475A - 再構成可能ファジィセル - Google Patents
再構成可能ファジィセルInfo
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- JPH05282475A JPH05282475A JP4275042A JP27504292A JPH05282475A JP H05282475 A JPH05282475 A JP H05282475A JP 4275042 A JP4275042 A JP 4275042A JP 27504292 A JP27504292 A JP 27504292A JP H05282475 A JPH05282475 A JP H05282475A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N7/00—Computing arrangements based on specific mathematical models
- G06N7/02—Computing arrangements based on specific mathematical models using fuzzy logic
- G06N7/023—Learning or tuning the parameters of a fuzzy system
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- G—PHYSICS
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- G06N7/02—Computing arrangements based on specific mathematical models using fuzzy logic
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract
(57)【要約】
【目的】 本発明は、再構成可能なファジィセルを提供
する。 【構成】 再構成可能なファジィセルは、デジタル制御
プログラマブルゲイン演算増幅器、アナログーデジタル
変換器、電気的消去可能ＰＲＯＭ，８ビットカウンタ及
び比較器、及びサポート論理から成り、多重入力センサ
データの大きいスループット、メンバーシップグレード
あるいはメンバーシップ値変換を有するリアルタイムフ
ァジィシステムが実現できる。
する。 【構成】 再構成可能なファジィセルは、デジタル制御
プログラマブルゲイン演算増幅器、アナログーデジタル
変換器、電気的消去可能ＰＲＯＭ，８ビットカウンタ及
び比較器、及びサポート論理から成り、多重入力センサ
データの大きいスループット、メンバーシップグレード
あるいはメンバーシップ値変換を有するリアルタイムフ
ァジィシステムが実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、ファジィ論理回路に関
し、特に代表的なファジィメンバーシップＺ関数、Ｓ関
数及びＰＩ関数あるいはそれらの混成関数を実現するハ
ードウエア構成に関する。
し、特に代表的なファジィメンバーシップＺ関数、Ｓ関
数及びＰＩ関数あるいはそれらの混成関数を実現するハ
ードウエア構成に関する。
【０００２】
【従来の技術】ファジィ論理システムは、人間の思考プ
ロセスに固有のあいまいさを評価し利用しようとする制
御方法論に基づいている。複雑なシステム及び決定プロ
セスを解析する「ファジィ」手法は、L.A.Zadeh による
IEEE Transaction on Systems,Jan.1973,vol.SMC-3,no.
1,pp.28-44及びIEEE Spectrum,August 1984,pp.26-32に
開示されている。
ロセスに固有のあいまいさを評価し利用しようとする制
御方法論に基づいている。複雑なシステム及び決定プロ
セスを解析する「ファジィ」手法は、L.A.Zadeh による
IEEE Transaction on Systems,Jan.1973,vol.SMC-3,no.
1,pp.28-44及びIEEE Spectrum,August 1984,pp.26-32に
開示されている。
【０００３】ファジィ論理は確定的な境界を有する従来
の定量的変数の代わりに柔軟性のある境界を有する言語
学上の変数という形式の入力についての決定を基礎とし
ている。例えば、温度９５゜Ｆ、相対湿度９０％という
合衆国の西南部の典型的な夏の日を表現する代わりに、
ファジィ手法はこの気候を言語学的に「暑くうっとうし
い」と表現する。勿論、これは、人間がこの気候をファ
ジィなあるいは曖昧な言葉だけでなく、温度と湿度の感
覚的な状態を先に経験した集合に分類することにより表
現しそうなやり方である。このように、「うっとうし
い」という言葉は５０％を越える相対湿度にあてはま
る。同じく、「暑い」という言葉は８０゜Ｆを越える温
度にあてはまる。このような分類は「多少（somewhat)
」あるいは「極めて（very) 」のような限定によって
調整することもできる。
の定量的変数の代わりに柔軟性のある境界を有する言語
学上の変数という形式の入力についての決定を基礎とし
ている。例えば、温度９５゜Ｆ、相対湿度９０％という
合衆国の西南部の典型的な夏の日を表現する代わりに、
ファジィ手法はこの気候を言語学的に「暑くうっとうし
い」と表現する。勿論、これは、人間がこの気候をファ
ジィなあるいは曖昧な言葉だけでなく、温度と湿度の感
覚的な状態を先に経験した集合に分類することにより表
現しそうなやり方である。このように、「うっとうし
い」という言葉は５０％を越える相対湿度にあてはま
る。同じく、「暑い」という言葉は８０゜Ｆを越える温
度にあてはまる。このような分類は「多少（somewhat)
」あるいは「極めて（very) 」のような限定によって
調整することもできる。
【０００４】このように、言語学上の変数の形で入力を
受け取ることにより、ファジィ集合理論は複雑なあるい
は無定型な現象やプロセスを正しく特性づける方法を提
供する。データはメンバーシップ度に基づいて、０（ノ
ーメンバーシップ）から1.0（フルメンバーシップ）ま
での範囲のファジィ集合に割り当てられる。ファジィ集
合理論は、あるデータ値が属するファジィ集合とそのメ
ンバーシップ度を決定するためにメンバーシップ関数を
用いる。このメンバーシップ度は典型的にはＺ，Ｓ及び
ＰＩ関数にプロットされる。この手法は、２、３の束縛
を有する伝統的な論理に課されるセンサの精度の要求を
緩和する。ファジィ論理はセンサのデータに絶対的な精
度を欠いているにもかかわらず制御の決定を可能にす
る。センサの精度はデータがあるファジィ集合に属する
か否か決定できれば十分である。
受け取ることにより、ファジィ集合理論は複雑なあるい
は無定型な現象やプロセスを正しく特性づける方法を提
供する。データはメンバーシップ度に基づいて、０（ノ
ーメンバーシップ）から1.0（フルメンバーシップ）ま
での範囲のファジィ集合に割り当てられる。ファジィ集
合理論は、あるデータ値が属するファジィ集合とそのメ
ンバーシップ度を決定するためにメンバーシップ関数を
用いる。このメンバーシップ度は典型的にはＺ，Ｓ及び
ＰＩ関数にプロットされる。この手法は、２、３の束縛
を有する伝統的な論理に課されるセンサの精度の要求を
緩和する。ファジィ論理はセンサのデータに絶対的な精
度を欠いているにもかかわらず制御の決定を可能にす
る。センサの精度はデータがあるファジィ集合に属する
か否か決定できれば十分である。
【０００５】ファジィシステムの本来的な利益は、シス
テムが複雑で不確定であるにもかかわらず、センサのデ
ータが絶えず受け取られ解析されることである。従っ
て、実際のファジィシステムは大量のデータを処理しか
つリアルタイムで正しい調整及び決定を行なう能力を持
っていることが重要である。ファジィ論理及び集合理論
をリアルタイムプロセスに適用可能にしようとする従来
の研究に対して新しい改善が提案されている。
テムが複雑で不確定であるにもかかわらず、センサのデ
ータが絶えず受け取られ解析されることである。従っ
て、実際のファジィシステムは大量のデータを処理しか
つリアルタイムで正しい調整及び決定を行なう能力を持
っていることが重要である。ファジィ論理及び集合理論
をリアルタイムプロセスに適用可能にしようとする従来
の研究に対して新しい改善が提案されている。
【０００６】
【発明が解決しようとする課題】例えば、Hosaka他のUS
Patent No.4,809,175 には、ソフトウエアによりアナ
ログ／メンバーシップ度変換を行なう車両自動制御シス
テム及び関連の方法が開示されている。この発明によれ
ば、使用中のハードウエアに応じて、いくつかのマシン
命令サイクルが各メンバーシップグレードの決定のため
に発生する。メモリ内に存在する話法表(memory-reside
nt discourse table) に含まれていない値を補間により
確かめるために、別の命令が必要とされるので、応答時
間が遅くなる。このため、この従来の技術は過負荷にな
りがちであるために高速リアルタイムファジィシステム
には適用できない。この発明の別の制限はアナログイン
タフェースがセンサのデータをオンラインでリスケール
する能力を持っていないことである。従って、センサが
変更される用途では、レベル変換器のスケーリングハー
ドウエアが必ず物理的な変更を必要とする。このような
ハードウエアの変更はリアルタイムの環境には実行不可
能であることが当業者には明かである。更に、この発明
は、パワーサージが揮発性メモリに記憶されているメン
バーシップ値を消去し、そのため再装荷及び再計算動作
が必要とされることから、軍事あるいは宇宙の分野には
適さない。
Patent No.4,809,175 には、ソフトウエアによりアナ
ログ／メンバーシップ度変換を行なう車両自動制御シス
テム及び関連の方法が開示されている。この発明によれ
ば、使用中のハードウエアに応じて、いくつかのマシン
命令サイクルが各メンバーシップグレードの決定のため
に発生する。メモリ内に存在する話法表(memory-reside
nt discourse table) に含まれていない値を補間により
確かめるために、別の命令が必要とされるので、応答時
間が遅くなる。このため、この従来の技術は過負荷にな
りがちであるために高速リアルタイムファジィシステム
には適用できない。この発明の別の制限はアナログイン
タフェースがセンサのデータをオンラインでリスケール
する能力を持っていないことである。従って、センサが
変更される用途では、レベル変換器のスケーリングハー
ドウエアが必ず物理的な変更を必要とする。このような
ハードウエアの変更はリアルタイムの環境には実行不可
能であることが当業者には明かである。更に、この発明
は、パワーサージが揮発性メモリに記憶されているメン
バーシップ値を消去し、そのため再装荷及び再計算動作
が必要とされることから、軍事あるいは宇宙の分野には
適さない。
【０００７】Yamakawa他のUS Patent Nos. 4,694,418;
4,716,540; 及び4,837,725 は、ファジィメンバーシッ
プ関数集積回路を開示している。この回路は、実際のワ
ーキングシステムがカスタムビルトされそのため付加の
ハードウエアを必要とすることから、高い実行コストが
必要である。このYamakawaのファジィ論理集積回路は分
散高速及びリアルタイムファジィシステムに使用するた
めに必要な制御を備えていない。これらの装置はデジタ
ルコンピュータで処理する前にアナログ／デジタル変換
が必要なアナログ出力を発生する。また、これらのチッ
プはアナログ入力信号を与えるだけである。更に、この
Yamakawaのファジィ論理集積回路は、センサが追加され
あるいは変更された時に新しいプロセスを学習すること
に関するオンライン生データ獲得あるいは再スケーリン
グを提供しない。更に、これらの集積回路は宇宙及び軍
事の分野の環境向きに構成されていないので宇宙及び軍
事の分野には使用できない。
4,716,540; 及び4,837,725 は、ファジィメンバーシッ
プ関数集積回路を開示している。この回路は、実際のワ
ーキングシステムがカスタムビルトされそのため付加の
ハードウエアを必要とすることから、高い実行コストが
必要である。このYamakawaのファジィ論理集積回路は分
散高速及びリアルタイムファジィシステムに使用するた
めに必要な制御を備えていない。これらの装置はデジタ
ルコンピュータで処理する前にアナログ／デジタル変換
が必要なアナログ出力を発生する。また、これらのチッ
プはアナログ入力信号を与えるだけである。更に、この
Yamakawaのファジィ論理集積回路は、センサが追加され
あるいは変更された時に新しいプロセスを学習すること
に関するオンライン生データ獲得あるいは再スケーリン
グを提供しない。更に、これらの集積回路は宇宙及び軍
事の分野の環境向きに構成されていないので宇宙及び軍
事の分野には使用できない。
【０００８】従って、従来の技術のこれらの制限及び問
題点は本発明によって解決される。埋め込まれた大きい
スループットのファジィシステムをリアルタイムで実現
するために特に有効な改良された手段及び技術が提供さ
れる。
題点は本発明によって解決される。埋め込まれた大きい
スループットのファジィシステムをリアルタイムで実現
するために特に有効な改良された手段及び技術が提供さ
れる。
【０００９】本発明の目的は、高速のアナログーメンバ
ーシップグレード及び生デジタル変換が全てのハードウ
エアによって実行されかつ一つの変換サイクルの範囲内
だけで同時に使用可能であることである。
ーシップグレード及び生デジタル変換が全てのハードウ
エアによって実行されかつ一つの変換サイクルの範囲内
だけで同時に使用可能であることである。
【００１０】本発明の別の目的は、中央コントローラが
メンバーシップ関数を公式化するプロセスから生デジタ
ルデータを獲得することにより、新たに置換あるいは追
加されたセンサ及びシグナルコンデショナについて学習
を可能にするデータ獲得モード特性を備えるファジィ論
理装置及び方法を提供することである。
メンバーシップ関数を公式化するプロセスから生デジタ
ルデータを獲得することにより、新たに置換あるいは追
加されたセンサ及びシグナルコンデショナについて学習
を可能にするデータ獲得モード特性を備えるファジィ論
理装置及び方法を提供することである。
【００１１】本発明の更に別の目的は、再構成可能なセ
ルがリードバック能力を有するオンラインにある間は不
揮発メモリ内に配置される再構成可能なメンバーシップ
表を提供することである。
ルがリードバック能力を有するオンラインにある間は不
揮発メモリ内に配置される再構成可能なメンバーシップ
表を提供することである。
【００１２】本発明の更に別の目的は、オンラインにあ
る間は多重入力センサチャネルについて選択可能なメン
バーシップ関数、チャネル選択及びスケーリング要素を
備えるファジィ論理装置及び方法を提供することであ
る。
る間は多重入力センサチャネルについて選択可能なメン
バーシップ関数、チャネル選択及びスケーリング要素を
備えるファジィ論理装置及び方法を提供することであ
る。
【００１３】本発明の更に別の目的は、割り込み駆動の
リアルタイムファジィシステム用のメンバーシップ変換
及びデジタルデータ変換フラッグを備えるファジィ論理
装置及び方法を提供することである。
リアルタイムファジィシステム用のメンバーシップ変換
及びデジタルデータ変換フラッグを備えるファジィ論理
装置及び方法を提供することである。
【００１４】本発明の更に別の目的は、高性能と低コス
トの利益をもったレベルセットに基づいてファジィ集合
動作を実行する埋め込みファジィ論理装置を実現するた
めに、現在使用している（off-the-shelf)要素を組み合
わせることができる新しいハードウエアアーキテクチャ
を提供することである。
トの利益をもったレベルセットに基づいてファジィ集合
動作を実行する埋め込みファジィ論理装置を実現するた
めに、現在使用している（off-the-shelf)要素を組み合
わせることができる新しいハードウエアアーキテクチャ
を提供することである。
【００１５】本発明の更に別の目的は、通常の標準要素
が有効であることから単一のチップに混載し、同時に特
殊な用途の要素が存在し容易に利用できることから宇宙
あるいは軍事用ファジィセルを実現する能力を備えるフ
ァジィ論理装置及び方法を提供することである。
が有効であることから単一のチップに混載し、同時に特
殊な用途の要素が存在し容易に利用できることから宇宙
あるいは軍事用ファジィセルを実現する能力を備えるフ
ァジィ論理装置及び方法を提供することである。
【００１６】本発明の更に別の目的は、新たなあるいは
修正されたメンバーシップ関数または特定のチャネルに
ついて新たに装備されたセンサあるいはシグナルコンデ
ショナのリスケーリングが必要とされる時にどのような
ハードウエアの変更も必要としないファジィ論理装置及
び方法を提供することである。
修正されたメンバーシップ関数または特定のチャネルに
ついて新たに装備されたセンサあるいはシグナルコンデ
ショナのリスケーリングが必要とされる時にどのような
ハードウエアの変更も必要としないファジィ論理装置及
び方法を提供することである。
【００１７】本発明の更に別の目的は、リアルタイムで
の学習及びアナログーメンバーシップ及びデジタルデー
タ変換のミキサの特徴を備えるファジィ論理装置及び方
法を提供することである。
の学習及びアナログーメンバーシップ及びデジタルデー
タ変換のミキサの特徴を備えるファジィ論理装置及び方
法を提供することである。
【００１８】本発明の更に別の目的は、離散入力データ
及びセンサデータに適合できるファジィ論理装置及び方
法を提供することである。
及びセンサデータに適合できるファジィ論理装置及び方
法を提供することである。
【００１９】本発明の更に別の目的は、Ｚ関数、Ｓ関数
及びＰＩ関数に加えて複雑なメンバーシップ関数に適合
できるファジィ論理装置及び方法を提供することであ
る。
及びＰＩ関数に加えて複雑なメンバーシップ関数に適合
できるファジィ論理装置及び方法を提供することであ
る。
【００２０】本発明の更に別の目的は、各種のコンピュ
ータバスインタフェースに容易に適合できるファジィ論
理装置及び方法を提供することである。
ータバスインタフェースに容易に適合できるファジィ論
理装置及び方法を提供することである。
【００２１】本発明の更に別の目的は、各チャネル毎に
多数のメンバーシップレベルを独立にプログラムできる
ファジィ論理装置及び方法を提供することである。
多数のメンバーシップレベルを独立にプログラムできる
ファジィ論理装置及び方法を提供することである。
【００２２】
【課題を解決するための手段及び作用】詳細に説明され
るように、本発明の好適な実施例は、大きいスループッ
ト、メンバーシップグレードあるいは多重入力センサデ
ータのメンバーシップ値変換を有するファジィシステム
をリアルタイムで実現するように構成された、デジタル
制御プログラマブルゲイン／マルチプレックス演算増幅
器(PGMA)、アナログーデジタル変換器(ADC) 、電気的消
去可能PROM(EEPROM)、８ービットカウンタ及び比較器、
及びサポート論理から成っている。
るように、本発明の好適な実施例は、大きいスループッ
ト、メンバーシップグレードあるいは多重入力センサデ
ータのメンバーシップ値変換を有するファジィシステム
をリアルタイムで実現するように構成された、デジタル
制御プログラマブルゲイン／マルチプレックス演算増幅
器(PGMA)、アナログーデジタル変換器(ADC) 、電気的消
去可能PROM(EEPROM)、８ービットカウンタ及び比較器、
及びサポート論理から成っている。
【００２３】本発明は、ファジィ論理レベル集合理論に
基づいて、Ｓ、Ｚ及びＰＩメンバーシップ値関数あるい
はその組合せを実行するためのフレキシブル多重化可能
(multiplexing-capable)な構成を提供する。詳細には、
Ｓ、Ｚ及びＰＩ関数レベル集合との比較に応じて、生ア
ナログセンサデータをメンバーシップグレードのファジ
ィ集合に変換する再構成可能セルが設けられる。この再
構成可能ファジィセルは複数のアドレス空間にメンバー
シップ及びパラメータ情報のビットを記憶する不揮発メ
モリ手段を有している。このメモリに含まれているメン
バーシップ値表はこれらの関数の各々についての「知識
データ」つまりレベル集合データを記憶している。デー
タ／パラメータインタフェース手段も関数、ゲイン及び
チャネル選択パラメータに対応するパラメータ信号を記
憶し送信するために設けられている。制御回路手段は、
制御信号を発生しかつデータ／パラメータインタフェー
ス手段により送信されるパラメータ信号を使用すること
により、再構成可能セルの動作を制御し整合するために
設けられている。
基づいて、Ｓ、Ｚ及びＰＩメンバーシップ値関数あるい
はその組合せを実行するためのフレキシブル多重化可能
(multiplexing-capable)な構成を提供する。詳細には、
Ｓ、Ｚ及びＰＩ関数レベル集合との比較に応じて、生ア
ナログセンサデータをメンバーシップグレードのファジ
ィ集合に変換する再構成可能セルが設けられる。この再
構成可能ファジィセルは複数のアドレス空間にメンバー
シップ及びパラメータ情報のビットを記憶する不揮発メ
モリ手段を有している。このメモリに含まれているメン
バーシップ値表はこれらの関数の各々についての「知識
データ」つまりレベル集合データを記憶している。デー
タ／パラメータインタフェース手段も関数、ゲイン及び
チャネル選択パラメータに対応するパラメータ信号を記
憶し送信するために設けられている。制御回路手段は、
制御信号を発生しかつデータ／パラメータインタフェー
ス手段により送信されるパラメータ信号を使用すること
により、再構成可能セルの動作を制御し整合するために
設けられている。
【００２４】バスインタフェース回路手段は、コンピュ
ータと再構成可能ファジィセルとの中間に配置され、制
御信号に応答してパラメータ情報をデータ／パラメータ
インタフェース手段に送り、またメンバーシップグレー
ドのファジィ集合をコンピュータに送る。アナログイン
タフェース手段は複数のセンサチャネルを有し、アナロ
グセンサデータを受信し、送信されたパラメータ信号に
基づいてこのデータをデジタル表示に変換する。本発明
によれば、再構成可能ファジィセルはアナログセンサデ
ータをメンバーシップグレードデータに変換するだけで
なく、デジタル化生センサデータを獲得する「学習」モ
ード及び関連のメンバーシップ関数に関する変更に適合
する「再構成」モードを実行できる。コンピユータシス
テムに用いて、Ｚ関数，Ｓ関数ないしＰＩ関数のレベル
セットあるいはそれらの混成との比較に基づいて、アナ
ログセンサの生データをメンバーシップグレードのファ
ジィ集合に変換する再構成可能ファジィセルであって、
複数のアドレス空間にメンバーシップ及びパラメータ情
報のビットを記憶する不揮発メモリ手段と、制御信号を
発生しかつパラメータ信号を用いることにより、前記再
構成可能ファジィセルの動作を制御し整合する制御回路
手段と、前記パラメータ信号を記憶し送信するゲイン、
関数及びチャネル選択パラメータを有し、更に生デジタ
ルセンサデータ記憶手段とレベルセットメンバーシップ
データ記憶手段とを有するデータ／パラメータインタフ
ェース手段と、複数のセンサチャネルを有し、前記制御
信号に応答し、前記パラメータ信号に応答して前記アナ
ログセンサデータを受信しデジタル表示に変換するアナ
ログインタフェース回路手段と、前記アナログインタフ
ェース回路手段は前記パラメータ信号に基づいて前記セ
ンサデータをスケーリングするプログラマブルゲイン演
算増幅器手段を有している、前記制御信号に応答し、前
記パラメータ信号に基づいて前記選択されたレベルセッ
ト中の前記センサデータの前記デジタル表示のメンバー
シップ度を決定するメンバーシップ値回路手段と、前記
メンバーシップ値回路手段が、前記不揮発メモリ手段中
に含まれており、前記関数の各々についてのレベルセッ
トデータを記憶するメンバーシップ表手段と、前記セン
サデータの前記デジタル表示に比較するために、前記レ
ベルセットデータを含む前記不揮発メモリ手段中の前記
複数のアドレス空間の適正なものを選択するラインスイ
ッチャ手段と、前記選択されたレベルセットデータを含
む前記アドレス空間が最終値状態に到達した時を検出す
る最終値検出手段と、メンバーシップグレードを推論す
る比較器手段と、前記比較器手段中の前記センサデータ
の前記デジタル表示に比較するために、前記ラインスイ
ッチャ手段により選択された前記アドレス空間に基づい
て前記レベルセットデータを検索するメンバーシップ値
発生手段と、前記比較器手段の出力を評価し、その結果
を前記メンバーシップ値回路手段に帰還する確認／非確
認手段と、を有しており、前記制御信号に応答し、前記
パラメータ情報を前記データ／パラメータインタフェー
ス手段に送信しかつ前記メンバーシップグレードのファ
ジィ集合及び前記センサデータの前記デジタル表示を前
記コンピュータに送信するバスインタフェース回路手段
と、を具備したことを特徴とする再構成可能ファジィセ
ルが提供される。
ータと再構成可能ファジィセルとの中間に配置され、制
御信号に応答してパラメータ情報をデータ／パラメータ
インタフェース手段に送り、またメンバーシップグレー
ドのファジィ集合をコンピュータに送る。アナログイン
タフェース手段は複数のセンサチャネルを有し、アナロ
グセンサデータを受信し、送信されたパラメータ信号に
基づいてこのデータをデジタル表示に変換する。本発明
によれば、再構成可能ファジィセルはアナログセンサデ
ータをメンバーシップグレードデータに変換するだけで
なく、デジタル化生センサデータを獲得する「学習」モ
ード及び関連のメンバーシップ関数に関する変更に適合
する「再構成」モードを実行できる。コンピユータシス
テムに用いて、Ｚ関数，Ｓ関数ないしＰＩ関数のレベル
セットあるいはそれらの混成との比較に基づいて、アナ
ログセンサの生データをメンバーシップグレードのファ
ジィ集合に変換する再構成可能ファジィセルであって、
複数のアドレス空間にメンバーシップ及びパラメータ情
報のビットを記憶する不揮発メモリ手段と、制御信号を
発生しかつパラメータ信号を用いることにより、前記再
構成可能ファジィセルの動作を制御し整合する制御回路
手段と、前記パラメータ信号を記憶し送信するゲイン、
関数及びチャネル選択パラメータを有し、更に生デジタ
ルセンサデータ記憶手段とレベルセットメンバーシップ
データ記憶手段とを有するデータ／パラメータインタフ
ェース手段と、複数のセンサチャネルを有し、前記制御
信号に応答し、前記パラメータ信号に応答して前記アナ
ログセンサデータを受信しデジタル表示に変換するアナ
ログインタフェース回路手段と、前記アナログインタフ
ェース回路手段は前記パラメータ信号に基づいて前記セ
ンサデータをスケーリングするプログラマブルゲイン演
算増幅器手段を有している、前記制御信号に応答し、前
記パラメータ信号に基づいて前記選択されたレベルセッ
ト中の前記センサデータの前記デジタル表示のメンバー
シップ度を決定するメンバーシップ値回路手段と、前記
メンバーシップ値回路手段が、前記不揮発メモリ手段中
に含まれており、前記関数の各々についてのレベルセッ
トデータを記憶するメンバーシップ表手段と、前記セン
サデータの前記デジタル表示に比較するために、前記レ
ベルセットデータを含む前記不揮発メモリ手段中の前記
複数のアドレス空間の適正なものを選択するラインスイ
ッチャ手段と、前記選択されたレベルセットデータを含
む前記アドレス空間が最終値状態に到達した時を検出す
る最終値検出手段と、メンバーシップグレードを推論す
る比較器手段と、前記比較器手段中の前記センサデータ
の前記デジタル表示に比較するために、前記ラインスイ
ッチャ手段により選択された前記アドレス空間に基づい
て前記レベルセットデータを検索するメンバーシップ値
発生手段と、前記比較器手段の出力を評価し、その結果
を前記メンバーシップ値回路手段に帰還する確認／非確
認手段と、を有しており、前記制御信号に応答し、前記
パラメータ情報を前記データ／パラメータインタフェー
ス手段に送信しかつ前記メンバーシップグレードのファ
ジィ集合及び前記センサデータの前記デジタル表示を前
記コンピュータに送信するバスインタフェース回路手段
と、を具備したことを特徴とする再構成可能ファジィセ
ルが提供される。
【００２５】
【実施例】図１は本発明を実施した再構成可能ファジィ
セルのブロック図である。詳細には、バスインタフェー
ス論理ブロック１０、ファジィセルデータ／パラメータ
インタフェース論理ブロック３０、メンバーシップ値／
ラインスイッチャ論理ブロック５０、関数／メンバーシ
ップ値表ブロック７０、デジタル比較器ブロック１０
０、アナログインタフェースブロック１５０、信号条件
付けセンサデータブロック１４０、メンバーシップ値確
認／非確認論理ブロック１２０、最終値検出論理ブロッ
ク２００、及びファジィセル制御論理ブロック１７０が
示されている。このブロック１７０は本発明による埋め
込みリアルタイムファジィ制御用電子デジタル／アナロ
グ回路を有している。
セルのブロック図である。詳細には、バスインタフェー
ス論理ブロック１０、ファジィセルデータ／パラメータ
インタフェース論理ブロック３０、メンバーシップ値／
ラインスイッチャ論理ブロック５０、関数／メンバーシ
ップ値表ブロック７０、デジタル比較器ブロック１０
０、アナログインタフェースブロック１５０、信号条件
付けセンサデータブロック１４０、メンバーシップ値確
認／非確認論理ブロック１２０、最終値検出論理ブロッ
ク２００、及びファジィセル制御論理ブロック１７０が
示されている。このブロック１７０は本発明による埋め
込みリアルタイムファジィ制御用電子デジタル／アナロ
グ回路を有している。
【００２６】このセルは簡単な入力／出力インタフェー
スを有するコンピュータと共に動作する。コンピュータ
はこのセルの３つのモードを制御する。つまり、アナロ
グーメンバーシップグレード（またはメンバーシップ
値）変換、生のデジタル化センサデータだけを獲得する
学習モード、あるいはメンバーシップ値表（ＭＶＴ）の
再構成モードである。本発明によれば、変換プロセスに
対しては、コンピュータはセル構成情報をデータ／パラ
メータインタフェース論理３０を介してアナログインタ
フェース１５０及びＭＶＴ７０に送ることにより、まず
サンプルされるべき信号条件付けセンサデータ１４０か
らセンサデータチャネルを選択し、そのチャネルの適正
なスケーリングを選択し、ＭＶＴ７０内のチャネルのメ
モリブロックを選択する。ＭＶＴ７０内のメモリ（ある
いはメモリブロック）の選択されたチャネル部はデジタ
ル化データサンプルをそのメンバーシップ値に変換する
ための「知識データ」を含んでいる。メンバーシップ値
／ラインスイッチャ論理５０はメモリ部内のデータにア
クセスするアドレスを発生する。データ／パラメータイ
ンタフェース論理３０からのセル構成情報は、以降に詳
述されるように、メンバーシップ値／ラインスイッチャ
論理５０及びメンバーシップ値確認／非確認論理ブロッ
ク１２０内の必要な回路を使用可能にする。コンピュー
タは次にバスインタフェース論理１０からアナログイン
タフェース１５０にスタート変換信号を発行する。
スを有するコンピュータと共に動作する。コンピュータ
はこのセルの３つのモードを制御する。つまり、アナロ
グーメンバーシップグレード（またはメンバーシップ
値）変換、生のデジタル化センサデータだけを獲得する
学習モード、あるいはメンバーシップ値表（ＭＶＴ）の
再構成モードである。本発明によれば、変換プロセスに
対しては、コンピュータはセル構成情報をデータ／パラ
メータインタフェース論理３０を介してアナログインタ
フェース１５０及びＭＶＴ７０に送ることにより、まず
サンプルされるべき信号条件付けセンサデータ１４０か
らセンサデータチャネルを選択し、そのチャネルの適正
なスケーリングを選択し、ＭＶＴ７０内のチャネルのメ
モリブロックを選択する。ＭＶＴ７０内のメモリ（ある
いはメモリブロック）の選択されたチャネル部はデジタ
ル化データサンプルをそのメンバーシップ値に変換する
ための「知識データ」を含んでいる。メンバーシップ値
／ラインスイッチャ論理５０はメモリ部内のデータにア
クセスするアドレスを発生する。データ／パラメータイ
ンタフェース論理３０からのセル構成情報は、以降に詳
述されるように、メンバーシップ値／ラインスイッチャ
論理５０及びメンバーシップ値確認／非確認論理ブロッ
ク１２０内の必要な回路を使用可能にする。コンピュー
タは次にバスインタフェース論理１０からアナログイン
タフェース１５０にスタート変換信号を発行する。
【００２７】更に、図１において、アナログインタフェ
ース１５０はアナログサンプルされたチャネルを対応の
２進表示つまりデジタル化データサンプルに変換する。
アナログーデジタル（Ａ／Ｄ）変換が完了した時に、デ
ジタル化サンプルがデータ／パラメータインタフェース
論理３０及びデジタル比較器１００に送られる。更に、
アナログインタフェース１５０はデジタル化サンプルが
準備できていることを示すサンプルレデイ信号を出力す
る。この信号はデータ／パラメータインタフェース論理
３０内のサンプルをラッチしかつファジィセル制御論理
１７０を付勢する。変換プロセス中は、このセルの制御
論理１７０は、制御信号をメンバーシップ値／ラインス
イッチャ論理５０、ＭＶＴ７０及びメンバーシップ値確
認／非確認論理１２０に送ることによりメンバーシップ
グレード変換プロセスの制御を行う。ＭＶＴ７０はファ
ジィセル制御論理１７０から制御信号を受取り使用可能
にされる。その結果、メンバーシップ値／ラインスイッ
チャ論理５０からのアドレスにより特定されたその内容
がデジタル比較器１００及び最終値検出論理２００に出
力される。
ース１５０はアナログサンプルされたチャネルを対応の
２進表示つまりデジタル化データサンプルに変換する。
アナログーデジタル（Ａ／Ｄ）変換が完了した時に、デ
ジタル化サンプルがデータ／パラメータインタフェース
論理３０及びデジタル比較器１００に送られる。更に、
アナログインタフェース１５０はデジタル化サンプルが
準備できていることを示すサンプルレデイ信号を出力す
る。この信号はデータ／パラメータインタフェース論理
３０内のサンプルをラッチしかつファジィセル制御論理
１７０を付勢する。変換プロセス中は、このセルの制御
論理１７０は、制御信号をメンバーシップ値／ラインス
イッチャ論理５０、ＭＶＴ７０及びメンバーシップ値確
認／非確認論理１２０に送ることによりメンバーシップ
グレード変換プロセスの制御を行う。ＭＶＴ７０はファ
ジィセル制御論理１７０から制御信号を受取り使用可能
にされる。その結果、メンバーシップ値／ラインスイッ
チャ論理５０からのアドレスにより特定されたその内容
がデジタル比較器１００及び最終値検出論理２００に出
力される。
【００２８】本発明では、デジタル比較器１００はＭＶ
Ｔ７０のチャネルのメモリ部に位置している知識データ
の内容をデジタル化サンプルと比較する。最終値検出論
理２００は最終値フラッグをチェックし、メンバーシッ
プ値が1.0 に達しているか確認する。これにより、変換
サイクルは終了する。デジタル比較器１００における各
比較に対して、出力結果はメンバーシップ値確認／非確
認論理１２０に送られる。この論理１２０はアナログイ
ンタフェース１５０からのデジタル化サンプルが知識デ
ータのメンバーか否か決定する。メンバーであれば、メ
ンバーシップ値確認／非確認論理１２０の出力端からの
信号は制御論理１７０からの同期クロック信号とともに
ラッチ信号を発生する。このラッチ信号は、デジタル化
サンプルのメンバーシップ値を表わすメンバーシップ値
／ラインスイッチャ論理５０から発生された現アドレス
をラッチする。次に、メンバーシップ値／ラインスイッ
チャ論理５０は制御論理１７０からの制御信号を用いて
メモリブロック内の次のアドレスに増分する。
Ｔ７０のチャネルのメモリ部に位置している知識データ
の内容をデジタル化サンプルと比較する。最終値検出論
理２００は最終値フラッグをチェックし、メンバーシッ
プ値が1.0 に達しているか確認する。これにより、変換
サイクルは終了する。デジタル比較器１００における各
比較に対して、出力結果はメンバーシップ値確認／非確
認論理１２０に送られる。この論理１２０はアナログイ
ンタフェース１５０からのデジタル化サンプルが知識デ
ータのメンバーか否か決定する。メンバーであれば、メ
ンバーシップ値確認／非確認論理１２０の出力端からの
信号は制御論理１７０からの同期クロック信号とともに
ラッチ信号を発生する。このラッチ信号は、デジタル化
サンプルのメンバーシップ値を表わすメンバーシップ値
／ラインスイッチャ論理５０から発生された現アドレス
をラッチする。次に、メンバーシップ値／ラインスイッ
チャ論理５０は制御論理１７０からの制御信号を用いて
メモリブロック内の次のアドレスに増分する。
【００２９】本発明では、このプロセスはメンバーシッ
プグレードが見つかるまで続けられる。デジタル化サン
プルのメンバーシップ値が決定されると、制御論理１７
０は、最終値フラッグの検出あるいは知識データ内に存
在しないデータサンプルの検出により、コンピュータへ
割り込みを発生する。このことは、変換が完了しセルを
次の変換のために再初期化することを意味する。従っ
て、プロセッサがスタート変換を発生すると、このセル
はアナログインタフェース１５０からのデジタル化サン
プルのメンバーシップ値が決定されるまで自律的に動作
する。
プグレードが見つかるまで続けられる。デジタル化サン
プルのメンバーシップ値が決定されると、制御論理１７
０は、最終値フラッグの検出あるいは知識データ内に存
在しないデータサンプルの検出により、コンピュータへ
割り込みを発生する。このことは、変換が完了しセルを
次の変換のために再初期化することを意味する。従っ
て、プロセッサがスタート変換を発生すると、このセル
はアナログインタフェース１５０からのデジタル化サン
プルのメンバーシップ値が決定されるまで自律的に動作
する。
【００３０】当業者には明かであるように、ＭＶＴ７０
内の知識データは、デジタル化生センサデータサンプル
をそのメンバーシップのグレードあるいはメンバーシッ
プ値に変換するために使用される各センサチャネルへの
デジタル情報である。こｎデータはセンサチャネルへの
メンバーシップ関数として構成されている。この関数は
Ｓ，ＺあるいはＰＩ関数またはそれらの組合せである。
内の知識データは、デジタル化生センサデータサンプル
をそのメンバーシップのグレードあるいはメンバーシッ
プ値に変換するために使用される各センサチャネルへの
デジタル情報である。こｎデータはセンサチャネルへの
メンバーシップ関数として構成されている。この関数は
Ｓ，ＺあるいはＰＩ関数またはそれらの組合せである。
【００３１】本発明では、第２の動作モードつまり学習
モードは制御コンピュータシステムがセンサチャネルか
らデジタル化生データを獲得することを可能にする。こ
のモードはリアルタイムファジィ論理システムが新たに
装備されたセンサから新しいプロセスを学習することつ
まり再学習を可能にする。例えば、プロセス制御設備に
おいて予測可能な時に、一つのチャネルが圧力測定から
温度測定に変更されねばならない。他の時期に、センサ
はさらに高いあるいは低い読み取り値を監視するセンサ
に置き換えられねばならない。別の例として、０から1
4.7psi を読みとる圧力センサが、０から250psiを読み
とるセンサに取り替えられる。更に、メンバーシップ関
数が変更される。その結果、この学習モードはファジィ
論理コンピュータシステムがデジタル化生データを獲得
し、センサチャネルについての新しいメンバーシップ関
数あるいは知識データを決定することを可能にする。後
に、セルがオンラインにある間に、コンピュータは新し
い知識データをＭＶＴ７０内のチャネルのメモリブロッ
クにダウンロードする。
モードは制御コンピュータシステムがセンサチャネルか
らデジタル化生データを獲得することを可能にする。こ
のモードはリアルタイムファジィ論理システムが新たに
装備されたセンサから新しいプロセスを学習することつ
まり再学習を可能にする。例えば、プロセス制御設備に
おいて予測可能な時に、一つのチャネルが圧力測定から
温度測定に変更されねばならない。他の時期に、センサ
はさらに高いあるいは低い読み取り値を監視するセンサ
に置き換えられねばならない。別の例として、０から1
4.7psi を読みとる圧力センサが、０から250psiを読み
とるセンサに取り替えられる。更に、メンバーシップ関
数が変更される。その結果、この学習モードはファジィ
論理コンピュータシステムがデジタル化生データを獲得
し、センサチャネルについての新しいメンバーシップ関
数あるいは知識データを決定することを可能にする。後
に、セルがオンラインにある間に、コンピュータは新し
い知識データをＭＶＴ７０内のチャネルのメモリブロッ
クにダウンロードする。
【００３２】本発明の第３の動作モードつまり再構成モ
ードは、セルがオンラインにある間に、コンピュータシ
ステムがＭＶＴ７０を更新することを可能にする（不揮
発読み取り／書き込みメモリデバイスの構成）。これも
典型的には、学習モードが発生した後等の新しい知識デ
ータがＭＶＴ７０にロードされねばならない時に発生す
る。各センサチャネルは、そのチャネルからのデジタル
化サンプルのメンバーシップ値を決定するために、知識
データを有するメモリの部分に割り当てられている。こ
のモードを呼び出すために、コンピュータはＭＶＴ７０
を再構成する前にまずセルを使用禁止する。このため、
コンピュータの制御は制御論理１７０内のセルの仲介制
御論理を介してＭＶＴ７０にアクセスすることができ
る。次に、コンピュータはデータをＭＶＴ７０にダウン
ロードする。本発明の効果として、リードバック能力は
メモリに書き込まれたデータが正しくロードされたこと
を照合するために存在する。
ードは、セルがオンラインにある間に、コンピュータシ
ステムがＭＶＴ７０を更新することを可能にする（不揮
発読み取り／書き込みメモリデバイスの構成）。これも
典型的には、学習モードが発生した後等の新しい知識デ
ータがＭＶＴ７０にロードされねばならない時に発生す
る。各センサチャネルは、そのチャネルからのデジタル
化サンプルのメンバーシップ値を決定するために、知識
データを有するメモリの部分に割り当てられている。こ
のモードを呼び出すために、コンピュータはＭＶＴ７０
を再構成する前にまずセルを使用禁止する。このため、
コンピュータの制御は制御論理１７０内のセルの仲介制
御論理を介してＭＶＴ７０にアクセスすることができ
る。次に、コンピュータはデータをＭＶＴ７０にダウン
ロードする。本発明の効果として、リードバック能力は
メモリに書き込まれたデータが正しくロードされたこと
を照合するために存在する。
【００３３】更に、図１を参照して、セルの各部につい
て以下に説明する。ファジィセルデータ／パラメータイ
ンタフェース論理３０はデジタル生データ、メンバーシ
ップ値及びセルパラメータの捕捉を行なわせることがで
きる。コンピュータからスタートＡ／Ｄ変換信号を受け
取った後、アナログインタフェース１５０が信号条件付
けセンサデータ１４０からのセンサデータのサンプルを
デジタル化した時にデジタル化生データの捕捉が発生す
る。アナログインタフェース１５０の出力はデジタル化
生サンプルとサンプルが処理の準備ができていることを
示す関連サンプルレデイ信号とである。これらの２つの
出力はデータ／パラメータインタフェース論理３０によ
って受け取られる。サンプルレデイ信号はデータ／パラ
メータインタフェース論理３０内のデジタル化サンプル
をラッチする。この信号はバスインタフェース論理１０
を介していつでもコンピュータにより検索できる。本発
明によれば、セルが学習モードにある時あるいはセルが
アナログーメンバーシップグレード変換を実行している
時にデジタル化生データの捕獲が発生する。
て以下に説明する。ファジィセルデータ／パラメータイ
ンタフェース論理３０はデジタル生データ、メンバーシ
ップ値及びセルパラメータの捕捉を行なわせることがで
きる。コンピュータからスタートＡ／Ｄ変換信号を受け
取った後、アナログインタフェース１５０が信号条件付
けセンサデータ１４０からのセンサデータのサンプルを
デジタル化した時にデジタル化生データの捕捉が発生す
る。アナログインタフェース１５０の出力はデジタル化
生サンプルとサンプルが処理の準備ができていることを
示す関連サンプルレデイ信号とである。これらの２つの
出力はデータ／パラメータインタフェース論理３０によ
って受け取られる。サンプルレデイ信号はデータ／パラ
メータインタフェース論理３０内のデジタル化サンプル
をラッチする。この信号はバスインタフェース論理１０
を介していつでもコンピュータにより検索できる。本発
明によれば、セルが学習モードにある時あるいはセルが
アナログーメンバーシップグレード変換を実行している
時にデジタル化生データの捕獲が発生する。
【００３４】セルがアナログインタフェース１５０から
のデジタル化データサンプルのメンバーシップ値を決定
している時にメンバーシップ値の捕獲が発生する。捕獲
されたメンバーシップ値はメンバーシップ値／ラインス
イッチャ論理５０のアドレス出力により表示される。こ
の値はメンバーシップ値確認／非確認論理１２０からの
ラッチ制御信号を用いてデータ／パラメータインタフェ
ース論理３０にラッチされる。アナログインタフェース
１５０からのサンプルが特定のセンサチャネルについて
１バイトずつＭＶＴ７０内の知識データと比較され、デ
ジタル比較器１００及びメンバーシップ値確認／非確認
論理１２０の確認決定基準に適合することがわかる度
に、ラッチ制御信号が発生される。
のデジタル化データサンプルのメンバーシップ値を決定
している時にメンバーシップ値の捕獲が発生する。捕獲
されたメンバーシップ値はメンバーシップ値／ラインス
イッチャ論理５０のアドレス出力により表示される。こ
の値はメンバーシップ値確認／非確認論理１２０からの
ラッチ制御信号を用いてデータ／パラメータインタフェ
ース論理３０にラッチされる。アナログインタフェース
１５０からのサンプルが特定のセンサチャネルについて
１バイトずつＭＶＴ７０内の知識データと比較され、デ
ジタル比較器１００及びメンバーシップ値確認／非確認
論理１２０の確認決定基準に適合することがわかる度
に、ラッチ制御信号が発生される。
【００３５】セルパラメータの捕獲は、コンピュータが
アナログインタフェース１５０からのデジタル化センサ
データのメンバーシップ値を決定するためにセルパラメ
ータを送信する時あるいはコンピュータがそのセルのＭ
ＶＴ７０を再構成しなければならない時に発生する。セ
ルパラメータはコンピュータによりデータ／パラメータ
インタフェース論理３０に直接ロードされる（ラッチさ
れる）。このパラメータはチャネル選択、ゲイン選択及
び関数選択のビットから成っている。チャネル及びゲイ
ンビットはアナログインタフェース１５０を構成するた
めに使用される。これらのビットは特定されたセンサチ
ャネルがデジタル化される前にこれを選択し評価する。
データ／パラメータインタフェース論理３０からのチャ
ネル及び関数ビットの組合せもＭＶＴ７０内のセンサチ
ャネルのメモリ部アドレス空間を構成する。ＭＶＴ７０
を再構成するために、コンピュータはメモリの適正な部
分の選択に必要とされるチャネル及び関数ビットを送
る。コンピュータは表を再構成している時はＡ／Ｄ変換
をスタートしないのでゲインビットは関係ない(don'tca
res) 。各センサチャネルはＭＶＴ７０内に割り当てら
れたメモリ部を有している。メモリ部はデジタル化セン
サチャネルのメンバーシップ値を決定するための知識デ
ータを記憶している。ＭＶＴ７０内の知識データはメン
バーシップ関数の横座標を示し、メンバーシップ値／ラ
インスイッチャ論理５０のアドレスにより表わされたメ
ンバーシップ値は縦座標を示している。
アナログインタフェース１５０からのデジタル化センサ
データのメンバーシップ値を決定するためにセルパラメ
ータを送信する時あるいはコンピュータがそのセルのＭ
ＶＴ７０を再構成しなければならない時に発生する。セ
ルパラメータはコンピュータによりデータ／パラメータ
インタフェース論理３０に直接ロードされる（ラッチさ
れる）。このパラメータはチャネル選択、ゲイン選択及
び関数選択のビットから成っている。チャネル及びゲイ
ンビットはアナログインタフェース１５０を構成するた
めに使用される。これらのビットは特定されたセンサチ
ャネルがデジタル化される前にこれを選択し評価する。
データ／パラメータインタフェース論理３０からのチャ
ネル及び関数ビットの組合せもＭＶＴ７０内のセンサチ
ャネルのメモリ部アドレス空間を構成する。ＭＶＴ７０
を再構成するために、コンピュータはメモリの適正な部
分の選択に必要とされるチャネル及び関数ビットを送
る。コンピュータは表を再構成している時はＡ／Ｄ変換
をスタートしないのでゲインビットは関係ない(don'tca
res) 。各センサチャネルはＭＶＴ７０内に割り当てら
れたメモリ部を有している。メモリ部はデジタル化セン
サチャネルのメンバーシップ値を決定するための知識デ
ータを記憶している。ＭＶＴ７０内の知識データはメン
バーシップ関数の横座標を示し、メンバーシップ値／ラ
インスイッチャ論理５０のアドレスにより表わされたメ
ンバーシップ値は縦座標を示している。
【００３６】関数選択ビットはＳ，Ｚ及びＰＩと呼ばれ
る３つのビットから成っている。これらのビットはメン
バーシップ値確認／非確認論理１２０の適正な決定回路
及びメンバーシップ値／ラインスイッチャ論理５０のア
ドレスバッファを選択し／使用可能にする。メンバーシ
ップ値確認／非確認論理１２０の決定回路はＳ，Ｚ及び
ＰＩ関数を評価する３つの部分から成る組合せ回路であ
る。これらの部分は関数選択ビットによって使用可能に
される。これらのビットは相互に排他的である。つま
り、いかなる時でも１つだけが主張される。その結果、
１つの決定回路だけがアナログーメンバーシップグレー
ド変換中に動作される。
る３つのビットから成っている。これらのビットはメン
バーシップ値確認／非確認論理１２０の適正な決定回路
及びメンバーシップ値／ラインスイッチャ論理５０のア
ドレスバッファを選択し／使用可能にする。メンバーシ
ップ値確認／非確認論理１２０の決定回路はＳ，Ｚ及び
ＰＩ関数を評価する３つの部分から成る組合せ回路であ
る。これらの部分は関数選択ビットによって使用可能に
される。これらのビットは相互に排他的である。つま
り、いかなる時でも１つだけが主張される。その結果、
１つの決定回路だけがアナログーメンバーシップグレー
ド変換中に動作される。
【００３７】デジタル化サンプル、メンバーシップ値及
びローデングセルパラメータを検索するコンピュータ制
御がセル制御論理１７０をバイパスすることが本発明の
特徴の１つである。この手法は、アクセスが要求された
時にセル制御論理１７０がデータ／パラメータインタフ
ェース論理３０へのコンピュータ制御をロックすること
を防止する。
びローデングセルパラメータを検索するコンピュータ制
御がセル制御論理１７０をバイパスすることが本発明の
特徴の１つである。この手法は、アクセスが要求された
時にセル制御論理１７０がデータ／パラメータインタフ
ェース論理３０へのコンピュータ制御をロックすること
を防止する。
【００３８】本発明では、メンバーシップ値／ラインス
イッチャ論理５０はＭＶＴ７０のデータ内容を出力する
アドレスを発生する。当業者にとっては明かであるが、
これらのアドレスはメンバーシップ値を表わしている。
これらのアドレスはメンバーシップ値の２進表示であ
る。例えば、アドレス00H,01H,02H ないし09H は各々メ
ンバーシップ値の0,0.1,0.2,ないし1.0 を表わす。カウ
ンタにより発生されたこれらのアドレスはアナログイン
タフェース１５０から出力されたデジタル化データサン
プルのメンバーシップ値を決定するために使用される。
メンバーシップ値／ラインスイッチャ論理５０からのア
ドレスは所与のチャネルについてのＭＶＴ７０のアドレ
ス空間の下位部分を構成する。ＭＶＴ７０の上位アドレ
スはデータ／パラメータインタフェース論理３０からの
チャネル及び関数選択ビットによって構成される。これ
はメモリの特定のセンサチャネルの部分をアドレス指定
する。しかし、スタテックのままにあるチャネル及び関
数ビットとは異なり、メンバーシップ値／ラインスイッ
チャ論理５０からのアドレスはアナログーメンバーシッ
プ変換中に変化する。
イッチャ論理５０はＭＶＴ７０のデータ内容を出力する
アドレスを発生する。当業者にとっては明かであるが、
これらのアドレスはメンバーシップ値を表わしている。
これらのアドレスはメンバーシップ値の２進表示であ
る。例えば、アドレス00H,01H,02H ないし09H は各々メ
ンバーシップ値の0,0.1,0.2,ないし1.0 を表わす。カウ
ンタにより発生されたこれらのアドレスはアナログイン
タフェース１５０から出力されたデジタル化データサン
プルのメンバーシップ値を決定するために使用される。
メンバーシップ値／ラインスイッチャ論理５０からのア
ドレスは所与のチャネルについてのＭＶＴ７０のアドレ
ス空間の下位部分を構成する。ＭＶＴ７０の上位アドレ
スはデータ／パラメータインタフェース論理３０からの
チャネル及び関数選択ビットによって構成される。これ
はメモリの特定のセンサチャネルの部分をアドレス指定
する。しかし、スタテックのままにあるチャネル及び関
数ビットとは異なり、メンバーシップ値／ラインスイッ
チャ論理５０からのアドレスはアナログーメンバーシッ
プ変換中に変化する。
【００３９】メンバーシップ値／ラインスイッチャ論理
５０からのアドレスが発生される度に、これは知識デー
タが存在するＭＶＴ７０への入力アドレスとして使用さ
れる。本発明では、発生されたどのアドレスに対して
も、知識データバイトがＭＶＴ７０から出力される。こ
れは次にデジタル比較器１００においてアナログインタ
フェース１５０からのデジタル化データサンプルと比較
するために使用される。デジタル比較器１００での比較
結果はメンバーシップ値確認／非確認論理１２０に出力
される。この論理１２０はアナログインタフェース１５
０からのサンプルが知識データの領域内にあるか否か決
定する。もしそうならば、メンバーシップ値確認／非確
認論理１２０はデータ／パラメータインタフェース論理
３０へラッチ信号を送る。この論理３０はメンバーシッ
プ値／ラインスイッチャ論理５０からの現在のアドレス
をラッチする。カウンタが制御論理１７０により増分さ
れる。アナログインタフェース１５０からのデジタル化
サンプルのメンバーシップグレード（またはメンバーシ
ップ値）が決定されるか、あるいはＭＶＴ７０内のエン
ドフラッグが最終値検出論理２００で検出されるまでこ
のプロセスが繰り返される。
５０からのアドレスが発生される度に、これは知識デー
タが存在するＭＶＴ７０への入力アドレスとして使用さ
れる。本発明では、発生されたどのアドレスに対して
も、知識データバイトがＭＶＴ７０から出力される。こ
れは次にデジタル比較器１００においてアナログインタ
フェース１５０からのデジタル化データサンプルと比較
するために使用される。デジタル比較器１００での比較
結果はメンバーシップ値確認／非確認論理１２０に出力
される。この論理１２０はアナログインタフェース１５
０からのサンプルが知識データの領域内にあるか否か決
定する。もしそうならば、メンバーシップ値確認／非確
認論理１２０はデータ／パラメータインタフェース論理
３０へラッチ信号を送る。この論理３０はメンバーシッ
プ値／ラインスイッチャ論理５０からの現在のアドレス
をラッチする。カウンタが制御論理１７０により増分さ
れる。アナログインタフェース１５０からのデジタル化
サンプルのメンバーシップグレード（またはメンバーシ
ップ値）が決定されるか、あるいはＭＶＴ７０内のエン
ドフラッグが最終値検出論理２００で検出されるまでこ
のプロセスが繰り返される。
【００４０】メンバーシップ値／ラインスイッチャ論理
５０はその出力が共有される１対のバッファを有してい
る。これらの出力はカウンタにより発生されたアドレス
をＭＶＴ７０に与える。これらのアドレスはチャネル及
び関数ビットにより選択された部分内のアドレス空間を
アクセスするように機能する。１つのバッファだけがア
ナログーメンバーシップ値変換中に動作する。本発明に
よれば、バッファの目的は、変換がＳ，Ｚ及びＰＩ関数
の動作に属するか否かに応じてカウンタからのパラレル
アドレスラインを切り換えることである。Ｓ及びＺ関数
の動作は、アドレスがゼロから上に順次増分することを
要求する。従って、これらの動作に関連するバッファ
は、カウンタにより発生されたアドレスがＭＶＴ７０の
アドレス入力にそのまま入力できるようにする。
５０はその出力が共有される１対のバッファを有してい
る。これらの出力はカウンタにより発生されたアドレス
をＭＶＴ７０に与える。これらのアドレスはチャネル及
び関数ビットにより選択された部分内のアドレス空間を
アクセスするように機能する。１つのバッファだけがア
ナログーメンバーシップ値変換中に動作する。本発明に
よれば、バッファの目的は、変換がＳ，Ｚ及びＰＩ関数
の動作に属するか否かに応じてカウンタからのパラレル
アドレスラインを切り換えることである。Ｓ及びＺ関数
の動作は、アドレスがゼロから上に順次増分することを
要求する。従って、これらの動作に関連するバッファ
は、カウンタにより発生されたアドレスがＭＶＴ７０の
アドレス入力にそのまま入力できるようにする。
【００４１】ＰＩ関数の動作については、状況は異な
る。ＰＩ関数はベル型であり、各メンバーシップ値に対
して２つのデータポイントが関数の上位及び下位の半分
と比較されることを必要とする。このため、各メンバー
シップ値（縦座標）はこれに関連したＭＶＴ７０から２
つの知識データポイント（横座標）を有している。この
関数の上位半分はこの曲線の右半分であり下位半分は左
半分であり、両者は関数の中央に対して対称である。Ｐ
Ｉ関数のセンサチャネル用のＭＶＴ７０のメモリ部は上
と下の半分に分割される。そのため、メモリ部内で発生
されたアドレスは変更可能な方法でそのチャネルについ
てメモリの下位から上位に増分的に切り替わる。メモリ
の下位半分がこの関数の知識データの上位半分を有しか
つメモリの上位半分がこの関数の知識データの下位半分
を有した状態にある。比較は下位及び上位アドレス共に
増分的に行なわれるが、下位アドレスの比較がまず行な
われる。
る。ＰＩ関数はベル型であり、各メンバーシップ値に対
して２つのデータポイントが関数の上位及び下位の半分
と比較されることを必要とする。このため、各メンバー
シップ値（縦座標）はこれに関連したＭＶＴ７０から２
つの知識データポイント（横座標）を有している。この
関数の上位半分はこの曲線の右半分であり下位半分は左
半分であり、両者は関数の中央に対して対称である。Ｐ
Ｉ関数のセンサチャネル用のＭＶＴ７０のメモリ部は上
と下の半分に分割される。そのため、メモリ部内で発生
されたアドレスは変更可能な方法でそのチャネルについ
てメモリの下位から上位に増分的に切り替わる。メモリ
の下位半分がこの関数の知識データの上位半分を有しか
つメモリの上位半分がこの関数の知識データの下位半分
を有した状態にある。比較は下位及び上位アドレス共に
増分的に行なわれるが、下位アドレスの比較がまず行な
われる。
【００４２】これを実行するために、アドレスをカウン
タの出力端から右へシフトするようにＭＶＴ７０のアド
レス入力端に接続された第２のバッファが設けられてい
る。その結果、カウンタの最下位ビット（ＬＳＢ）がＭ
ＶＴ７０の最上位ビット（ＭＳＢ）となり、最上位ビッ
トがＭＶＴの最上位ビットの次のビットになり、最上位
ビットの次のビットが最上位ビットの２つ下のビットに
なり、・・・最下位ビットの上のビットがＭＶＴ７０の
最下位ビットになる。カウンタのＬＳＢが所与の部分の
ＭＶＴ７０のアドレス空間へのＭＳＢ入力となる状態の
下で、カウンタは増分される度にＭＶＴのデータ値を下
位アドレス空間（Ａ0 ＝０）から上位アドレス空間（Ａ
0 ＝１）へ選択する。
タの出力端から右へシフトするようにＭＶＴ７０のアド
レス入力端に接続された第２のバッファが設けられてい
る。その結果、カウンタの最下位ビット（ＬＳＢ）がＭ
ＶＴ７０の最上位ビット（ＭＳＢ）となり、最上位ビッ
トがＭＶＴの最上位ビットの次のビットになり、最上位
ビットの次のビットが最上位ビットの２つ下のビットに
なり、・・・最下位ビットの上のビットがＭＶＴ７０の
最下位ビットになる。カウンタのＬＳＢが所与の部分の
ＭＶＴ７０のアドレス空間へのＭＳＢ入力となる状態の
下で、カウンタは増分される度にＭＶＴのデータ値を下
位アドレス空間（Ａ0 ＝０）から上位アドレス空間（Ａ
0 ＝１）へ選択する。
【００４３】デジタル化サンプルのメンバーシップグレ
ードが決定されている時には、これはデータ／パラメー
タインタフェース論理３０内にラッチされているメンバ
ーシップ値／ラインスイッチャ論理５０からのカウンタ
の出力のままであることは当業者には明かである。しか
し、カウンタのＬＳＢがアドレス切り替えのために使用
されるので、コンピュータはデータ／パラメータインタ
フェース論理３０内にラッチされているメンバーシップ
値の内容を右へシフトし、サンプルの正しいメンバーシ
ップ値に達するようにＬＳＢを捨てる。
ードが決定されている時には、これはデータ／パラメー
タインタフェース論理３０内にラッチされているメンバ
ーシップ値／ラインスイッチャ論理５０からのカウンタ
の出力のままであることは当業者には明かである。しか
し、カウンタのＬＳＢがアドレス切り替えのために使用
されるので、コンピュータはデータ／パラメータインタ
フェース論理３０内にラッチされているメンバーシップ
値の内容を右へシフトし、サンプルの正しいメンバーシ
ップ値に達するようにＬＳＢを捨てる。
【００４４】設計を簡単に保つために、バッファの出力
は互いに絡み合わされている。これらの絡み合わされた
出力はＭＶＴ７０への入力として作用する。カウンタか
らの両バッファへの入力は同じアドレスビットをとる。
Ｚ及びＳ関数に対して、上位バッファが正常なシーケン
シャルなアドレス発生のためにＭＶＴ７０の入力に接続
されている。下位バッファの出力はカウンタのアドレス
が右にシフトされるように上位バッファの出力に接続さ
れている。つまり、上位バッファ（ＵＢ）のＡ0 が下位
バッファ（ＬＢ）のＡ1 に巻き込まれ、ＵＢのＡ1 がＬ
ＢのＡ2 に巻き込まれ、ＵＢのＡ2 がＬＢのＡ3 に巻き
込まれ、ＵＢのＡ3 がＬＢのＡ4 に巻き込まれ、ＵＢの
Ａ4 がＬＢのＡ5 に巻き込まれ、ＵＢのＡ5 （ＭＳＢ）
がＬＢのＡ0 に巻き込まれる。ＰＩ関数動作が発生した
（データ／パラメータインタフェース論理３０からのＰ
Ｉ関数ビットが主張された）時だけこのバッファが使用
可能にされる。
は互いに絡み合わされている。これらの絡み合わされた
出力はＭＶＴ７０への入力として作用する。カウンタか
らの両バッファへの入力は同じアドレスビットをとる。
Ｚ及びＳ関数に対して、上位バッファが正常なシーケン
シャルなアドレス発生のためにＭＶＴ７０の入力に接続
されている。下位バッファの出力はカウンタのアドレス
が右にシフトされるように上位バッファの出力に接続さ
れている。つまり、上位バッファ（ＵＢ）のＡ0 が下位
バッファ（ＬＢ）のＡ1 に巻き込まれ、ＵＢのＡ1 がＬ
ＢのＡ2 に巻き込まれ、ＵＢのＡ2 がＬＢのＡ3 に巻き
込まれ、ＵＢのＡ3 がＬＢのＡ4 に巻き込まれ、ＵＢの
Ａ4 がＬＢのＡ5 に巻き込まれ、ＵＢのＡ5 （ＭＳＢ）
がＬＢのＡ0 に巻き込まれる。ＰＩ関数動作が発生した
（データ／パラメータインタフェース論理３０からのＰ
Ｉ関数ビットが主張された）時だけこのバッファが使用
可能にされる。
【００４５】ＭＶＴ７０は、限定された数のアドレスが
データを有する状態でセンサチャネルの知識データを記
憶する読み取り／書き込み不揮発メモリデバイスであ
る。このデバイス各センサチャネル用のメモリブロック
に区分されている。各ブロックは、デジタル比較器１０
０及びメンバーシップ値確認／非確認論理１２０内のデ
ジタル化サンプルと比較するために使用される知識デー
タのバイトあるいはワードを有するメモリ部である。デ
ータ／パラメータインタフェース論理３０からのチャネ
ル及び関数選択ビットはメモリの適正なセンサチャネル
部を選択するための上位アドレスを構成する。メンバー
シップ値／ラインスイッチャ論理５０からのアドレスは
そのセクタのアドレス空間を成す。アナログーメンバー
シップグレード変換の間は、メンバーシップ値／ライン
スイッチャ論理５０により発生されラインスイッチャを
介して送られた各アドレスはそのアドレスにＭＶＴ７０
の内容を出力するために使用される。この内容はデジタ
ル比較器１００及びメンバーシップ値確認／非確認論理
１２０を用いてデジタル化センサチャネルサンプルと比
較するために使用される。
データを有する状態でセンサチャネルの知識データを記
憶する読み取り／書き込み不揮発メモリデバイスであ
る。このデバイス各センサチャネル用のメモリブロック
に区分されている。各ブロックは、デジタル比較器１０
０及びメンバーシップ値確認／非確認論理１２０内のデ
ジタル化サンプルと比較するために使用される知識デー
タのバイトあるいはワードを有するメモリ部である。デ
ータ／パラメータインタフェース論理３０からのチャネ
ル及び関数選択ビットはメモリの適正なセンサチャネル
部を選択するための上位アドレスを構成する。メンバー
シップ値／ラインスイッチャ論理５０からのアドレスは
そのセクタのアドレス空間を成す。アナログーメンバー
シップグレード変換の間は、メンバーシップ値／ライン
スイッチャ論理５０により発生されラインスイッチャを
介して送られた各アドレスはそのアドレスにＭＶＴ７０
の内容を出力するために使用される。この内容はデジタ
ル比較器１００及びメンバーシップ値確認／非確認論理
１２０を用いてデジタル化センサチャネルサンプルと比
較するために使用される。
【００４６】ＭＶＴ７０の制御は、コンピュータにより
その中に新しいデータを書き込むためにあるいはこのセ
ルがアナログーメンバーシップグレード変換を実行中で
ある時にこれを使用可能にするために、制御論理１７０
を介して発生する。表を再構成するために、コンピュー
タが制御読み取り／書き込み信号を制御論理１７０にお
くる。これは次にその制御入力に送られる。ファジィセ
ル制御論理１７０はコンピュータあるいはセルからＭＶ
Ｔへの制御アクセスを仲裁する。ＭＶＴ７０に書き込ま
れたデータはコンピュータからのデータ、アドレス、及
び制御信号を用いてバスインタフェース論理１０を介し
て送られる。メンバーシップ値／ラインスイッチャ論理
５０からの各アドレスについてＭＶＴ７０から出力され
たデータは、アナログーメンバーシップグレード変換中
に、デジタル比較器１００及び最終値検出論理２００へ
送られる。最終値検出論理２００はデジタル化サンプル
のメンバーシップ値が1.0 に達した時に変換を終了させ
る最終値フラッグを探す。所与のセンサチャネルへの知
識データはメンバーシップスレシホールドバイトを有す
るメモリ部の最初のアドレスから始まる。これは１スレ
シホールドバイトだけを有するＺ及びＳ関数について発
生する。ＰＩ関数については、ＭＶＴ７０から出力され
た最初の２つのデータ値は上位及び下位スレシホールド
値を表わしている。これらの値はセンサチャネルのメモ
リブロックの下位及び上位半分の最初のメモリロケーシ
ョンに位置している。スレシホールドバイトはデジタル
化サンプルが知識データの領域内にあるか否かみる初期
チェックを実行する。もしそうならば、変換が続けられ
る。そうでなければ、処理は終了する。データの残りは
最終バイトがメモリ部の最終値フラッグである横座標の
関数を表わす。
その中に新しいデータを書き込むためにあるいはこのセ
ルがアナログーメンバーシップグレード変換を実行中で
ある時にこれを使用可能にするために、制御論理１７０
を介して発生する。表を再構成するために、コンピュー
タが制御読み取り／書き込み信号を制御論理１７０にお
くる。これは次にその制御入力に送られる。ファジィセ
ル制御論理１７０はコンピュータあるいはセルからＭＶ
Ｔへの制御アクセスを仲裁する。ＭＶＴ７０に書き込ま
れたデータはコンピュータからのデータ、アドレス、及
び制御信号を用いてバスインタフェース論理１０を介し
て送られる。メンバーシップ値／ラインスイッチャ論理
５０からの各アドレスについてＭＶＴ７０から出力され
たデータは、アナログーメンバーシップグレード変換中
に、デジタル比較器１００及び最終値検出論理２００へ
送られる。最終値検出論理２００はデジタル化サンプル
のメンバーシップ値が1.0 に達した時に変換を終了させ
る最終値フラッグを探す。所与のセンサチャネルへの知
識データはメンバーシップスレシホールドバイトを有す
るメモリ部の最初のアドレスから始まる。これは１スレ
シホールドバイトだけを有するＺ及びＳ関数について発
生する。ＰＩ関数については、ＭＶＴ７０から出力され
た最初の２つのデータ値は上位及び下位スレシホールド
値を表わしている。これらの値はセンサチャネルのメモ
リブロックの下位及び上位半分の最初のメモリロケーシ
ョンに位置している。スレシホールドバイトはデジタル
化サンプルが知識データの領域内にあるか否かみる初期
チェックを実行する。もしそうならば、変換が続けられ
る。そうでなければ、処理は終了する。データの残りは
最終バイトがメモリ部の最終値フラッグである横座標の
関数を表わす。
【００４７】本発明によれば、デジタル比較器１００
は、ＭＶＴ７０からの出力をアナログインタフェース１
５０からのデジタル化データサンプルに論理的に比較す
る組合せ回路である。この比較器は以下の結果を得る論
理及び算術比較を実行する。つまり、アナログインタフ
ェース１５０からのデータサンプルがＭＶＴ７０からの
データよりも大きい；アナログインタフェース１５０か
らのデータサンプルがＭＶＴ７０からのデータよりも小
さい；あるいはアナログインタフェース１５０からのデ
ータサンプルがＭＶＴ７０からのデータと等しい。これ
らの出力は互いに排他的であり、アナログインタフェー
ス１５０からのデジタル化サンプルを確認あるいは非確
認するためにメンバーシップ値確認／非確認論理１２０
の論理に入力される。
は、ＭＶＴ７０からの出力をアナログインタフェース１
５０からのデジタル化データサンプルに論理的に比較す
る組合せ回路である。この比較器は以下の結果を得る論
理及び算術比較を実行する。つまり、アナログインタフ
ェース１５０からのデータサンプルがＭＶＴ７０からの
データよりも大きい；アナログインタフェース１５０か
らのデータサンプルがＭＶＴ７０からのデータよりも小
さい；あるいはアナログインタフェース１５０からのデ
ータサンプルがＭＶＴ７０からのデータと等しい。これ
らの出力は互いに排他的であり、アナログインタフェー
ス１５０からのデジタル化サンプルを確認あるいは非確
認するためにメンバーシップ値確認／非確認論理１２０
の論理に入力される。
【００４８】メンバーシップ値確認／非確認論理１２０
は、センサチャネルからのデジタル化サンプルがそのチ
ャネルの関数の領域内にあるか否か決定するために、デ
ジタル比較器１００の結果を使用する。もしそうなら
ば、メンバーシップ値確認／非確認論理１２０はラッチ
信号を発生する確認信号をデータ／パラメータインタフ
ェース論理３０へ送る。このラッチ信号は、メンバーシ
ップ値／ラインスイッチャ論理５０により発生されその
サンプルの現在のメンバーシップ値を表わす現アドレス
をラッチする。
は、センサチャネルからのデジタル化サンプルがそのチ
ャネルの関数の領域内にあるか否か決定するために、デ
ジタル比較器１００の結果を使用する。もしそうなら
ば、メンバーシップ値確認／非確認論理１２０はラッチ
信号を発生する確認信号をデータ／パラメータインタフ
ェース論理３０へ送る。このラッチ信号は、メンバーシ
ップ値／ラインスイッチャ論理５０により発生されその
サンプルの現在のメンバーシップ値を表わす現アドレス
をラッチする。
【００４９】まだ、図１において、メンバーシップ値確
認／非確認論理１２０の論理はＳ，Ｚ及びＰＩ関数の評
価のために３つの部分に分けられている。Ｚ関数につい
ては、デジタル比較器１００からの「アナログインタフ
ェース１５０からのデータサンプルがＭＶＴ７０からの
データよりも小さい」及び「アナログインタフェース１
５０からのデータサンプルがＭＶＴ７０からのデータと
同じ」という出力は論理オアをとられる。この論理オア
からの出力はデータ／パラメータインタフェース論理３
０からのＺ関数ビットと論理ＡＮＤをとられる。この場
合、Ｚビットは、Ｚビットが主張された時に、メンバー
シップ値確認／非確認論理１２０のＺ関数評価回路部を
使用可能にする。まず、Ｚ関数は変換を進めるために、
アナログインタフェース１５０のデータサンプルが初期
メンバーシップスレシホールド値より小さいかあるいは
等しくなければならないことを要求する。このスレシホ
ールド値は、アナログインタフェース１５０からのデー
タサンプルに対して評価されるＭＶＴ７０からの最初の
データ値である。この評価はサンプルがチャネルの知識
データの領域内にあるか否かを確立する。そうならば、
変換はＭＶＴ７０のチャネルのメモリブロックからの連
続したデータ値をアナログインタフェース１５０からの
データ値に比較し続ける。「アナログインタフェース１
５０からのデータサンプルがＭＶＴ７０からのデータ値
より小さいかあるいは等しい」という条件がみたされる
度に、メンバーシップ値確認／非確認論理１２０はデー
タ／パラメータインタフェース論理３０へラッチ信号を
送り、メンバーシップ値／ラインスイッチャ論理５０か
らのアドレスにより表わされるそのときのメンバーシッ
プ値をラッチする。この条件、つまり、アナログインタ
フェース１５０からのデータサンプルがＭＶＴ７０から
のデータ値より小さいかあるいは等しくなければならな
いということが満たされない時には変換は停止する。こ
れは、データサンプルのメンバーシップ値を表わし、デ
ータ／パラメータインタフェース論理３０にラッチされ
ているメンバーシップ値／ラインスイッチャ論理５０か
らの最新アドレスを捨てる。
認／非確認論理１２０の論理はＳ，Ｚ及びＰＩ関数の評
価のために３つの部分に分けられている。Ｚ関数につい
ては、デジタル比較器１００からの「アナログインタフ
ェース１５０からのデータサンプルがＭＶＴ７０からの
データよりも小さい」及び「アナログインタフェース１
５０からのデータサンプルがＭＶＴ７０からのデータと
同じ」という出力は論理オアをとられる。この論理オア
からの出力はデータ／パラメータインタフェース論理３
０からのＺ関数ビットと論理ＡＮＤをとられる。この場
合、Ｚビットは、Ｚビットが主張された時に、メンバー
シップ値確認／非確認論理１２０のＺ関数評価回路部を
使用可能にする。まず、Ｚ関数は変換を進めるために、
アナログインタフェース１５０のデータサンプルが初期
メンバーシップスレシホールド値より小さいかあるいは
等しくなければならないことを要求する。このスレシホ
ールド値は、アナログインタフェース１５０からのデー
タサンプルに対して評価されるＭＶＴ７０からの最初の
データ値である。この評価はサンプルがチャネルの知識
データの領域内にあるか否かを確立する。そうならば、
変換はＭＶＴ７０のチャネルのメモリブロックからの連
続したデータ値をアナログインタフェース１５０からの
データ値に比較し続ける。「アナログインタフェース１
５０からのデータサンプルがＭＶＴ７０からのデータ値
より小さいかあるいは等しい」という条件がみたされる
度に、メンバーシップ値確認／非確認論理１２０はデー
タ／パラメータインタフェース論理３０へラッチ信号を
送り、メンバーシップ値／ラインスイッチャ論理５０か
らのアドレスにより表わされるそのときのメンバーシッ
プ値をラッチする。この条件、つまり、アナログインタ
フェース１５０からのデータサンプルがＭＶＴ７０から
のデータ値より小さいかあるいは等しくなければならな
いということが満たされない時には変換は停止する。こ
れは、データサンプルのメンバーシップ値を表わし、デ
ータ／パラメータインタフェース論理３０にラッチされ
ているメンバーシップ値／ラインスイッチャ論理５０か
らの最新アドレスを捨てる。
【００５０】同様に、Ｓ関数のメンバーシップ値変換に
ついては、デジタル比較器１００からの「アナログイン
タフェース１５０からのデータサンプルがＭＶＴ７０か
らのデータよりも大きい」及び「アナログインタフェー
ス１５０からのデータサンプルがＭＶＴ７０からのデー
タと同じ」という出力は論理オアをとられる。この論理
オアからの出力はデータ／パラメータインタフェース論
理３０からのＳ関数ビットと論理ＡＮＤをとられる。こ
の場合、Ｓ関数ビットは、Ｓ関数ビットが主張された時
に、メンバーシップ値確認／非確認論理１２０のＳ関数
評価回路部を使用可能にする。まず、Ｓ関数は変換を進
めるために、アナログインタフェース１５０のデータサ
ンプルがＭＶＴ７０に記憶されている初期メンバーシッ
プスレシホールド値より「大きいかあるいは等しく」な
ければならないことを要求する。Ｚ関数の動作と同じよ
うに、このスレシホールド値はアナログインタフェース
１５０からのデータサンプルに対して評価されるＭＶＴ
７０からの最初のデータ値である。このデータサンプル
がチャネルの知識データの領域内にあるならば、変換は
ＭＶＴ７０のチャネルのメモリブロックからの連続した
データ値をアナログインタフェース１５０からのデータ
値に比較し続ける。このスレシホールド値の目的はＺ関
数のものと同じである。この条件、つまり、アナログイ
ンタフェース１５０からのデータサンプルがＭＶＴ７０
からのデータ値より大きいかあるいは等しくなければな
らないということが満たされない時には変換は停止す
る。これは、データサンプルのメンバーシップ値を表わ
し、データ／パラメータインタフェース論理３０にラッ
チされているメンバーシップ値／ラインスイッチャ論理
５０からの最新アドレスを捨てる。
ついては、デジタル比較器１００からの「アナログイン
タフェース１５０からのデータサンプルがＭＶＴ７０か
らのデータよりも大きい」及び「アナログインタフェー
ス１５０からのデータサンプルがＭＶＴ７０からのデー
タと同じ」という出力は論理オアをとられる。この論理
オアからの出力はデータ／パラメータインタフェース論
理３０からのＳ関数ビットと論理ＡＮＤをとられる。こ
の場合、Ｓ関数ビットは、Ｓ関数ビットが主張された時
に、メンバーシップ値確認／非確認論理１２０のＳ関数
評価回路部を使用可能にする。まず、Ｓ関数は変換を進
めるために、アナログインタフェース１５０のデータサ
ンプルがＭＶＴ７０に記憶されている初期メンバーシッ
プスレシホールド値より「大きいかあるいは等しく」な
ければならないことを要求する。Ｚ関数の動作と同じよ
うに、このスレシホールド値はアナログインタフェース
１５０からのデータサンプルに対して評価されるＭＶＴ
７０からの最初のデータ値である。このデータサンプル
がチャネルの知識データの領域内にあるならば、変換は
ＭＶＴ７０のチャネルのメモリブロックからの連続した
データ値をアナログインタフェース１５０からのデータ
値に比較し続ける。このスレシホールド値の目的はＺ関
数のものと同じである。この条件、つまり、アナログイ
ンタフェース１５０からのデータサンプルがＭＶＴ７０
からのデータ値より大きいかあるいは等しくなければな
らないということが満たされない時には変換は停止す
る。これは、データサンプルのメンバーシップ値を表わ
し、データ／パラメータインタフェース論理３０にラッ
チされているメンバーシップ値／ラインスイッチャ論理
５０からの最新アドレスを捨てる。
【００５１】データ／パラメータインタフェース論理３
０からのＰＩビットが主張される時にだけＰＩ関数部が
使用可能にされる。ＰＩビットＰＩ関数動作のためにメ
ンバーシップ値／ラインスイッチャ論理５０の下位バッ
ファを使用可能にする。この論理は前述したようにＺ及
びＳ関数部の組合せから成っている。これら２つの部分
の出力は論理ＯＲをとられ、その出力がＰＩビットと論
理ＡＮＤをとられる。この手法は、その関数に要求され
る上位及び下位メンバーシップスレシホールド及びデー
タを取り扱う。Ｚ関数部は上位半分を取扱い、Ｓ関数部
はＰＩ関数の下位半分を取扱う。
０からのＰＩビットが主張される時にだけＰＩ関数部が
使用可能にされる。ＰＩビットＰＩ関数動作のためにメ
ンバーシップ値／ラインスイッチャ論理５０の下位バッ
ファを使用可能にする。この論理は前述したようにＺ及
びＳ関数部の組合せから成っている。これら２つの部分
の出力は論理ＯＲをとられ、その出力がＰＩビットと論
理ＡＮＤをとられる。この手法は、その関数に要求され
る上位及び下位メンバーシップスレシホールド及びデー
タを取り扱う。Ｚ関数部は上位半分を取扱い、Ｓ関数部
はＰＩ関数の下位半分を取扱う。
【００５２】ＰＩ関数の変換がスタートした時に、ＭＶ
Ｔ７０からの最初の２つの値は初期の上位及び下位メン
バーシップスレシホールド（０のメンバーシップ）であ
り、上位の値がまず評価される。これらは関数曲線の端
に位置する２つのデータポイントである。アナログイン
タフェース１５０からのデータサンプルが２つのサンプ
ル、すなわち「下位メンバーシップ値スレシホールドよ
り大きいあるいは等しいデータサンプル」または「上位
メンバーシップ値スレシホールドより小さいあるいは等
しいデータサンプル」内にある場合には、次の２つの上
位及び下位の値が比較される（次のメンバーシップ
値）。メンバーシップ値が決定されるかあるいは最終値
フラッグがＺ及びＳ関数のように検出されるまでこの比
較は続く。
Ｔ７０からの最初の２つの値は初期の上位及び下位メン
バーシップスレシホールド（０のメンバーシップ）であ
り、上位の値がまず評価される。これらは関数曲線の端
に位置する２つのデータポイントである。アナログイン
タフェース１５０からのデータサンプルが２つのサンプ
ル、すなわち「下位メンバーシップ値スレシホールドよ
り大きいあるいは等しいデータサンプル」または「上位
メンバーシップ値スレシホールドより小さいあるいは等
しいデータサンプル」内にある場合には、次の２つの上
位及び下位の値が比較される（次のメンバーシップ
値）。メンバーシップ値が決定されるかあるいは最終値
フラッグがＺ及びＳ関数のように検出されるまでこの比
較は続く。
【００５３】ＰＩ関数については、各メンバーシップ値
の評価にはメンバーシップ値／ラインスイッチャ論理５
０からの２つのアドレスが必要であることは当業者には
明かである。例えば、メンバーシップ値０には、２つの
アドレス、00Hex(00H)及び01Hex(01H)が発生される。し
かし、メンバーシップ値／ラインスイッチャ論理５０の
カウンタからのＡ0 ビットはメンバーシップ値／ライン
スイッチャ論理部において前述したようにＭＶＴ７０へ
の最上位ビット（ＭＳＢ）であるので、アドレス00Hex
(Ａ0=0,ＭＳＢ) が、メモリブロックの下位半分内の最
初のアドレスにある上位メンバーシップ値スレシホール
ドをＭＶＴから出力されるようにする。次に続くアドレ
ス01Hex(Ａ0=1,ＭＳＢ) が、メモリブロックの上位半分
内の最初のアドレスにある下位メンバーシップ値スレシ
ホールドを出力されるようにする。Ａ0 がＭＳＢである
ので、メンバーシップ値／ラインスイッチャ論理５０か
らのアドレス０１ＨはＭＶＴ７０への０１Ｈになる。
の評価にはメンバーシップ値／ラインスイッチャ論理５
０からの２つのアドレスが必要であることは当業者には
明かである。例えば、メンバーシップ値０には、２つの
アドレス、00Hex(00H)及び01Hex(01H)が発生される。し
かし、メンバーシップ値／ラインスイッチャ論理５０の
カウンタからのＡ0 ビットはメンバーシップ値／ライン
スイッチャ論理部において前述したようにＭＶＴ７０へ
の最上位ビット（ＭＳＢ）であるので、アドレス00Hex
(Ａ0=0,ＭＳＢ) が、メモリブロックの下位半分内の最
初のアドレスにある上位メンバーシップ値スレシホール
ドをＭＶＴから出力されるようにする。次に続くアドレ
ス01Hex(Ａ0=1,ＭＳＢ) が、メモリブロックの上位半分
内の最初のアドレスにある下位メンバーシップ値スレシ
ホールドを出力されるようにする。Ａ0 がＭＳＢである
ので、メンバーシップ値／ラインスイッチャ論理５０か
らのアドレス０１ＨはＭＶＴ７０への０１Ｈになる。
【００５４】ファジィセル制御論理１７０はセル全体の
制御及びコンピュータアクセス制御を行なう。この部分
は、再構成のためのＭＶＴ７０へのコンピュータアクセ
スと、Ｓ，Ｚ及びＰＩ関数についてのメンバーシップ値
／ラインスイッチャ論理５０の適正なバッファを使用可
能／使用禁止することと、メンバーシップ値／ラインス
イッチャ論理５０内のセンサチャネルを選択する制御
と、アナログーメンバーシップグレード変換用のセル状
態マシンのセルクロックと、変換プロセスを制御するた
めに使用するセル状態マシンと、変換が完了した時のコ
ンピュータへの割り込みフラッグとを備える論理を有し
ている。この論理は、メンバーシップ値確認／非確認論
理１２０からの確認／非確認決定をセルのタイミングク
ロックに同期させる同期クロックを発生する同期部を有
している。セル制御論理はＡ／Ｄ変換の完了をセルシス
テムクロックに同期させるシンクロナイザも有してい
る。
制御及びコンピュータアクセス制御を行なう。この部分
は、再構成のためのＭＶＴ７０へのコンピュータアクセ
スと、Ｓ，Ｚ及びＰＩ関数についてのメンバーシップ値
／ラインスイッチャ論理５０の適正なバッファを使用可
能／使用禁止することと、メンバーシップ値／ラインス
イッチャ論理５０内のセンサチャネルを選択する制御
と、アナログーメンバーシップグレード変換用のセル状
態マシンのセルクロックと、変換プロセスを制御するた
めに使用するセル状態マシンと、変換が完了した時のコ
ンピュータへの割り込みフラッグとを備える論理を有し
ている。この論理は、メンバーシップ値確認／非確認論
理１２０からの確認／非確認決定をセルのタイミングク
ロックに同期させる同期クロックを発生する同期部を有
している。セル制御論理はＡ／Ｄ変換の完了をセルシス
テムクロックに同期させるシンクロナイザも有してい
る。
【００５５】この部分は学習つまり再構成モードが生じ
た時に使用される禁止関数も有している。コンピュータ
インタフェース１０から送られる禁止信号はアナログー
メンバーシップグレード変換の動作を禁止する。従っ
て、サンプルリクエスト信号がセルに送られ、Ａ／Ｄ変
換が完了した時に、サンプルレデイ信号はセルがセンサ
データをメンバーシップ値に変換することをスタートさ
せない。むしろ、セルの変換回路は禁止のままにあり、
コンピュータが生データ獲得の適正なサンプリング速度
でデジタル化データサンプルを取得できるようにする。
コンピュータは学習モードを終えた時にバスインタフェ
ース１０からＭＶＴ７０へ使用可能信号を送り禁止関数
をクリアする。セルがセンサチャネルについてデジタル
化サンプルの変換を行なっていない時には、コンピュー
タのＭＶＴ７０へのアドレス、制御、データラインがア
クテブになり、コンピュータがその内容にアクセスでき
る。セルがアナログーメンバーシップグレード変換を実
行中は制御論理１７０はＭＶＴ７０へのコンピュータア
クセスを禁止する制御信号を出力する。しかし、コンピ
ュータは要求された場合にはセルを使用禁止するオーバ
ーライド信号を送る。
た時に使用される禁止関数も有している。コンピュータ
インタフェース１０から送られる禁止信号はアナログー
メンバーシップグレード変換の動作を禁止する。従っ
て、サンプルリクエスト信号がセルに送られ、Ａ／Ｄ変
換が完了した時に、サンプルレデイ信号はセルがセンサ
データをメンバーシップ値に変換することをスタートさ
せない。むしろ、セルの変換回路は禁止のままにあり、
コンピュータが生データ獲得の適正なサンプリング速度
でデジタル化データサンプルを取得できるようにする。
コンピュータは学習モードを終えた時にバスインタフェ
ース１０からＭＶＴ７０へ使用可能信号を送り禁止関数
をクリアする。セルがセンサチャネルについてデジタル
化サンプルの変換を行なっていない時には、コンピュー
タのＭＶＴ７０へのアドレス、制御、データラインがア
クテブになり、コンピュータがその内容にアクセスでき
る。セルがアナログーメンバーシップグレード変換を実
行中は制御論理１７０はＭＶＴ７０へのコンピュータア
クセスを禁止する制御信号を出力する。しかし、コンピ
ュータは要求された場合にはセルを使用禁止するオーバ
ーライド信号を送る。
【００５６】信号条件付けセンサデータ１４０は圧力、
温度、振動、加速度等の物理的なパラメータを測定する
センサ及び信号コンデショナを有している。これらは標
準のシングルエンドあるいは他の信号である。
温度、振動、加速度等の物理的なパラメータを測定する
センサ及び信号コンデショナを有している。これらは標
準のシングルエンドあるいは他の信号である。
【００５７】アナログインタフェース１５０は選択され
たセンサチャネル信号のスケーリング関数及びスケール
された信号のデジタル化を行なう。また、これは、デー
タ／パラメータインタフェース論理３０からチャネル及
びゲイン制御ビットを受け取ることにより、適正なセン
サチャネル及びそのチャネルのスケーリングを選択す
る。これらのビットは制御論理１７０から制御信号を送
ることによりコンピュータによってアナログインタフェ
ースにロードされる。コンピュータがバスインタフェー
ス１０からサンプルリクエスト信号を送る時に選択され
たセンサチャネルのデジタル化が生じる。Ａ／Ｄ変換が
実行され、変換信号の終わりあるいはサンプルレデイ信
号を出力することにより、Ａ／Ｄ変換が完了したことを
コンピュータ及びセルに知らせる。同様に、デジタル化
生データサンプルがデジタルコンピュータ１００に出力
され、サンプルレデイ信号を用いてデータ／パラメータ
インタフェース論理３０にラッチされる。サンプルレデ
イ信号はバスインタフェース１０にも送られコンピュー
タにポーリングあるいは割り込み信号として知らせる。
通常アナログーメンバーシップグレード変換に使用され
る割り込み信号が使用禁止された時に、コンピュータに
知らせる交代可能な方法が学習モードで使用されること
が本発明の特徴である。各センサチャネルのサンプリン
グが可変であるので、全体の帯域が維持される限り異な
ったチャネルサンプリング速度に設計できる。
たセンサチャネル信号のスケーリング関数及びスケール
された信号のデジタル化を行なう。また、これは、デー
タ／パラメータインタフェース論理３０からチャネル及
びゲイン制御ビットを受け取ることにより、適正なセン
サチャネル及びそのチャネルのスケーリングを選択す
る。これらのビットは制御論理１７０から制御信号を送
ることによりコンピュータによってアナログインタフェ
ースにロードされる。コンピュータがバスインタフェー
ス１０からサンプルリクエスト信号を送る時に選択され
たセンサチャネルのデジタル化が生じる。Ａ／Ｄ変換が
実行され、変換信号の終わりあるいはサンプルレデイ信
号を出力することにより、Ａ／Ｄ変換が完了したことを
コンピュータ及びセルに知らせる。同様に、デジタル化
生データサンプルがデジタルコンピュータ１００に出力
され、サンプルレデイ信号を用いてデータ／パラメータ
インタフェース論理３０にラッチされる。サンプルレデ
イ信号はバスインタフェース１０にも送られコンピュー
タにポーリングあるいは割り込み信号として知らせる。
通常アナログーメンバーシップグレード変換に使用され
る割り込み信号が使用禁止された時に、コンピュータに
知らせる交代可能な方法が学習モードで使用されること
が本発明の特徴である。各センサチャネルのサンプリン
グが可変であるので、全体の帯域が維持される限り異な
ったチャネルサンプリング速度に設計できる。
【００５８】バスインタフェース１０はコンピュータと
セルとの間のインタフェースをあたえる。デジタル生サ
ンプル及び／またはメンバーシップ値の読み取り、ファ
ジィセルデータパラメータのローデイング、ＭＶＴ７０
から／への読み取り／書き込み、チャネル及びゲイン選
択のローデング、及びセル動作の禁止／使用可能のコマ
ンド信号はこのインタフェースを介して実行される。コ
ンピュータはファジィセルデータパラメータをローデイ
ングし、デジタル化生サンプルを読みとり、メンバーシ
ップ値を読みとるためにデータ／パラメータインタフェ
ース論理３０にアクセスする。これらの機能の制御はこ
のインタフェースを介してコンピュータにより与えられ
る。コンピュータはいつでもこれらの機能を実行するノ
ンブロッキングアクセスを有している。バスインタフェ
ース１０からのコンピュータの制御信号は論理制御１７
０の回路によってＭＶＴ７０にアクセスする。コンピュ
ータがＭＶＴ７０を再構成している時にこれが発生す
る。コンピュータはアナログインタフェース１５０から
のデジタル化生データサンプルのメンバーシップ値決定
に使用されたセンサチャネルについて新しい知識データ
をロードする。バスインタフェース１０からの別の信号
はデータ／パラメータインタフェース論理３０からアナ
ログインタフェース１５０へのチャネル選択ビットのロ
ーデイング及び変換をスタートさせるサンプルリクエス
ト信号の送信も含んでいる。バスインタフェース１０は
セルからのサンプルレデイ信号及び割り込みフラッグが
コンピュータにより受信可能にする。
セルとの間のインタフェースをあたえる。デジタル生サ
ンプル及び／またはメンバーシップ値の読み取り、ファ
ジィセルデータパラメータのローデイング、ＭＶＴ７０
から／への読み取り／書き込み、チャネル及びゲイン選
択のローデング、及びセル動作の禁止／使用可能のコマ
ンド信号はこのインタフェースを介して実行される。コ
ンピュータはファジィセルデータパラメータをローデイ
ングし、デジタル化生サンプルを読みとり、メンバーシ
ップ値を読みとるためにデータ／パラメータインタフェ
ース論理３０にアクセスする。これらの機能の制御はこ
のインタフェースを介してコンピュータにより与えられ
る。コンピュータはいつでもこれらの機能を実行するノ
ンブロッキングアクセスを有している。バスインタフェ
ース１０からのコンピュータの制御信号は論理制御１７
０の回路によってＭＶＴ７０にアクセスする。コンピュ
ータがＭＶＴ７０を再構成している時にこれが発生す
る。コンピュータはアナログインタフェース１５０から
のデジタル化生データサンプルのメンバーシップ値決定
に使用されたセンサチャネルについて新しい知識データ
をロードする。バスインタフェース１０からの別の信号
はデータ／パラメータインタフェース論理３０からアナ
ログインタフェース１５０へのチャネル選択ビットのロ
ーデイング及び変換をスタートさせるサンプルリクエス
ト信号の送信も含んでいる。バスインタフェース１０は
セルからのサンプルレデイ信号及び割り込みフラッグが
コンピュータにより受信可能にする。
【００５９】更に、図１では、最終値検出論理２００は
ＭＶＴ７０からの最終値フラッグを検出する際に使用さ
れたプログラマブル論理設計である。最終値フラッグは
そのチャネルのアナログーメンバーシップグレード変換
を終了するために使用される。この固有のデータバイト
が最終値検出論理２００により検出された時に、出力信
号はコンピュータに割り込みを送るために論理制御１７
０に送られる。これはメンバーシップ値がアナログイン
タフェース１５０からのデジタル化データサンプルに対
して１. ０に達した時に発生する。最終値検出論理２０
０の設計は最終値フラッグをメモリのチャネル部のどこ
にでも配置できるようにする。その結果、異なった数の
メンバーシップ値がメモリの利用度に応じて割り当てら
れる。例えば、このフラッグがＭＶＴ７０内のメモリの
所与のセンサのチャネル部の２１番目のアドレスロケー
ションに配置されていると、このセンサチャネルに関連
した２０のメンバーシップ値（０．０５から１．０の増
分）がある。
ＭＶＴ７０からの最終値フラッグを検出する際に使用さ
れたプログラマブル論理設計である。最終値フラッグは
そのチャネルのアナログーメンバーシップグレード変換
を終了するために使用される。この固有のデータバイト
が最終値検出論理２００により検出された時に、出力信
号はコンピュータに割り込みを送るために論理制御１７
０に送られる。これはメンバーシップ値がアナログイン
タフェース１５０からのデジタル化データサンプルに対
して１. ０に達した時に発生する。最終値検出論理２０
０の設計は最終値フラッグをメモリのチャネル部のどこ
にでも配置できるようにする。その結果、異なった数の
メンバーシップ値がメモリの利用度に応じて割り当てら
れる。例えば、このフラッグがＭＶＴ７０内のメモリの
所与のセンサのチャネル部の２１番目のアドレスロケー
ションに配置されていると、このセンサチャネルに関連
した２０のメンバーシップ値（０．０５から１．０の増
分）がある。
【００６０】最終値フラッグを検出するこのデバイスに
プログラムされているデータバイトあるいはワードは、
アナログインタフェース１５０が発生しないものであ
る。例えば、ほとんどのセンサチャネルはＡ／Ｄがフル
スケールで２５０ＰＣＭカウント（ＦＡＨ）を発生する
ようにスケールされている。従って、最終値フラッグは
２５４（ＦＥＨ）あるいは２５５（ＦＦＨ）ＰＣＭカウ
ントとしてプログラムされる。ＭＶＴ７０内の知識デー
タが変換を永久に終了させる最終値フラッグを含まない
というこの方法が本発明の特徴である。
プログラムされているデータバイトあるいはワードは、
アナログインタフェース１５０が発生しないものであ
る。例えば、ほとんどのセンサチャネルはＡ／Ｄがフル
スケールで２５０ＰＣＭカウント（ＦＡＨ）を発生する
ようにスケールされている。従って、最終値フラッグは
２５４（ＦＥＨ）あるいは２５５（ＦＦＨ）ＰＣＭカウ
ントとしてプログラムされる。ＭＶＴ７０内の知識デー
タが変換を永久に終了させる最終値フラッグを含まない
というこの方法が本発明の特徴である。
【００６１】図２は本発明の好適実施例がどの様にハー
ドウエアで実現されたかを示している。図１及び２で
は、ファジィセルデータ／パラメータインタフェース論
理３０は、生データ記憶デバイス３６、メンバーシップ
データ記憶デバイス３４、及びファジィセルパラメータ
ラッチ３２から成っている。コンピュータとセルをイン
タフェースするバスインタフェース論理ブロック１０
は、マイクロアドレスバッファ１９及び関連のデータバ
ッファ１８と、マイクロアドレスデコーダ１７及び関連
のバッファ６とから成っている。メンバーシップ値／ラ
インスイッチャ論理５０は、メンバーシップ値発生器５
２及びバッファ及びアドレスラインスイッチャ５４から
成っている。アナログインタフェースブロック１５０は
プログラマブルゲイン選択演算増幅器１５２及びアナロ
グーデジタル変換器１５４から成っている。信号条件付
けセンサデータ１４０はセンサ及び信号条件付け回路か
ら成っている。メンバーシップ値確認／非確認論理１２
０は、ラッチ１２４及びサンプルデータ関数確認／非確
認論理１２２から成っている。ファジィセル制御論理ブ
ロック１７０は、学習モードを有するセル制御論理１７
２、ラッチ１７４、制御ラインバッファ／スイッチャ１
７８、及びファジィセルソースクロック信号１７６から
成っている。
ドウエアで実現されたかを示している。図１及び２で
は、ファジィセルデータ／パラメータインタフェース論
理３０は、生データ記憶デバイス３６、メンバーシップ
データ記憶デバイス３４、及びファジィセルパラメータ
ラッチ３２から成っている。コンピュータとセルをイン
タフェースするバスインタフェース論理ブロック１０
は、マイクロアドレスバッファ１９及び関連のデータバ
ッファ１８と、マイクロアドレスデコーダ１７及び関連
のバッファ６とから成っている。メンバーシップ値／ラ
インスイッチャ論理５０は、メンバーシップ値発生器５
２及びバッファ及びアドレスラインスイッチャ５４から
成っている。アナログインタフェースブロック１５０は
プログラマブルゲイン選択演算増幅器１５２及びアナロ
グーデジタル変換器１５４から成っている。信号条件付
けセンサデータ１４０はセンサ及び信号条件付け回路か
ら成っている。メンバーシップ値確認／非確認論理１２
０は、ラッチ１２４及びサンプルデータ関数確認／非確
認論理１２２から成っている。ファジィセル制御論理ブ
ロック１７０は、学習モードを有するセル制御論理１７
２、ラッチ１７４、制御ラインバッファ／スイッチャ１
７８、及びファジィセルソースクロック信号１７６から
成っている。
【００６２】図８及び９は本発明を実施したアナログー
メンバーシップ値変換モードの機能フローを示すブロッ
ク図である。図２、８及び９において、アナログーメン
バーシップ値変換の動作は図８及び９に示されたフロー
を参照することにより理解できる。特に、コンピュータ
はチャネル選択、ゲイン選択、及び関数選択パラメータ
をファジィセルパラメータラッチ３２にロードする。こ
れが、バスインタフェース論理ブロック１０のマイクロ
アドレスデコーダ１７から制御ラインバッファ／スイッ
チャ１７８への制御信号を用いて、それらのパラメータ
をアナログインタフェース１５０のプログラマブルゲイ
ン選択演算増幅器１５２にラッチすることにより、ゲイ
ンを確立し、サンプルへのマルチプレックスアナログ信
号チャネルを選択する。
メンバーシップ値変換モードの機能フローを示すブロッ
ク図である。図２、８及び９において、アナログーメン
バーシップ値変換の動作は図８及び９に示されたフロー
を参照することにより理解できる。特に、コンピュータ
はチャネル選択、ゲイン選択、及び関数選択パラメータ
をファジィセルパラメータラッチ３２にロードする。こ
れが、バスインタフェース論理ブロック１０のマイクロ
アドレスデコーダ１７から制御ラインバッファ／スイッ
チャ１７８への制御信号を用いて、それらのパラメータ
をアナログインタフェース１５０のプログラマブルゲイ
ン選択演算増幅器１５２にラッチすることにより、ゲイ
ンを確立し、サンプルへのマルチプレックスアナログ信
号チャネルを選択する。
【００６３】図２、３、８及び９において、ファジィセ
ルパラメータラッチ３２からの関数及びチャネルビット
はメンバーシップ値表７０の上位半分のアドレスビット
（Ａ６、Ａ７、Ａ８、Ａ９、Ａ１０及びＡ１１）に適用
される。本発明の関数あるいはメンバーシップ値の代表
的なメモリマップを示した表１から表３に示されている
ように、これが、選択されたチャネルに対応する、知識
データを記憶しているメモリのロケーションを特定す
る。
ルパラメータラッチ３２からの関数及びチャネルビット
はメンバーシップ値表７０の上位半分のアドレスビット
（Ａ６、Ａ７、Ａ８、Ａ９、Ａ１０及びＡ１１）に適用
される。本発明の関数あるいはメンバーシップ値の代表
的なメモリマップを示した表１から表３に示されている
ように、これが、選択されたチャネルに対応する、知識
データを記憶しているメモリのロケーションを特定す
る。
【００６４】
【表１】
【００６５】
【表２】
【００６６】
【表３】 このように、関数選択のＰＩビットは、適正なバッファ
及びアドレスラインスイッチャ５４を選択するために、
制御ラインバッファ／スイッチャ１７８に供給される。
スイッチャ５４は上位及び下位の２つのバッファからな
っている。上位バッファはＺ及びＳ関数動作用であり、
下位バッファはＰＩ関数動作用である。表１及び２で
は、Ｚ及びＳ関数に対しては、上位バッファが使用可能
にされる。これにより、メンバーシップ値発生器５２か
ら得られたアドレスがメンバーシップ値表７０のアドレ
ス入力にすすむことができる。一方、ＰＩ関数に対して
は、表３に示されているように、下位バッファがA5,A4,
A3,A2,A1,A0 からA0,A5,A4,A3,A2,A1 までのアドレスラ
インをメンバーシップ値表７０に切り換える。A0が最上
位ビットであるので、メンバーシップ値発生器５２から
得られたアドレスが交代可能な方法でメモリブロックの
上位及び下位の部分間のスイッチングをもたらす。上位
のメモリ空間は下位のメンバーシップ値スレシホールド
及び関数データの左半分を有し、下位のメモリ空間は上
位のメンバーシップ値スレシホールド及び関数データの
右半分を有している。更に、相互に排他的な関数選択ビ
ットＳ，Ｚ及びＰＩはサンプルデータ関数確認／非確認
論理１２２の決定回路を使用可能にする。
及びアドレスラインスイッチャ５４を選択するために、
制御ラインバッファ／スイッチャ１７８に供給される。
スイッチャ５４は上位及び下位の２つのバッファからな
っている。上位バッファはＺ及びＳ関数動作用であり、
下位バッファはＰＩ関数動作用である。表１及び２で
は、Ｚ及びＳ関数に対しては、上位バッファが使用可能
にされる。これにより、メンバーシップ値発生器５２か
ら得られたアドレスがメンバーシップ値表７０のアドレ
ス入力にすすむことができる。一方、ＰＩ関数に対して
は、表３に示されているように、下位バッファがA5,A4,
A3,A2,A1,A0 からA0,A5,A4,A3,A2,A1 までのアドレスラ
インをメンバーシップ値表７０に切り換える。A0が最上
位ビットであるので、メンバーシップ値発生器５２から
得られたアドレスが交代可能な方法でメモリブロックの
上位及び下位の部分間のスイッチングをもたらす。上位
のメモリ空間は下位のメンバーシップ値スレシホールド
及び関数データの左半分を有し、下位のメモリ空間は上
位のメンバーシップ値スレシホールド及び関数データの
右半分を有している。更に、相互に排他的な関数選択ビ
ットＳ，Ｚ及びＰＩはサンプルデータ関数確認／非確認
論理１２２の決定回路を使用可能にする。
【００６７】図２、８及び９において、コンピュータは
次にバスインタフェース回路１０のバッファ６からサン
プルリクエストパルスを発生し、再構成可能ファジィセ
ルのサイクルをスタートさせる。図１１は再構成可能フ
ァジィセルにより発生され使用される各種信号間の年代
順の関係をしめす代表的なタイミング図である。時間tc
ycleはサンプル間の時間変換をあらわしている。最左欄
には、「ＳＭＰＬーＲＱＴ」として示されているサンプ
ルリクエスト信号がセルサイクルをスタートさせるもの
としてしめされている。
次にバスインタフェース回路１０のバッファ６からサン
プルリクエストパルスを発生し、再構成可能ファジィセ
ルのサイクルをスタートさせる。図１１は再構成可能フ
ァジィセルにより発生され使用される各種信号間の年代
順の関係をしめす代表的なタイミング図である。時間tc
ycleはサンプル間の時間変換をあらわしている。最左欄
には、「ＳＭＰＬーＲＱＴ」として示されているサンプ
ルリクエスト信号がセルサイクルをスタートさせるもの
としてしめされている。
【００６８】このパルスは次にアナログインタフェース
回路１５０のＡＤＣ１５４に供給され、ここで選択され
たアナログセンサチャネル１４０からのアナログ信号が
２進表示に変換される。このアナログーデジタル変換が
完了すると、ＡＤＣ１５４は「サンプルレデイ」信号Ｓ
ＭＰＬ−ＲＤＹを発生する。tEOCは図１６のアナログー
デジタル変換時間を表わしている。このサンプルレデイ
信号はデジタル化生サンプルをファジィセルデータ／パ
ラメータインタフェース論理３０の生データ記憶デバイ
ス３６にラッチする。次に、これは、セルの動作のため
にファジィセル制御論理ブロック１７０の制御ラインバ
ッファ／スイッチャ１７８をアクテイブにし、関数／メ
ンバーシップ値表７０へのコンピュータ制御アクセスを
禁止し、同時にラッチ１７４を使用可能にすることによ
りセル制御論理１７２をアクテイブにし、図１６に示す
「ＳＭＰＬーＲＤＹ」信号を得る。ｔＡＳＵは関数／メ
ンバーシップ値表７０が使用可能にされる前のアドレス
セットアップ時間を表わしている。
回路１５０のＡＤＣ１５４に供給され、ここで選択され
たアナログセンサチャネル１４０からのアナログ信号が
２進表示に変換される。このアナログーデジタル変換が
完了すると、ＡＤＣ１５４は「サンプルレデイ」信号Ｓ
ＭＰＬ−ＲＤＹを発生する。tEOCは図１６のアナログー
デジタル変換時間を表わしている。このサンプルレデイ
信号はデジタル化生サンプルをファジィセルデータ／パ
ラメータインタフェース論理３０の生データ記憶デバイ
ス３６にラッチする。次に、これは、セルの動作のため
にファジィセル制御論理ブロック１７０の制御ラインバ
ッファ／スイッチャ１７８をアクテイブにし、関数／メ
ンバーシップ値表７０へのコンピュータ制御アクセスを
禁止し、同時にラッチ１７４を使用可能にすることによ
りセル制御論理１７２をアクテイブにし、図１６に示す
「ＳＭＰＬーＲＤＹ」信号を得る。ｔＡＳＵは関数／メ
ンバーシップ値表７０が使用可能にされる前のアドレス
セットアップ時間を表わしている。
【００６９】図２及び７に示されているように、ラッチ
１７４は２つの信号「セルサイクル」（図１６にＣＥＬ
Ｌ−ＣＹＣＬＥとして示されている）及び「セルアクテ
イブ」を有している。これらは適正なバッファ及び制御
信号を使用可能にするために同時に使用される。アナロ
グーメンバーシップ変換中に、セルサイクル信号はバス
インタフェース論理ブロック１０を介してコンピュータ
からメンバーシップ値表７０へのバッファ及び制御ライ
ンのアクセスを使用禁止する。一方、アナログーメンバ
ーシップグレード変換中に、セルアクテイブ信号はメン
バーシップ値表７０へアクセスするためにセルバッファ
及び制御を使用可能にする。セルサイクルラッチ信号も
メンバーシップ値発生器５２を使用可能にする。これに
より、これは、セル制御論理１７２からのセルクロック
により増分できる。論理１７２は別に前述したサンプル
レデイ信号により使用可能にされている。
１７４は２つの信号「セルサイクル」（図１６にＣＥＬ
Ｌ−ＣＹＣＬＥとして示されている）及び「セルアクテ
イブ」を有している。これらは適正なバッファ及び制御
信号を使用可能にするために同時に使用される。アナロ
グーメンバーシップ変換中に、セルサイクル信号はバス
インタフェース論理ブロック１０を介してコンピュータ
からメンバーシップ値表７０へのバッファ及び制御ライ
ンのアクセスを使用禁止する。一方、アナログーメンバ
ーシップグレード変換中に、セルアクテイブ信号はメン
バーシップ値表７０へアクセスするためにセルバッファ
及び制御を使用可能にする。セルサイクルラッチ信号も
メンバーシップ値発生器５２を使用可能にする。これに
より、これは、セル制御論理１７２からのセルクロック
により増分できる。論理１７２は別に前述したサンプル
レデイ信号により使用可能にされている。
【００７０】デジタル化サンプルはコンピュータ１００
を用いてメンバーシップ値表７０内の選択されたセンサ
チャネルのメモリブロックの内容つまり「知識データ」
と比較される。条件より小さい、等しい、あるいは大き
いという比較器１００の３つの出力はサンプルデータ関
数確認／非確認論理１２２と通信する。セル制御論理１
７２からのセルクロックはラッチ１２４を活性化する。
セル制御論理１７２はファジィセルソースクロック信号
１７６をシステムクロックとして使用してシーケンスを
制御する。サンプルが選択された関数の範囲内にあった
場合に、メンバーシップ値確認／非確認論理１２０のラ
ッチ１２４は、メンバーシップ値発生器５２により発生
された信号表示の適正なメンバーシップ値をメンバーシ
ップデータ記憶デバイス３４にラッチする。勿論、これ
はメンバーシップ値確認／非確認論理１２０のサンプル
データ関数確認／非確認論理１２２によって決定され
る。決定出力信号はアナログーデジタル変換器１５４か
らのサンプルが関数の領域内にあるか否か示す。サンプ
ルが関数の領域内にあると、ラッチメンバーシップ信号
が発生され、次にこれがメンバーシップ値発生器５２か
らの現アドレスをメンバーシップデータ記憶デバイス３
４にラッチする。一方、サンプルが関数の領域内にない
と、決定出力信号はコンピュータに割り込みを行なわせ
て、変換が終了したことを指示する。
を用いてメンバーシップ値表７０内の選択されたセンサ
チャネルのメモリブロックの内容つまり「知識データ」
と比較される。条件より小さい、等しい、あるいは大き
いという比較器１００の３つの出力はサンプルデータ関
数確認／非確認論理１２２と通信する。セル制御論理１
７２からのセルクロックはラッチ１２４を活性化する。
セル制御論理１７２はファジィセルソースクロック信号
１７６をシステムクロックとして使用してシーケンスを
制御する。サンプルが選択された関数の範囲内にあった
場合に、メンバーシップ値確認／非確認論理１２０のラ
ッチ１２４は、メンバーシップ値発生器５２により発生
された信号表示の適正なメンバーシップ値をメンバーシ
ップデータ記憶デバイス３４にラッチする。勿論、これ
はメンバーシップ値確認／非確認論理１２０のサンプル
データ関数確認／非確認論理１２２によって決定され
る。決定出力信号はアナログーデジタル変換器１５４か
らのサンプルが関数の領域内にあるか否か示す。サンプ
ルが関数の領域内にあると、ラッチメンバーシップ信号
が発生され、次にこれがメンバーシップ値発生器５２か
らの現アドレスをメンバーシップデータ記憶デバイス３
４にラッチする。一方、サンプルが関数の領域内にない
と、決定出力信号はコンピュータに割り込みを行なわせ
て、変換が終了したことを指示する。
【００７１】図８、９及び１０は本発明を実施した学習
モードの機能フローを示すブロック図である。図２及び
１０では、前述したセル制御動作がセル制御論理１７２
において使用禁止される。これは、禁止信号つまり「Ｄ
ＩＳーＣＥＬＬ」（図７）をマイクロアドレスデコーダ
１７からセル制御論理１７２へ送ることにより実行され
る。コンピュータは次にゲイン及びチャネル番号選択情
報をアナログインタフェース回路１５０のプログラマブ
ルゲイン選択演算増幅器１５２へ送る。この情報は制御
ラインバッファ／スイッチャ１７８から受け取ったコン
ピュータ制御信号によりロードされる。指示されたゲイ
ンは次に演算増幅器１５２にセットされ、指示されたチ
ャネルが選択される。コンピュータは次にバスインタフ
ェース論理１０のバッファ６からＡＤＣ１５４へサンプ
ルリクエストを発生し、アナログーデジタル変換をスタ
ートする。再び、図１６に示されるように、アナログー
デジタル変換を完了するのにｔＥＯＣを必要とする。次
に、ＡＤＣ１５４は、デジタル化サンプルを生データ記
憶デバイス３６にラッチするサンプルレデイ信号を発生
し、このサンプルレデイ条件がコンピュータに中継され
る。コンピュータは次にマイクロアドレスデコーダ１７
とバスインタフェース論理１０のバッファ６とからの制
御信号を用いて生データ記憶デバイス３６からのサンプ
ルを取り出す。バッファ６がサンプルレデイ信号を受信
しサンプルリクエスト信号を送信することは図２から明
かである。
モードの機能フローを示すブロック図である。図２及び
１０では、前述したセル制御動作がセル制御論理１７２
において使用禁止される。これは、禁止信号つまり「Ｄ
ＩＳーＣＥＬＬ」（図７）をマイクロアドレスデコーダ
１７からセル制御論理１７２へ送ることにより実行され
る。コンピュータは次にゲイン及びチャネル番号選択情
報をアナログインタフェース回路１５０のプログラマブ
ルゲイン選択演算増幅器１５２へ送る。この情報は制御
ラインバッファ／スイッチャ１７８から受け取ったコン
ピュータ制御信号によりロードされる。指示されたゲイ
ンは次に演算増幅器１５２にセットされ、指示されたチ
ャネルが選択される。コンピュータは次にバスインタフ
ェース論理１０のバッファ６からＡＤＣ１５４へサンプ
ルリクエストを発生し、アナログーデジタル変換をスタ
ートする。再び、図１６に示されるように、アナログー
デジタル変換を完了するのにｔＥＯＣを必要とする。次
に、ＡＤＣ１５４は、デジタル化サンプルを生データ記
憶デバイス３６にラッチするサンプルレデイ信号を発生
し、このサンプルレデイ条件がコンピュータに中継され
る。コンピュータは次にマイクロアドレスデコーダ１７
とバスインタフェース論理１０のバッファ６とからの制
御信号を用いて生データ記憶デバイス３６からのサンプ
ルを取り出す。バッファ６がサンプルレデイ信号を受信
しサンプルリクエスト信号を送信することは図２から明
かである。
【００７２】図１１は本発明を実施したセルのメンバー
シップ値表を再構成するモードの機能フローを示すブロ
ック図である。図２及び図１１では、学習モードと同様
に、再構成モードはセル制御論理ブロック１７２の制御
論理動作を禁止することにより初期化される。関数選択
及びチャネル番号ビットはファジィセルパラメータラッ
チ３２へ送られ、次にメンバーシップ値表７０の適正な
メモリ部を選択する。ゲインビットはこのモードでは
「関係ない（don't care) 」。コンピュータは、選択さ
れた部分のメモリロケーションをアドレス指定するため
に、バスインタフェース論理１０のマイクロアドレスバ
ッファ１９を介してメンバーシップ値表へ下位アドレス
を送る。次に、コンピュータはこのアドレスロケーショ
ンでバスインタフェース論理１０のバッファ１８からメ
ンバーシップ値表７０へデータを送信し、メモリロケー
ションに書き込むために制御信号をマイクロアドレスデ
コーダ１７及びバッファ６から制御ラインバッファ／ス
イッチャ１７８を介してメンバーシップ値表７０へ送信
する。コンピュータは次にバスインタフェース論理１０
の同じ要素を用いて新しいデータを検証するためにこの
書き込まれた情報をリードバックする。
シップ値表を再構成するモードの機能フローを示すブロ
ック図である。図２及び図１１では、学習モードと同様
に、再構成モードはセル制御論理ブロック１７２の制御
論理動作を禁止することにより初期化される。関数選択
及びチャネル番号ビットはファジィセルパラメータラッ
チ３２へ送られ、次にメンバーシップ値表７０の適正な
メモリ部を選択する。ゲインビットはこのモードでは
「関係ない（don't care) 」。コンピュータは、選択さ
れた部分のメモリロケーションをアドレス指定するため
に、バスインタフェース論理１０のマイクロアドレスバ
ッファ１９を介してメンバーシップ値表へ下位アドレス
を送る。次に、コンピュータはこのアドレスロケーショ
ンでバスインタフェース論理１０のバッファ１８からメ
ンバーシップ値表７０へデータを送信し、メモリロケー
ションに書き込むために制御信号をマイクロアドレスデ
コーダ１７及びバッファ６から制御ラインバッファ／ス
イッチャ１７８を介してメンバーシップ値表７０へ送信
する。コンピュータは次にバスインタフェース論理１０
の同じ要素を用いて新しいデータを検証するためにこの
書き込まれた情報をリードバックする。
【００７３】図３ないし図７は図２に示されたブロック
の好適実施例のハードウエア要素に対応する回路を示す
概略回路図である。再構成可能ファジィセルが８チャネ
ルまでの信号条件付けセンサデータの変換を与えるよう
に示されている。最初のサンプルリクエストパルス（ア
ナログインタフェース回路１５０のＳＭＰＬ−ＲＱＴと
して図５に示されている）がバスインタフェース論理１
０のバッファ６から受信された時に、セルの活性化が始
まり、これにより信号条件付けセンサデータ１４０から
選択された外部入力センサチャネルの変換が開始され
る。この信号はデジタル制御ＰＧＭＡ１５２へ供給され
る。各パルスの到達の前に、ファジィセルパラメータラ
ッチ３２（図６）には、生センサデーターメンバーシッ
プ値変換のために中央ファジィコントローラあるいはプ
ロセッサ１７０によりパラメータビット；ＦＳ１，ＦＳ
２，及びＦＳ３として特定された選択されたチャネルの
関数選択４４；ＧＮ１，ＧＮ２，及びＧＮ３として特定
されたゲイン選択；及びＣＳ１，ＣＳ２及びＣＳ３とし
て特定されるチャネル選択４８がロードされる。ＰＧＭ
Ａ１５２の正しいセンサデータチャネルを選択するため
に使用される関数選択ビット４４及びチャネル選択ビッ
ト４６は、そのチャネルの知識つまりレベルセットデー
タを含む関数／メンバーシップ値表７０（ＥＥＰＲＯ
Ｍ）の正しいメモリ領域の選択を与える。更に、ＦＳ３
はＳ，ＺあるいはＰＩ変換に応じてバッファ／関数アド
レスラインスイッチャ５４内のバッファを使用可能にす
る。
の好適実施例のハードウエア要素に対応する回路を示す
概略回路図である。再構成可能ファジィセルが８チャネ
ルまでの信号条件付けセンサデータの変換を与えるよう
に示されている。最初のサンプルリクエストパルス（ア
ナログインタフェース回路１５０のＳＭＰＬ−ＲＱＴと
して図５に示されている）がバスインタフェース論理１
０のバッファ６から受信された時に、セルの活性化が始
まり、これにより信号条件付けセンサデータ１４０から
選択された外部入力センサチャネルの変換が開始され
る。この信号はデジタル制御ＰＧＭＡ１５２へ供給され
る。各パルスの到達の前に、ファジィセルパラメータラ
ッチ３２（図６）には、生センサデーターメンバーシッ
プ値変換のために中央ファジィコントローラあるいはプ
ロセッサ１７０によりパラメータビット；ＦＳ１，ＦＳ
２，及びＦＳ３として特定された選択されたチャネルの
関数選択４４；ＧＮ１，ＧＮ２，及びＧＮ３として特定
されたゲイン選択；及びＣＳ１，ＣＳ２及びＣＳ３とし
て特定されるチャネル選択４８がロードされる。ＰＧＭ
Ａ１５２の正しいセンサデータチャネルを選択するため
に使用される関数選択ビット４４及びチャネル選択ビッ
ト４６は、そのチャネルの知識つまりレベルセットデー
タを含む関数／メンバーシップ値表７０（ＥＥＰＲＯ
Ｍ）の正しいメモリ領域の選択を与える。更に、ＦＳ３
はＳ，ＺあるいはＰＩ変換に応じてバッファ／関数アド
レスラインスイッチャ５４内のバッファを使用可能にす
る。
【００７４】関数選択ビット４４は、選択データチャネ
ルサンプルのメンバーシップグレードを推論するために
サンプルデータ関数確認／非確認論理１２２のＳ，Ｚあ
るいはＰＩ比較回路のいずれかを使用可能にする。ゲイ
ン選択ビット４６はＡＤＣ１５４へ供給する前に信号条
件付けセンサデータ１４０を正しくスケーリングするた
めに使用する８つのＰＧＭＡゲインの１つを選択する。
関数選択ビット４４に対応する互いに排他的な関数選択
ラインＺ（Ｈ），Ｓ（Ｈ），あるいはＰＩ（Ｈ）の１つ
が主張されかつデジタル化データサンプルが各ＥＥＰＲ
ＯＭレベルセットデータ値の選択メンバーシップ関数内
にある場合に、各選択されたチャネルＥＥＰＲＯＭアド
レス値についてメンバーシップ値発生器（８ビットカウ
ンタ）５２の出力で表わされるメンバーシップ値は、メ
ンバーシップ値確認／非確認論理１２０のラッチ１２４
から出力されるメンバーシップラッチ信号ＬＴＣＨ−Ｍ
ＢＲ（Ｈ）を用いてラッチされる。ＤＣＳＮ−ＯＵＴ信
号が主張された場合に、メンバーシップラッチ信号が発
生され、ＡＤＣ１５４からのデジタル化サンプルが知識
データの領域内にあることが示される。デジタル化サン
プルが知識データの領域内にない場合にはサンプルデー
タ関数確認／非確認論理１２２は信号ＦＩＮ＿ＤＥＣ
（Ｌ）により示されるフラッグを出力する。あるいは関
数／メンバーシップ値表７０内のチャネル関数エンドフ
ラッグつまり信号ＬＳＴーＶＬＵ（Ｌ）が検出されその
チャネルの関数についてブロックのエンドが示された場
合に、セル制御論理回路１７０はセルの動作を終了し、
プロセッサの検索のためにラッチされた最新のメンバー
シップ値を捨てる。セル制御論理回路１７２は次に割り
込み信号ＩＮＴＲＵＰＴ（Ｌ）をコンピュータに送り、
全てのラッチをクリアし、そして次のサンプルリクエス
トパルスが発生されるまで使用禁止される。セル制御論
理回路１７０は、サンプルデータ関数確認／非確認論理
１２２の結果及びＡ／Ｄ変換の完了をセルのシステムク
ロックに同期させる同期回路を備えている。
ルサンプルのメンバーシップグレードを推論するために
サンプルデータ関数確認／非確認論理１２２のＳ，Ｚあ
るいはＰＩ比較回路のいずれかを使用可能にする。ゲイ
ン選択ビット４６はＡＤＣ１５４へ供給する前に信号条
件付けセンサデータ１４０を正しくスケーリングするた
めに使用する８つのＰＧＭＡゲインの１つを選択する。
関数選択ビット４４に対応する互いに排他的な関数選択
ラインＺ（Ｈ），Ｓ（Ｈ），あるいはＰＩ（Ｈ）の１つ
が主張されかつデジタル化データサンプルが各ＥＥＰＲ
ＯＭレベルセットデータ値の選択メンバーシップ関数内
にある場合に、各選択されたチャネルＥＥＰＲＯＭアド
レス値についてメンバーシップ値発生器（８ビットカウ
ンタ）５２の出力で表わされるメンバーシップ値は、メ
ンバーシップ値確認／非確認論理１２０のラッチ１２４
から出力されるメンバーシップラッチ信号ＬＴＣＨ−Ｍ
ＢＲ（Ｈ）を用いてラッチされる。ＤＣＳＮ−ＯＵＴ信
号が主張された場合に、メンバーシップラッチ信号が発
生され、ＡＤＣ１５４からのデジタル化サンプルが知識
データの領域内にあることが示される。デジタル化サン
プルが知識データの領域内にない場合にはサンプルデー
タ関数確認／非確認論理１２２は信号ＦＩＮ＿ＤＥＣ
（Ｌ）により示されるフラッグを出力する。あるいは関
数／メンバーシップ値表７０内のチャネル関数エンドフ
ラッグつまり信号ＬＳＴーＶＬＵ（Ｌ）が検出されその
チャネルの関数についてブロックのエンドが示された場
合に、セル制御論理回路１７０はセルの動作を終了し、
プロセッサの検索のためにラッチされた最新のメンバー
シップ値を捨てる。セル制御論理回路１７２は次に割り
込み信号ＩＮＴＲＵＰＴ（Ｌ）をコンピュータに送り、
全てのラッチをクリアし、そして次のサンプルリクエス
トパルスが発生されるまで使用禁止される。セル制御論
理回路１７０は、サンプルデータ関数確認／非確認論理
１２２の結果及びＡ／Ｄ変換の完了をセルのシステムク
ロックに同期させる同期回路を備えている。
【００７５】メインプロセッサは、ＡＤＣ１５４のサン
プルレデイ信号ＳＭＰＬ−ＲＤＹによりラッチされたデ
ジタル化データサンプルのメンバーシップ値及び／また
はデジタル化生データサンプルを取り出し、次の新しい
ファジィセルチャネルパラメータをロードし、再びサン
プルリクエスト信号ＳＭＰＬ−ＲＱＴを発生し、再び処
理を開始する。
プルレデイ信号ＳＭＰＬ−ＲＤＹによりラッチされたデ
ジタル化データサンプルのメンバーシップ値及び／また
はデジタル化生データサンプルを取り出し、次の新しい
ファジィセルチャネルパラメータをロードし、再びサン
プルリクエスト信号ＳＭＰＬ−ＲＱＴを発生し、再び処
理を開始する。
【００７６】どの関数が選択されたかによって、メンバ
ーシップ値／ラインスイッチャ論理回路５０のバッファ
及び関数アドレスラインスイッチ５４は、Ｚ及びＳ関数
に対して（ＰＩ関数は主張されていない）順次にあるい
はＰＩ関数に対して（ＰＩ関数は主張されている）下位
から上位へＥＥＰＲＯＭのアドレスを増分可能にする。
これはＥＥＰＲＯＭのＡ０アドレスラインをＡ５アドレ
スラインに関連させることにより実行される。従って、
メンバーシップ値表７０へのアドレスライン５はＡ５，
Ａ４，Ａ３，Ａ２，Ａ１，Ａ０からＡ０、Ａ５，Ａ４，
Ａ３，Ａ２，Ａ１に切り換えられる。Ａ０ビットがメン
バーシップ値表７０の選択されたチャネルのメモリブロ
ックの下位メモリアドレス空間から上位メモリアドレス
空間へ択一的に切り替わることができる。上位メモリ空
間，Ａ０＝１、は下位メンバーシップスレシホールド及
び関数の上位半分の知識データを有している。下位メモ
リ空間，Ａ０＝０、は上位メンバーシップスレシホール
ド及び関数の下位半分の知識データを有している。３つ
の関数についてのスレシホールドはまずデジタル化セン
ササンプルがこの関数の領域ないにあるか否か評価す
る。
ーシップ値／ラインスイッチャ論理回路５０のバッファ
及び関数アドレスラインスイッチ５４は、Ｚ及びＳ関数
に対して（ＰＩ関数は主張されていない）順次にあるい
はＰＩ関数に対して（ＰＩ関数は主張されている）下位
から上位へＥＥＰＲＯＭのアドレスを増分可能にする。
これはＥＥＰＲＯＭのＡ０アドレスラインをＡ５アドレ
スラインに関連させることにより実行される。従って、
メンバーシップ値表７０へのアドレスライン５はＡ５，
Ａ４，Ａ３，Ａ２，Ａ１，Ａ０からＡ０、Ａ５，Ａ４，
Ａ３，Ａ２，Ａ１に切り換えられる。Ａ０ビットがメン
バーシップ値表７０の選択されたチャネルのメモリブロ
ックの下位メモリアドレス空間から上位メモリアドレス
空間へ択一的に切り替わることができる。上位メモリ空
間，Ａ０＝１、は下位メンバーシップスレシホールド及
び関数の上位半分の知識データを有している。下位メモ
リ空間，Ａ０＝０、は上位メンバーシップスレシホール
ド及び関数の下位半分の知識データを有している。３つ
の関数についてのスレシホールドはまずデジタル化セン
ササンプルがこの関数の領域ないにあるか否か評価す
る。
【００７７】再び、表１ないし表３を参照して、本発明
に基づいて、メンバーシップグレードアドレス空間Ａ０
−Ａ５がチャネル選択及び関数選択パラメータと作用す
る方法が説明される。まず、表１には、それぞれが値０
を含むチャネル選択ビットＣＳ１，ＣＳ２，及びＣＳ３
が示されている。勿論、これらの設定はチャネル０が選
択されたことを示している。関数選択ビットＦＳ１，Ｆ
Ｓ２，及びＦＳ３も示されている。ＦＳ１は値１を含
み、ＦＳ２及びＦＳ３は値０を含んでいる。ＦＳ１がＺ
関数に対応するので、その値１はこれについてのレベル
セットデータ（知識データ）を選択する。従って、第１
の行に示された下位アドレス空間はＺ関数に対するメン
バーシップスレシホールド値に相当する。同様に、最終
行に示された上位アドレス空間はエンドフラッグに相当
する。
に基づいて、メンバーシップグレードアドレス空間Ａ０
−Ａ５がチャネル選択及び関数選択パラメータと作用す
る方法が説明される。まず、表１には、それぞれが値０
を含むチャネル選択ビットＣＳ１，ＣＳ２，及びＣＳ３
が示されている。勿論、これらの設定はチャネル０が選
択されたことを示している。関数選択ビットＦＳ１，Ｆ
Ｓ２，及びＦＳ３も示されている。ＦＳ１は値１を含
み、ＦＳ２及びＦＳ３は値０を含んでいる。ＦＳ１がＺ
関数に対応するので、その値１はこれについてのレベル
セットデータ（知識データ）を選択する。従って、第１
の行に示された下位アドレス空間はＺ関数に対するメン
バーシップスレシホールド値に相当する。同様に、最終
行に示された上位アドレス空間はエンドフラッグに相当
する。
【００７８】同様に、表２はチャネル選択ビットＣＳ
１，ＣＳ２、及びＣＳ３を示している。ＣＳ１は値１を
含み、ＣＳ２及びＣＳ３は値０を含んでいる。これらの
設定はチャネル１が選択されたことを示している。関数
選択ビットＦＳ１，ＦＳ２，及びＦＳ３も示されてい
る。ＦＳ２は値１を含み、ＦＳ１及びＦＳ３は値０を含
んでいる。ＦＳ２がＳ関数に対応するので、その値１は
これについてのレベルセットデータ（知識データ）を選
択する。従って、第１の行に示された下位アドレス空間
はＳ関数に対するメンバーシップスレシホールド値に相
当する。同様に、最終行に示された上位アドレス空間は
エンドフラッグに相当する。
１，ＣＳ２、及びＣＳ３を示している。ＣＳ１は値１を
含み、ＣＳ２及びＣＳ３は値０を含んでいる。これらの
設定はチャネル１が選択されたことを示している。関数
選択ビットＦＳ１，ＦＳ２，及びＦＳ３も示されてい
る。ＦＳ２は値１を含み、ＦＳ１及びＦＳ３は値０を含
んでいる。ＦＳ２がＳ関数に対応するので、その値１は
これについてのレベルセットデータ（知識データ）を選
択する。従って、第１の行に示された下位アドレス空間
はＳ関数に対するメンバーシップスレシホールド値に相
当する。同様に、最終行に示された上位アドレス空間は
エンドフラッグに相当する。
【００７９】表３はチャネル選択ビットＣＳ１，ＣＳ
２、及びＣＳ３を示している。ＣＳ２は値１を含み、Ｃ
Ｓ１及びＣＳ３は値０を含んでいる。これらの設定はチ
ャネル２が選択されたことを示している。関数選択ビッ
トＦＳ１，ＦＳ２，及びＦＳ３も示されている。ＦＳ３
は値１を含み、ＦＳ２及びＦＳ３は値０を含んでいる。
ＦＳ３がＰＩ関数に対応するので、その値１はこれにつ
いてのレベルセットデータ（知識データ）を選択する。
従って、第１の行に示された下位アドレス空間の第１の
アドレスＡ０＝０、Ａ５＝０、Ａ４＝０、Ａ３＝０、Ａ
２＝０及びＡ１＝０はＰＩ関数に対する上位メンバーシ
ップスレシホールド値（ＭＴＶ）に相当する。第２の行
に示されたアドレス空間Ａ０＝０、Ａ５＝１、Ａ４＝
１、Ａ３＝１、Ａ２＝１及びＡ１＝０はＰＩ関数の左半
分に対する最終データ値（ＬＤＶ）に相当する。第３の
行に示されたアドレス空間Ａ０＝０、Ａ５＝１、Ａ４＝
１、Ａ３＝１、Ａ２＝１及びＡ１＝１は変換を終了する
エンドフラッグ２００に相当する。第４の行に示された
上位アドレス空間の第１のアドレスＡ０＝１、Ａ５＝
０、Ａ４＝０、Ａ３＝０、Ａ２＝０及びＡ１＝０はＰＩ
関数に対する下位メンバーシップスレシホールド値に相
当する。同様に、最終行に示されたアドレス空間Ａ０＝
１、Ａ５＝１、Ａ４＝１、Ａ３＝１、Ａ２＝１及びＡ１
＝０はＰＩ関数の右半分に対する最終データ値に相当す
る。
２、及びＣＳ３を示している。ＣＳ２は値１を含み、Ｃ
Ｓ１及びＣＳ３は値０を含んでいる。これらの設定はチ
ャネル２が選択されたことを示している。関数選択ビッ
トＦＳ１，ＦＳ２，及びＦＳ３も示されている。ＦＳ３
は値１を含み、ＦＳ２及びＦＳ３は値０を含んでいる。
ＦＳ３がＰＩ関数に対応するので、その値１はこれにつ
いてのレベルセットデータ（知識データ）を選択する。
従って、第１の行に示された下位アドレス空間の第１の
アドレスＡ０＝０、Ａ５＝０、Ａ４＝０、Ａ３＝０、Ａ
２＝０及びＡ１＝０はＰＩ関数に対する上位メンバーシ
ップスレシホールド値（ＭＴＶ）に相当する。第２の行
に示されたアドレス空間Ａ０＝０、Ａ５＝１、Ａ４＝
１、Ａ３＝１、Ａ２＝１及びＡ１＝０はＰＩ関数の左半
分に対する最終データ値（ＬＤＶ）に相当する。第３の
行に示されたアドレス空間Ａ０＝０、Ａ５＝１、Ａ４＝
１、Ａ３＝１、Ａ２＝１及びＡ１＝１は変換を終了する
エンドフラッグ２００に相当する。第４の行に示された
上位アドレス空間の第１のアドレスＡ０＝１、Ａ５＝
０、Ａ４＝０、Ａ３＝０、Ａ２＝０及びＡ１＝０はＰＩ
関数に対する下位メンバーシップスレシホールド値に相
当する。同様に、最終行に示されたアドレス空間Ａ０＝
１、Ａ５＝１、Ａ４＝１、Ａ３＝１、Ａ２＝１及びＡ１
＝０はＰＩ関数の右半分に対する最終データ値に相当す
る。
【００８０】表３のＰＩ関数において、Ａ０はメンバー
シップ値表７０内のメモリのチャネル部内のアドレス空
間の上位半分と下位半分との間で択一的に切り替わるよ
うに使用される。対称性を維持するために、３１の上位
アドレス空間と３１の下位アドレス空間とがメンバーシ
ップ値を決定するために使用されている。６３番目のア
ドレス空間はエンドフラッグである。実際の回路では、
メンバーシップ値発生器５２が増分される度にＡ０は値
１と０との間を変化する。
シップ値表７０内のメモリのチャネル部内のアドレス空
間の上位半分と下位半分との間で択一的に切り替わるよ
うに使用される。対称性を維持するために、３１の上位
アドレス空間と３１の下位アドレス空間とがメンバーシ
ップ値を決定するために使用されている。６３番目のア
ドレス空間はエンドフラッグである。実際の回路では、
メンバーシップ値発生器５２が増分される度にＡ０は値
１と０との間を変化する。
【００８１】ＰＩ関数に対してアドレスを増分的に変化
することにより、この関数の上位及び下位の横座標パラ
メータを含むアドレス空間の上位半分と下位半分との間
のスイッチングが、レベルセットデータ値の上位と下位
の対毎に１つのメンバーシップ値を認めることを可能に
する。コンピュータはデータサンプルのメンバーシップ
関数に達するまでメンバーシップデータ記憶デバイスの
内容を単に右へシフトするだけである。勿論、これはＰ
Ｉ関数についてだけである。このため、ＰＩ関数につい
ては対称性を維持するために、好適にはＥＥＰＲＯＭの
ブロック内にＮ個の奇数のアドレスロケーションがあ
る。全アドレス空間は上位と下位の可能なパラメータに
分割され、最後のアドレスはエンドフラッグとして使用
される。
することにより、この関数の上位及び下位の横座標パラ
メータを含むアドレス空間の上位半分と下位半分との間
のスイッチングが、レベルセットデータ値の上位と下位
の対毎に１つのメンバーシップ値を認めることを可能に
する。コンピュータはデータサンプルのメンバーシップ
関数に達するまでメンバーシップデータ記憶デバイスの
内容を単に右へシフトするだけである。勿論、これはＰ
Ｉ関数についてだけである。このため、ＰＩ関数につい
ては対称性を維持するために、好適にはＥＥＰＲＯＭの
ブロック内にＮ個の奇数のアドレスロケーションがあ
る。全アドレス空間は上位と下位の可能なパラメータに
分割され、最後のアドレスはエンドフラッグとして使用
される。
【００８２】図３ないし図７に示された回路には、各々
３１の上位と下位のパラメータと、最後の６３番目のア
ドレスのエンドフラッグとがある。メンバーシップ値表
７０内の最初の２つの値はＰＩ関数のメンバーシップ値
スレシホールドを確立する。サンプルがこれらの２つの
値の内にない場合には変換は終了する。さもなければ、
メンバーシップ値が突き止められるまであるいはエンド
フラッグ信号ＬＳＴ−ＶＬＵ（Ｌ）が検出されるまで、
比較器１００はメンバーシップ値表７０からの関数表レ
ベルセットデータ値を用いてアナログーデジタル変換器
１５４からのデジタル化サンプルを比較し続ける。
３１の上位と下位のパラメータと、最後の６３番目のア
ドレスのエンドフラッグとがある。メンバーシップ値表
７０内の最初の２つの値はＰＩ関数のメンバーシップ値
スレシホールドを確立する。サンプルがこれらの２つの
値の内にない場合には変換は終了する。さもなければ、
メンバーシップ値が突き止められるまであるいはエンド
フラッグ信号ＬＳＴ−ＶＬＵ（Ｌ）が検出されるまで、
比較器１００はメンバーシップ値表７０からの関数表レ
ベルセットデータ値を用いてアナログーデジタル変換器
１５４からのデジタル化サンプルを比較し続ける。
【００８３】Ｚ及びＳメンバーシップ関数に対しては、
取り出された最初のＥＥＰＲＯＭ値は、この再構成可能
ファジィセルが評価しているデータサンプルの初期の確
認／非確認を確立するメンバーシップ値スレシホールド
である。その後、センサのデータサンプルのメンバーシ
ップ値が突き止められるまであるいはそのチャネルの関
数表のメモリブロックのエンドが検出されるまで、ＥＥ
ＰＲＯＭの下位アドレスは順次に増分される。
取り出された最初のＥＥＰＲＯＭ値は、この再構成可能
ファジィセルが評価しているデータサンプルの初期の確
認／非確認を確立するメンバーシップ値スレシホールド
である。その後、センサのデータサンプルのメンバーシ
ップ値が突き止められるまであるいはそのチャネルの関
数表のメモリブロックのエンドが検出されるまで、ＥＥ
ＰＲＯＭの下位アドレスは順次に増分される。
【００８４】３つの全てのメンバーシップ関数に対し
て、正しいメモリ空間内にある最終値は変換を終了させ
るエンドフラッグである。つまり、データサンプルのメ
ンバーシップ値は１．０である。Ｚ及びＳ関数に対して
は、この終了はＮ＝６４のアドレス空間つまりメモリ空
間の底部で発生する。ＰＩ関数に対しては、対称性を維
持するために、エンドフラッグはＮ＝１あるいはＮ＝６
３のアドレス空間にある。所与のチャネルについてレベ
ルセットデータを決定するこの手法は、ハードウエアに
影響を与えずに、メンバーシップ値発生器５２である８
ビットカウンタにより表わされるメンバーシップ値を変
更するフレキシビリテイを可能にする。
て、正しいメモリ空間内にある最終値は変換を終了させ
るエンドフラッグである。つまり、データサンプルのメ
ンバーシップ値は１．０である。Ｚ及びＳ関数に対して
は、この終了はＮ＝６４のアドレス空間つまりメモリ空
間の底部で発生する。ＰＩ関数に対しては、対称性を維
持するために、エンドフラッグはＮ＝１あるいはＮ＝６
３のアドレス空間にある。所与のチャネルについてレベ
ルセットデータを決定するこの手法は、ハードウエアに
影響を与えずに、メンバーシップ値発生器５２である８
ビットカウンタにより表わされるメンバーシップ値を変
更するフレキシビリテイを可能にする。
【００８５】中央プロセッサは、セルリセットコマンド
信号Ｃ−ＯＦＦをマイクロアドレスバッファ１９に発行
しこれをセル制御論理回路１７０のセル制御論理ブロッ
ク１７２へ送ることにより、関数／メンバーシップ値表
７０を再構成する。これは、セルが使用禁止されかつイ
ンタフェースバッファがセルのプロセッサアクセスのた
めに使用可能にされる。サンプルリクエストＳＭＰＬ−
ＲＱＴ信号がオフにある（中央プロセッサにより制御さ
れている）状態で、関数及びチャネルビットはＥＥＰＲ
ＯＭの適正なメモリ領域を選択するために使用される。
下位の６アドレスビットは、選択されたチャネルのメン
バーシップ関数である新しいレベルセットデータをロー
ドするために使用される。図３ないし図７に示された回
路内のインタフェースは８ビット同期プロセッサである
が、簡単な回路修正によって、１６ビットあるいは３２
ビット非同期プロセッサが使用できる。
信号Ｃ−ＯＦＦをマイクロアドレスバッファ１９に発行
しこれをセル制御論理回路１７０のセル制御論理ブロッ
ク１７２へ送ることにより、関数／メンバーシップ値表
７０を再構成する。これは、セルが使用禁止されかつイ
ンタフェースバッファがセルのプロセッサアクセスのた
めに使用可能にされる。サンプルリクエストＳＭＰＬ−
ＲＱＴ信号がオフにある（中央プロセッサにより制御さ
れている）状態で、関数及びチャネルビットはＥＥＰＲ
ＯＭの適正なメモリ領域を選択するために使用される。
下位の６アドレスビットは、選択されたチャネルのメン
バーシップ関数である新しいレベルセットデータをロー
ドするために使用される。図３ないし図７に示された回
路内のインタフェースは８ビット同期プロセッサである
が、簡単な回路修正によって、１６ビットあるいは３２
ビット非同期プロセッサが使用できる。
【００８６】選択されたどの関数に対しても、ＥＥＰＲ
ＯＭに含まれたデータは監視されているプロセス／マシ
ンシステムのデジタル形式でのセンサデータの知識応答
／出力を表わしている。関数／メンバーシップ値表７０
内の各データ値に対して、メンバーシップ値発生器５２
により発生されたアドレスにより表わされる、つまりメ
ンバーシップ関数の縦座標である、メンバーシップ値が
割り当てられる。ＰＩ関数に対しては、メンバーシップ
値が各Ｘ（Ｎ）下位及びＸ（Ｎ）上位の対の値に割り当
てられる。Ｓ及びＺ関数に対しては、１つのメンバーシ
ップ値だけが関数／メンバーシップ値表７０内の各デー
タ値に割り当てられる。例えば、Ｚ関数は関数／メンバ
ーシップ値表７０内に配置されたアドレス００ｈｅｘと
してデジタル値８０ｈｅｘを有する。そのため、再構成
可能ファジィセルのＡＤＣ１５４から得たデジタル値が
この値より小さいあるいは等しいと比較器１００で決定
されると、その初期メンバーシップ値は０である。その
結果、メンバーシップ値発生器５２は増分され、次の比
較が比較器１００で実行される。ここに述べたセルサイ
クルのメンバーシップ値変換の終了のうちの１つが発生
するまで、すなわち、センサデータサンプルのメンバー
シップ値が決定されるかあるいはそのチャネルの関数表
のメモリ領域のエンドに達するまで、このシーケンスが
つづけられる。 関数／メンバーシップ値表７０内に記
憶された値は、量子化及び他のエラーのために、アナロ
グーデジタル変換器が出力できる最大値を示している。
例えば、８０ｈｅｘが測定中のプロセスのメンバーシッ
プ値スレシホールドとして知られている場合に、１ｐｃ
ｍカウントが加算され、その選択されたチャネル／関数
のアドレス００ｈｅｘに記憶される値として８１ｈｅｘ
が与えられる。
ＯＭに含まれたデータは監視されているプロセス／マシ
ンシステムのデジタル形式でのセンサデータの知識応答
／出力を表わしている。関数／メンバーシップ値表７０
内の各データ値に対して、メンバーシップ値発生器５２
により発生されたアドレスにより表わされる、つまりメ
ンバーシップ関数の縦座標である、メンバーシップ値が
割り当てられる。ＰＩ関数に対しては、メンバーシップ
値が各Ｘ（Ｎ）下位及びＸ（Ｎ）上位の対の値に割り当
てられる。Ｓ及びＺ関数に対しては、１つのメンバーシ
ップ値だけが関数／メンバーシップ値表７０内の各デー
タ値に割り当てられる。例えば、Ｚ関数は関数／メンバ
ーシップ値表７０内に配置されたアドレス００ｈｅｘと
してデジタル値８０ｈｅｘを有する。そのため、再構成
可能ファジィセルのＡＤＣ１５４から得たデジタル値が
この値より小さいあるいは等しいと比較器１００で決定
されると、その初期メンバーシップ値は０である。その
結果、メンバーシップ値発生器５２は増分され、次の比
較が比較器１００で実行される。ここに述べたセルサイ
クルのメンバーシップ値変換の終了のうちの１つが発生
するまで、すなわち、センサデータサンプルのメンバー
シップ値が決定されるかあるいはそのチャネルの関数表
のメモリ領域のエンドに達するまで、このシーケンスが
つづけられる。 関数／メンバーシップ値表７０内に記
憶された値は、量子化及び他のエラーのために、アナロ
グーデジタル変換器が出力できる最大値を示している。
例えば、８０ｈｅｘが測定中のプロセスのメンバーシッ
プ値スレシホールドとして知られている場合に、１ｐｃ
ｍカウントが加算され、その選択されたチャネル／関数
のアドレス００ｈｅｘに記憶される値として８１ｈｅｘ
が与えられる。
【００８７】最終値検出論理２００の設計により、エン
ドフラッグＬＳＴ−ＶＬＵ（Ｌ）のリプログラムがフレ
キシブルに可能になった。これは、好適には図３及び図
７に示されたように消去可能プログラマブル論理アレイ
デバイス（ＥＰＬＡ）を用いて実現される。そのため、
メンバーシップ値の数が変更を必要とする場合に、消去
可能プログラマブル論理アレイデバイス（ＥＰＬＡ）は
容易にリプログラムでき、あるいは他のＥＰＬＡと置換
できる。ＥＥＰＲＯＭの出力を監視するえＰＬＡを位置
付けることにより、エンドフラッグは特定のチャネル関
数メモリ領域のどこにでも位置付けることができる。従
って、図３ないし図７の回路にたいしては、Ｚ及びＳ関
数は６４アドレスの最大メモリ領域を有している。しか
し、エンドフラッグは、Ｎメンバーシップ値を所与のチ
ャネル／関数組合せに適合させるために、３２アドレス
ロケーションあるいはその領域内の他のアドレスに位置
されるべきである。エンドフラッグは通常はデジタル化
されないセンサデータの１つの値である。図３ないし図
７から明かなように、この回路は、メンバーシップ値の
数をＳ及びＺ関数については２５６まで、ＰＩ関数につ
いては１２７まで拡張する能力がある。
ドフラッグＬＳＴ−ＶＬＵ（Ｌ）のリプログラムがフレ
キシブルに可能になった。これは、好適には図３及び図
７に示されたように消去可能プログラマブル論理アレイ
デバイス（ＥＰＬＡ）を用いて実現される。そのため、
メンバーシップ値の数が変更を必要とする場合に、消去
可能プログラマブル論理アレイデバイス（ＥＰＬＡ）は
容易にリプログラムでき、あるいは他のＥＰＬＡと置換
できる。ＥＥＰＲＯＭの出力を監視するえＰＬＡを位置
付けることにより、エンドフラッグは特定のチャネル関
数メモリ領域のどこにでも位置付けることができる。従
って、図３ないし図７の回路にたいしては、Ｚ及びＳ関
数は６４アドレスの最大メモリ領域を有している。しか
し、エンドフラッグは、Ｎメンバーシップ値を所与のチ
ャネル／関数組合せに適合させるために、３２アドレス
ロケーションあるいはその領域内の他のアドレスに位置
されるべきである。エンドフラッグは通常はデジタル化
されないセンサデータの１つの値である。図３ないし図
７から明かなように、この回路は、メンバーシップ値の
数をＳ及びＺ関数については２５６まで、ＰＩ関数につ
いては１２７まで拡張する能力がある。
【００８８】前述したように、本発明では、学習モード
が使用できる。図３及び図７では、セル使用禁止ＤＩＳ
−ＣＥＬＬ，クリア禁止ＣＬＲ−ＩＮＨＢＴ（Ｌ），セ
ル禁止ＣＥＬＬ−ＩＮＨＢＴ（Ｌ）信号は、バッファ６
からのＳＭＰＬ−ＲＱＴ信号，マイクロアドレスデコー
ダ１７、生データ記憶デバイス３６、制御ラインバッフ
ァ／スイッチャ１７８からの制御信号、及びファジィセ
ルパラメータラッチからのゲイン及びチャネル選択ビッ
トを用いて、デジタル化センサデータのデータ獲得だけ
を可能にするためにセル制御論理回路１７０の学習モー
ドを有するセル制御論理１７２に呼び出される。変換プ
ロセスの完了に応じて、サンプルレデイＳＭＰＬーＲＤ
Ｙ信号が、生データ記憶デバイス３６からのデータを読
みとるために、バッファ６を介して中央ファジィコント
ローラに送られる。このモードによって、選択されたセ
ンサチャネルから獲得したデジタル生データが、メンバ
ーシップ値を決定するためにコンピュータに配置されて
いる学習／ファジィアルゴリズム中で使用できる。学習
／メンバーシップ値決定があるチャネルつまりその関数
のレベルセットデータについて完了した時に、ファジィ
コントローラは、データアドレスがセンサデータサンプ
ルのメンバーシップ値を表わしているアドレス順にデー
タをＥＥＰＲＯＭ中に落とす。つまり、Ｚ及びＳ関数に
対しては、最初の値がメンバーシップ値スレシホールド
である。ＰＩ関数に対しては、Ａ０ビットを交代させる
時に記憶された最初の２つの値がメンバーシップ値スレ
シホールドつまり各々上位と下位のスレシホールドであ
る。最終値が現在のメモリ領域のエンドフラッグである
まで、続く値がロードされる。
が使用できる。図３及び図７では、セル使用禁止ＤＩＳ
−ＣＥＬＬ，クリア禁止ＣＬＲ−ＩＮＨＢＴ（Ｌ），セ
ル禁止ＣＥＬＬ−ＩＮＨＢＴ（Ｌ）信号は、バッファ６
からのＳＭＰＬ−ＲＱＴ信号，マイクロアドレスデコー
ダ１７、生データ記憶デバイス３６、制御ラインバッフ
ァ／スイッチャ１７８からの制御信号、及びファジィセ
ルパラメータラッチからのゲイン及びチャネル選択ビッ
トを用いて、デジタル化センサデータのデータ獲得だけ
を可能にするためにセル制御論理回路１７０の学習モー
ドを有するセル制御論理１７２に呼び出される。変換プ
ロセスの完了に応じて、サンプルレデイＳＭＰＬーＲＤ
Ｙ信号が、生データ記憶デバイス３６からのデータを読
みとるために、バッファ６を介して中央ファジィコント
ローラに送られる。このモードによって、選択されたセ
ンサチャネルから獲得したデジタル生データが、メンバ
ーシップ値を決定するためにコンピュータに配置されて
いる学習／ファジィアルゴリズム中で使用できる。学習
／メンバーシップ値決定があるチャネルつまりその関数
のレベルセットデータについて完了した時に、ファジィ
コントローラは、データアドレスがセンサデータサンプ
ルのメンバーシップ値を表わしているアドレス順にデー
タをＥＥＰＲＯＭ中に落とす。つまり、Ｚ及びＳ関数に
対しては、最初の値がメンバーシップ値スレシホールド
である。ＰＩ関数に対しては、Ａ０ビットを交代させる
時に記憶された最初の２つの値がメンバーシップ値スレ
シホールドつまり各々上位と下位のスレシホールドであ
る。最終値が現在のメモリ領域のエンドフラッグである
まで、続く値がロードされる。
【００８９】再び、図１６には、代表的なタイミングに
基づいて再構成可能ファジィセルによって発生されかつ
使用される各種信号間の年代順の関係が示されている。
時間ｔＣＹＣＬＥはサンプル間の時間変換を表わし，ｔ
ＥＯＣはアナログーデジタル変換時間を表わし、ｔＡＳ
Ｕは関数／メンバーシップ値表７０が使用可能にされる
前ノアドレスセットアップ時間を表わし、ｔＬＴＨはア
ドレスーメンバーシップラッチ時間を表わし、ｔＩＰＴ
は次のサンプルの前の最大割り込み処理時間を表わし、
ｔＬＥＯは関数／メンバーシップ値表へのメンバーシッ
プラッチが使用禁止される時間を表わし、ｔＩＰＤは割
り込みパルス持続時間を表わしている。このように、ｔ
ＥＯＣ内にサンプルリクエストＳＭＰＬ−ＲＱＴ信号及
びサンプルレデイＳＭＰＬ−ＲＤＹ信号の持続時間が示
されている。割り込みパルス「ＩＮＴＲＵＰＴ」は、決
定されているメンバーシップ値によりあるいはエンドフ
ラッグ検出により発生される持続時間ｔＩＰＤを有して
いる。アドレス００Ｈは第１の比較値を持って示されて
いる。Ｚ及びＳ関数にあっては、これはメンバーシップ
スレシホールド値に対応する。ＰＩ関数にあっては、こ
れは上位スレシホールド値に対応する。下位スレシホー
ルド値は第２のアドレス０１Ｈ内に含まれている。これ
は、データサンプル１５４が上位スレシホールド値より
小さいかあるいは等しい場合に第１のメンバーシップ値
発生器のクロックパルスＭＢＲ−ＣＬＫにより発生され
る。
基づいて再構成可能ファジィセルによって発生されかつ
使用される各種信号間の年代順の関係が示されている。
時間ｔＣＹＣＬＥはサンプル間の時間変換を表わし，ｔ
ＥＯＣはアナログーデジタル変換時間を表わし、ｔＡＳ
Ｕは関数／メンバーシップ値表７０が使用可能にされる
前ノアドレスセットアップ時間を表わし、ｔＬＴＨはア
ドレスーメンバーシップラッチ時間を表わし、ｔＩＰＴ
は次のサンプルの前の最大割り込み処理時間を表わし、
ｔＬＥＯは関数／メンバーシップ値表へのメンバーシッ
プラッチが使用禁止される時間を表わし、ｔＩＰＤは割
り込みパルス持続時間を表わしている。このように、ｔ
ＥＯＣ内にサンプルリクエストＳＭＰＬ−ＲＱＴ信号及
びサンプルレデイＳＭＰＬ−ＲＤＹ信号の持続時間が示
されている。割り込みパルス「ＩＮＴＲＵＰＴ」は、決
定されているメンバーシップ値によりあるいはエンドフ
ラッグ検出により発生される持続時間ｔＩＰＤを有して
いる。アドレス００Ｈは第１の比較値を持って示されて
いる。Ｚ及びＳ関数にあっては、これはメンバーシップ
スレシホールド値に対応する。ＰＩ関数にあっては、こ
れは上位スレシホールド値に対応する。下位スレシホー
ルド値は第２のアドレス０１Ｈ内に含まれている。これ
は、データサンプル１５４が上位スレシホールド値より
小さいかあるいは等しい場合に第１のメンバーシップ値
発生器のクロックパルスＭＢＲ−ＣＬＫにより発生され
る。
【００９０】図１２、１３及び１４はどのように本発明
の好適実施例がＺ，Ｓ及びＰＩ関数を表わすかを示して
いる。特に、図１２には、チャネル０について集められ
た温度測定データが示されている。生温度データ（°
Ｆ）及び等価のスケールｈｅｘ値つまり知識データが水
平軸に示されている。例えば、０°Ｆは００ｈｅｘに等
しく、２０°Ｆは３０ｈｅｘに等しく、９０°ＦはＢ０
ｈｅｘに等しく、１５０°ＦはＦＡｈｅｘに等しい。縦
軸はメンバーシップ値発生器５２によって発生された
０．０から１．０の範囲のメンバーシップ値及びそのｈ
ｅｘアドレス表示を示している。この例では、図１２の
メンバーシップ関数はチャネル０に対するファジィ集合
「いくらか寒い（somewhat cold ）」を表わしている。
の好適実施例がＺ，Ｓ及びＰＩ関数を表わすかを示して
いる。特に、図１２には、チャネル０について集められ
た温度測定データが示されている。生温度データ（°
Ｆ）及び等価のスケールｈｅｘ値つまり知識データが水
平軸に示されている。例えば、０°Ｆは００ｈｅｘに等
しく、２０°Ｆは３０ｈｅｘに等しく、９０°ＦはＢ０
ｈｅｘに等しく、１５０°ＦはＦＡｈｅｘに等しい。縦
軸はメンバーシップ値発生器５２によって発生された
０．０から１．０の範囲のメンバーシップ値及びそのｈ
ｅｘアドレス表示を示している。この例では、図１２の
メンバーシップ関数はチャネル０に対するファジィ集合
「いくらか寒い（somewhat cold ）」を表わしている。
【００９１】関数／メンバーシップ値表７０内のメモリ
マップは表４に示されている。アドレスＡ１１、Ａ１０
及びＡ９はチャネル選択ビットＣＳ１，ＣＳ２及びＣＳ
３に記憶された情報を含んでいる。アドレスＡ８、Ａ７
及びＡ６は関数選択ビットＦＳ１（Ｚ関数），ＦＳ２
（Ｓ関数）及びＦＳ３（ＰＩ関数）に記憶された情報を
含んでいる。この例はチャネル０に対するＺ関数に関し
ているので、メモリに記憶された値はＡ１１＝０、Ａ１
０＝０及びＡ９＝０；Ａ８＝０、Ａ７＝０及びＡ６＝１
である。詳述したように、これらの値はセルパラメータ
ラッチ３２から得られる。メンバーシップ値発生器５２
から得られる０. １刻みのメンバーシップグレード表示
及びそのｈｅｘ値が示されている。
マップは表４に示されている。アドレスＡ１１、Ａ１０
及びＡ９はチャネル選択ビットＣＳ１，ＣＳ２及びＣＳ
３に記憶された情報を含んでいる。アドレスＡ８、Ａ７
及びＡ６は関数選択ビットＦＳ１（Ｚ関数），ＦＳ２
（Ｓ関数）及びＦＳ３（ＰＩ関数）に記憶された情報を
含んでいる。この例はチャネル０に対するＺ関数に関し
ているので、メモリに記憶された値はＡ１１＝０、Ａ１
０＝０及びＡ９＝０；Ａ８＝０、Ａ７＝０及びＡ６＝１
である。詳述したように、これらの値はセルパラメータ
ラッチ３２から得られる。メンバーシップ値発生器５２
から得られる０. １刻みのメンバーシップグレード表示
及びそのｈｅｘ値が示されている。
【００９２】表４に示されたファジィレベル集合情報の
用途を例示するために、サンプルされデジタル化された
時のチャネル０は６８ｈｅｘの値を有しているものとす
る。
用途を例示するために、サンプルされデジタル化された
時のチャネル０は６８ｈｅｘの値を有しているものとす
る。
【００９３】
【表４】 表５は本発明により発生した処理を示している。
【００９４】
【表５】 特に、メンバーシップ値発生器の出力の値、メンバーシ
ップ値表（ＭＶＴ）の出力、及び確認／非確認論理によ
る比較が示されている。最右欄に示されているように、
より小あるいは等しい論理条件に対してノーの結果ある
いはエンドフラッグが得られるまで各ＭＶＴ出力値がス
レシホールド値に対して比較される。この例では、得ら
れたメンバーシップ値は７０ｈｅｘに相当し、約０．６
のメンバーシップグレードに相当する「０００１１０」
である。従って、温度測定はファジィ集合「いくらか寒
い(somewhat cold) 」の０．６のメンバーシップ度を有
している。
ップ値表（ＭＶＴ）の出力、及び確認／非確認論理によ
る比較が示されている。最右欄に示されているように、
より小あるいは等しい論理条件に対してノーの結果ある
いはエンドフラッグが得られるまで各ＭＶＴ出力値がス
レシホールド値に対して比較される。この例では、得ら
れたメンバーシップ値は７０ｈｅｘに相当し、約０．６
のメンバーシップグレードに相当する「０００１１０」
である。従って、温度測定はファジィ集合「いくらか寒
い(somewhat cold) 」の０．６のメンバーシップ度を有
している。
【００９５】図１３には、チャネル６について集められ
た圧力測定データが示されている。生圧力データ（psi
a）及び等価スケールｈｅｘ値つまい知識データが水平
軸に示されている。例えば、３psiaは０５ｈｅｘに等し
く、９psiaは３０ｈｅｘに等しく、２０psiaはＡ０ｈｅ
ｘに等しく、３４psiaはＦＡｈｅｘに等しい。縦軸はメ
ンバーシップ値発生器５２から得られる０. １刻みのメ
ンバーシップ値及びそのｈｅｘアドレス表示が示されて
いる。この例では、図１３のメンバーシップ関数はチャ
ネル６についてのファジィ集合「少し低い圧力(slightl
y low pressure)」を表わしている。
た圧力測定データが示されている。生圧力データ（psi
a）及び等価スケールｈｅｘ値つまい知識データが水平
軸に示されている。例えば、３psiaは０５ｈｅｘに等し
く、９psiaは３０ｈｅｘに等しく、２０psiaはＡ０ｈｅ
ｘに等しく、３４psiaはＦＡｈｅｘに等しい。縦軸はメ
ンバーシップ値発生器５２から得られる０. １刻みのメ
ンバーシップ値及びそのｈｅｘアドレス表示が示されて
いる。この例では、図１３のメンバーシップ関数はチャ
ネル６についてのファジィ集合「少し低い圧力(slightl
y low pressure)」を表わしている。
【００９６】関数／メンバーシップ値表７０内のメモリ
マップは表５に示されている。アドレスＡ１１、Ａ１０
及びＡ９はチャネル選択ビットＣＳ１，ＣＳ２及びＣＳ
３に記憶された情報を含んでいる。アドレスＡ８、Ａ７
及びＡ６は関数選択ビットＦＳ１（Ｚ関数），ＦＳ２
（Ｓ関数）及びＦＳ３（ＰＩ関数）に記憶された情報を
含んでいる。この例はチャネル６に対するＳ関数に関し
ているので、メモリに記憶された値はＡ１１＝１、Ａ１
０＝１及びＡ９＝０；Ａ８＝０、Ａ７＝１及びＡ６＝０
である。詳述したように、これらの値はセルパラメータ
ラッチ３２から得られる。メンバーシップ値発生器５２
から得られる０. １刻みのメンバーシップグレード表示
及びそのｈｅｘ値が示されている。
マップは表５に示されている。アドレスＡ１１、Ａ１０
及びＡ９はチャネル選択ビットＣＳ１，ＣＳ２及びＣＳ
３に記憶された情報を含んでいる。アドレスＡ８、Ａ７
及びＡ６は関数選択ビットＦＳ１（Ｚ関数），ＦＳ２
（Ｓ関数）及びＦＳ３（ＰＩ関数）に記憶された情報を
含んでいる。この例はチャネル６に対するＳ関数に関し
ているので、メモリに記憶された値はＡ１１＝１、Ａ１
０＝１及びＡ９＝０；Ａ８＝０、Ａ７＝１及びＡ６＝０
である。詳述したように、これらの値はセルパラメータ
ラッチ３２から得られる。メンバーシップ値発生器５２
から得られる０. １刻みのメンバーシップグレード表示
及びそのｈｅｘ値が示されている。
【００９７】表６に示されたファジィレベル集合情報の
用途を例示するために、サンプルされデジタル化された
時のチャネル６は３６ｈｅｘの値を有しているものとす
る。
用途を例示するために、サンプルされデジタル化された
時のチャネル６は３６ｈｅｘの値を有しているものとす
る。
【００９８】
【表６】 表７は本発明により発生した処理を示している。
【００９９】
【表７】 特に、メンバーシップ値発生器の出力の値、メンバーシ
ップ値表の出力、及び確認／非確認論理による比較が示
されている。最右欄に示されているように、より小ある
いは等しい論理条件に対してノーの結果あるいはエンド
フラッグが得られるまで各ＭＶＴ出力値がスレシホール
ド値に対して比較される。この例では、得られたメンバ
ーシップ値は３０ｈｅｘに相当し、約０．２のメンバー
シップグレードに相当する「００００１０」である。従
って、圧力測定はファジィ集合「いくらか低い圧力(sli
ghtly low pressure) 」の０．２のメンバーシップ度を
有している。
ップ値表の出力、及び確認／非確認論理による比較が示
されている。最右欄に示されているように、より小ある
いは等しい論理条件に対してノーの結果あるいはエンド
フラッグが得られるまで各ＭＶＴ出力値がスレシホール
ド値に対して比較される。この例では、得られたメンバ
ーシップ値は３０ｈｅｘに相当し、約０．２のメンバー
シップグレードに相当する「００００１０」である。従
って、圧力測定はファジィ集合「いくらか低い圧力(sli
ghtly low pressure) 」の０．２のメンバーシップ度を
有している。
【０１００】図１４には、チャネル４について集められ
た、図１５に示された特性を満たすターゲット測定デー
タが示されている。電圧及びｐｃｍカウントで測定され
た生ターゲットデータ及び等価スケールｈｅｘ値つまい
知識データが水平軸に示されている。例えば、0.24ボル
ト及び１２ｐｃｍは０Ｃｈｅｘに等しく、2.6 ボルト及
び132 ｐｃｍは８４ｈｅｘに等しく、5.4 ボルト及び25
2 ｐｃｍはＦＣｈｅｘに等しい。縦軸はメンバーシップ
値発生器５２から得られる０. １刻みのメンバーシップ
値及びそのｈｅｘアドレス表示が示されている。この例
では、図１４のメンバーシップ関数はファジィ集合「正
しく合っている(reasonably on target)」を表わしてい
る。
た、図１５に示された特性を満たすターゲット測定デー
タが示されている。電圧及びｐｃｍカウントで測定され
た生ターゲットデータ及び等価スケールｈｅｘ値つまい
知識データが水平軸に示されている。例えば、0.24ボル
ト及び１２ｐｃｍは０Ｃｈｅｘに等しく、2.6 ボルト及
び132 ｐｃｍは８４ｈｅｘに等しく、5.4 ボルト及び25
2 ｐｃｍはＦＣｈｅｘに等しい。縦軸はメンバーシップ
値発生器５２から得られる０. １刻みのメンバーシップ
値及びそのｈｅｘアドレス表示が示されている。この例
では、図１４のメンバーシップ関数はファジィ集合「正
しく合っている(reasonably on target)」を表わしてい
る。
【０１０１】関数／メンバーシップ値表７０内のメモリ
マップは表８に示されている。この例はチャネル４に対
するＰＩ関数に関しているので、メモリに記憶された値
はＡ１１＝１、Ａ１０＝０及びＡ９＝０；Ａ８＝１、Ａ
７＝０及びＡ６＝０である。詳述したように、これらの
値はセルパラメータラッチ３２から得られる。メンバー
シップ値発生器５２から得られる０. １刻みのメンバー
シップグレード表示及びそのｈｅｘ値が示されている。
詳述したように、０から１。０のメンバーシップ値を有
する第１の行は曲線の右半分についての上位限界メンバ
ーシップ値スレシホールド及び知識データを有する下位
アドレス空間に相当する。エンドフラッグは最終バイト
である。０から１。０のメンバーシップ値を有する第２
の行は曲線の左半分についての下位限界メンバーシップ
値スレシホールド及び知識データを有する上位アドレス
空間に相当する。
マップは表８に示されている。この例はチャネル４に対
するＰＩ関数に関しているので、メモリに記憶された値
はＡ１１＝１、Ａ１０＝０及びＡ９＝０；Ａ８＝１、Ａ
７＝０及びＡ６＝０である。詳述したように、これらの
値はセルパラメータラッチ３２から得られる。メンバー
シップ値発生器５２から得られる０. １刻みのメンバー
シップグレード表示及びそのｈｅｘ値が示されている。
詳述したように、０から１。０のメンバーシップ値を有
する第１の行は曲線の右半分についての上位限界メンバ
ーシップ値スレシホールド及び知識データを有する下位
アドレス空間に相当する。エンドフラッグは最終バイト
である。０から１。０のメンバーシップ値を有する第２
の行は曲線の左半分についての下位限界メンバーシップ
値スレシホールド及び知識データを有する上位アドレス
空間に相当する。
【０１０２】ＰＩ関数の動作について、関数選択ＰＩビ
ットは下位バッファを使用可能にする。このバッファ
は、Ａ５，Ａ４，Ａ３，Ａ２，Ａ１，Ａ０からＡ０，Ａ
５，Ａ４，Ａ３，Ａ２，Ａ１まで、メンバーシップ値発
生器アドレスラインを関数／メンバーシップ値表７０の
下位アドレス空間に切り換える。Ａ０ビットがメンバー
シップ値発生器５２から供給される各クロックパルスＭ
ＢＲ−ＣＬＫについて下位メモリアドレス空間から上位
メモリアドレス空間へ択一的に切り替わることができ
る。従って、再構成可能セルがアクテイブでありかつメ
ンバーシップ値発生器が増分された時には、メンバーシ
ップ値表は表８に示された構成をとる。
ットは下位バッファを使用可能にする。このバッファ
は、Ａ５，Ａ４，Ａ３，Ａ２，Ａ１，Ａ０からＡ０，Ａ
５，Ａ４，Ａ３，Ａ２，Ａ１まで、メンバーシップ値発
生器アドレスラインを関数／メンバーシップ値表７０の
下位アドレス空間に切り換える。Ａ０ビットがメンバー
シップ値発生器５２から供給される各クロックパルスＭ
ＢＲ−ＣＬＫについて下位メモリアドレス空間から上位
メモリアドレス空間へ択一的に切り替わることができ
る。従って、再構成可能セルがアクテイブでありかつメ
ンバーシップ値発生器が増分された時には、メンバーシ
ップ値表は表８に示された構成をとる。
【０１０３】
【表８】 表９に示されたファジィレベル集合情報の用途を例示す
るために、サンプルされデジタル化された時のチャネル
４は4.2 ボルトつまりＣＤｈｅｘの値を有しているもの
とする。
るために、サンプルされデジタル化された時のチャネル
４は4.2 ボルトつまりＣＤｈｅｘの値を有しているもの
とする。
【０１０４】
【表９】 表１０は本発明により発生した処理を示している。
【０１０５】
【表１０】 特に、メンバーシップ値発生器の出力の値、メンバーシ
ップ値表の出力、及び確認／非確認論理による比較が示
されている。最右欄に示されているように、より小ある
いは等しいまたはより大あるいは等しいという論理条件
に対してノーの結果あるいはエンドフラッグが得られる
まで各ＭＶＴ出力値が上位及び下位スレシホールド値対
に対して比較される。この例では、得られたメンバーシ
ップ値はＣＣｈｅｘに相当し、約０．４のメンバーシッ
プグレードに相当する「００１００１」である。従っ
て、ターゲット測定はファジィ集合「正しく合っている
(reasonably on target)」の０．４のメンバーシップ度
を有している。
ップ値表の出力、及び確認／非確認論理による比較が示
されている。最右欄に示されているように、より小ある
いは等しいまたはより大あるいは等しいという論理条件
に対してノーの結果あるいはエンドフラッグが得られる
まで各ＭＶＴ出力値が上位及び下位スレシホールド値対
に対して比較される。この例では、得られたメンバーシ
ップ値はＣＣｈｅｘに相当し、約０．４のメンバーシッ
プグレードに相当する「００１００１」である。従っ
て、ターゲット測定はファジィ集合「正しく合っている
(reasonably on target)」の０．４のメンバーシップ度
を有している。
【０１０６】
【発明の効果】以上説明したように、本発明によれば、
大きいスループットの生データーメンバーシップグレー
ド変換を可能にする高度にフレキシブルな再構成可能な
電子回路が提供される。一例として、信号条件付けされ
た、マルチプレックスセンサ入力及びアナログーデジタ
ル変換器が離散入力ポートによって置き換えることがで
きる。このポートは、スピーチ、スペクトラム特性等の
他の機械的入力を表わすデジタルワードを与える。他の
例として、別の推論状態マシン及びデジタルーアナログ
変換器が所与のプロセスにたいするモニタ及び制御を与
える。圧力、加速度あるいはロボットの動作のようなパ
ラメータはサンプルされ、２進表示に変換され、次にメ
ンバーシップ値に変換される。一例として、二入力デー
タ構成について、両メンバーシップ値はファジィ値の結
果を決定する表駆動最大／最小状態マシンに適用でき
る。次に、この値は、知識システムを含むメンバーシッ
プー２進値変換器に送られる。これはデジタルーアナロ
グ変換器の入力へ送られる。デジタルーアナログ変換器
の出力はモータ速度あるいは圧力弁などの物理的システ
ムを制御する校正電圧である。
大きいスループットの生データーメンバーシップグレー
ド変換を可能にする高度にフレキシブルな再構成可能な
電子回路が提供される。一例として、信号条件付けされ
た、マルチプレックスセンサ入力及びアナログーデジタ
ル変換器が離散入力ポートによって置き換えることがで
きる。このポートは、スピーチ、スペクトラム特性等の
他の機械的入力を表わすデジタルワードを与える。他の
例として、別の推論状態マシン及びデジタルーアナログ
変換器が所与のプロセスにたいするモニタ及び制御を与
える。圧力、加速度あるいはロボットの動作のようなパ
ラメータはサンプルされ、２進表示に変換され、次にメ
ンバーシップ値に変換される。一例として、二入力デー
タ構成について、両メンバーシップ値はファジィ値の結
果を決定する表駆動最大／最小状態マシンに適用でき
る。次に、この値は、知識システムを含むメンバーシッ
プー２進値変換器に送られる。これはデジタルーアナロ
グ変換器の入力へ送られる。デジタルーアナログ変換器
の出力はモータ速度あるいは圧力弁などの物理的システ
ムを制御する校正電圧である。
【０１０７】本発明のセルデザインは、割り込みが中央
ファジィコントローラあるいはプロセッサに発生される
前に、時間周期にわたって所与のチャネルのメンバーシ
ップ値を記録するために使用される。このために、処理
つまりファジィ演算が実行される前に、メンバーシップ
値のブロックが各チャネルについて獲得できる。
ファジィコントローラあるいはプロセッサに発生される
前に、時間周期にわたって所与のチャネルのメンバーシ
ップ値を記録するために使用される。このために、処理
つまりファジィ演算が実行される前に、メンバーシップ
値のブロックが各チャネルについて獲得できる。
【０１０８】別のＥＥＰＲＯＭの助けにより、複雑な関
数が実現でき、制限のない能力を仮想的にいかなる関数
にも適合させることができる。メンバーシップ値発生器
の出力アドレスは、ファジィレベル集合値のデータを含
む第１のＥＥＰＲＯＭ及び関連のメンバーシップ値を含
む第２のＥＥＰＲＯＭを選択する。第１のＥＥＰＲＯＭ
の各知識データにたいして、第２のＥＥＰＲＯＭは関連
のメンバーシップ値を出力する。生デジタルサンプルが
メンバーシップ関数のレベル集合内にある場合には、第
２のＥＥＰＲＯＭからのメンバーシップ値がラッチされ
る。
数が実現でき、制限のない能力を仮想的にいかなる関数
にも適合させることができる。メンバーシップ値発生器
の出力アドレスは、ファジィレベル集合値のデータを含
む第１のＥＥＰＲＯＭ及び関連のメンバーシップ値を含
む第２のＥＥＰＲＯＭを選択する。第１のＥＥＰＲＯＭ
の各知識データにたいして、第２のＥＥＰＲＯＭは関連
のメンバーシップ値を出力する。生デジタルサンプルが
メンバーシップ関数のレベル集合内にある場合には、第
２のＥＥＰＲＯＭからのメンバーシップ値がラッチされ
る。
【０１０９】ハードウエアだけでアナログあるいは離散
生データをメンバーシップグレードに変換する本発明の
能力が、変換法のソフトウエアの実行による従来法では
知られていない大きいスループットのリアルタイムファ
ジィシステムを可能とした。更に、ハードウエアのフレ
キシビリテイは、新しい要求が発生した時に、コストの
かかるハードウエアの変更をせずに、容易なメンバーシ
ップ関数の変更を可能にした。多重入力センサデータを
取り扱う本発明の能力によって、単一の物理的システム
からの異なったマシン入力がファジィコントローラによ
り数学的に取り扱われる埋め込みリアルタイムファジィ
システムが可能である。更に、モジュラデザインのため
に、ビルデングブロック手法が複雑なファジィシステム
の分野に適用できる。
生データをメンバーシップグレードに変換する本発明の
能力が、変換法のソフトウエアの実行による従来法では
知られていない大きいスループットのリアルタイムファ
ジィシステムを可能とした。更に、ハードウエアのフレ
キシビリテイは、新しい要求が発生した時に、コストの
かかるハードウエアの変更をせずに、容易なメンバーシ
ップ関数の変更を可能にした。多重入力センサデータを
取り扱う本発明の能力によって、単一の物理的システム
からの異なったマシン入力がファジィコントローラによ
り数学的に取り扱われる埋め込みリアルタイムファジィ
システムが可能である。更に、モジュラデザインのため
に、ビルデングブロック手法が複雑なファジィシステム
の分野に適用できる。
【０１１０】Ｚ、Ｓ及びＰＩ関数あるいはその組合せを
構成するレベル集合のデータが、ハードウエアをオンラ
インのままで容易にリプログラムできる。本発明のフレ
キシブル設計はオンラインシステム再構成可能性を基礎
としている。つまり、多重入力データシステムで再構成
可能セル関数選択及びチャネル選択を制御するファーム
ウエアと、その選択チャネルメンバーシップ関数リプロ
グラム能力とである。また、セルのモジュラ設計によ
り、多重ファジィセルがメンバーシッププロセッサと共
に分散ファジィシステムに組み込み可能となった。セル
の設計のために、特定のインタフェースに依存しないこ
とから、異なったデジタルインタフェースの選択が可能
となった。
構成するレベル集合のデータが、ハードウエアをオンラ
インのままで容易にリプログラムできる。本発明のフレ
キシブル設計はオンラインシステム再構成可能性を基礎
としている。つまり、多重入力データシステムで再構成
可能セル関数選択及びチャネル選択を制御するファーム
ウエアと、その選択チャネルメンバーシップ関数リプロ
グラム能力とである。また、セルのモジュラ設計によ
り、多重ファジィセルがメンバーシッププロセッサと共
に分散ファジィシステムに組み込み可能となった。セル
の設計のために、特定のインタフェースに依存しないこ
とから、異なったデジタルインタフェースの選択が可能
となった。
【０１１１】更に、本発明のハードウエアは、選択チャ
ネルからのデジタル化生データが現プロセスから獲得で
きるところだけにおいて学習するように再構成できる。
また、中央ファジィコントローラ／プロセッサによって
そのチャネルについてメンバーシップ関数を成すレベル
集合データが決定された時に、ＥＥＰＲＯＭのそのチャ
ネルのメモリブロックが再構成できる。回路要素が棚ざ
らしにされないので、アプリケーシヨン専用集積回路を
用いて、単チャネルセルをセンサに埋め込んだ埋め込み
用途におけるコンパチブルなワンチップファジィセルを
得るように翻訳を実現できる。
ネルからのデジタル化生データが現プロセスから獲得で
きるところだけにおいて学習するように再構成できる。
また、中央ファジィコントローラ／プロセッサによって
そのチャネルについてメンバーシップ関数を成すレベル
集合データが決定された時に、ＥＥＰＲＯＭのそのチャ
ネルのメモリブロックが再構成できる。回路要素が棚ざ
らしにされないので、アプリケーシヨン専用集積回路を
用いて、単チャネルセルをセンサに埋め込んだ埋め込み
用途におけるコンパチブルなワンチップファジィセルを
得るように翻訳を実現できる。
【図１】本発明の再構成可能ファジィセルのブロック図
【図２】本発明の再構成可能ファジィセルのハードウエ
ア要素の詳細ブロック図
ア要素の詳細ブロック図
【図３】バスインタフェースの概略ブロック図
【図４】メンバーシップ値／ラインスイッチャ論理回路
の概略ブロック図
の概略ブロック図
【図５】メンバーシップ値確認／非確認論理回路及び制
御ラインスイッチャ回路の概略ブロック
御ラインスイッチャ回路の概略ブロック
【図６】ファジィセルデータ／パラメータインタフェー
ス論理回路の概略ブロック図
ス論理回路の概略ブロック図
【図７】ファジィセル制御論理回路の概略ブロック図
【図８】アナログーメンバーシップ値変換モードの機能
フローの一部のブロック図
フローの一部のブロック図
【図９】アナログーメンバーシップ値変換モードの機能
フローの残り部のブロック図
フローの残り部のブロック図
【図１０】学習モードの機能フローのブロック図
【図１１】セルノメンバーシップ値表を再構成するモー
ドの機能フローのブロック図
ドの機能フローのブロック図
【図１２】Ｚ関数を示すグラフ
【図１３】Ｓ関数を示すグラフ
【図１４】ＰＩ関数を示すグラフ
【図１５】図１４のＰＩ関数のメンバーシップ値特性を
示す図
示す図
【図１６】本発明の代表的なタイミングチヤートを示す
図
図
１０ バスインタフェース ３０ ファジィセルデータ／パラメータインタフェー
ス ５０ メンバーシップ値／ラインスイッチャ ７０ 関数／メンバーシップ値表 １００ デジタル比較器 １２０ メンバーシップ値確認／非確認論理 １４０ 信号条件付きセンサデータ １５０ アナログインタフェース １７０ ファジィセル制御論理 ２００ 最終値検出論理
ス ５０ メンバーシップ値／ラインスイッチャ ７０ 関数／メンバーシップ値表 １００ デジタル比較器 １２０ メンバーシップ値確認／非確認論理 １４０ 信号条件付きセンサデータ １５０ アナログインタフェース １７０ ファジィセル制御論理 ２００ 最終値検出論理
Claims (15)
- 【請求項１】 コンピユータシステムに用いて、Ｚ関
数，Ｓ関数ないしＰＩ関数のレベルセットあるいはそれ
らの混成との比較に基づいて、アナログセンサの生デー
タをメンバーシップグレードのファジィ集合に変換する
再構成可能ファジィセルであって、 複数のアドレス空間にメンバーシップ及びパラメータ情
報のビットを記憶する不揮発メモリ手段と、 制御信号を発生しかつパラメータ信号を用いることによ
り、前記再構成可能ファジィセルの動作を制御し整合す
る制御回路手段と、 前記パラメータ信号を記憶し送信するデータ／パラメー
タインタフェース手段と、 複数のセンサチャネルを有し、前記制御信号に応答し、
前記パラメータ信号に応答して前記アナログセンサデー
タを受信しデジタル表示に変換するアナログインタフェ
ース回路手段と、 前記制御信号に応答し、前記パラメータ信号に基づいて
前記選択されたレベルセット中の前記センサデータの前
記デジタル表示のメンバーシップ度を決定するメンバー
シップ値回路手段と、 前記制御信号に応答し、前記パラメータ情報を前記デー
タ／パラメータインタフェース手段に送信しかつ前記メ
ンバーシップグレードのファジィ集合及び前記センサデ
ータの前記デジタル表示を前記コンピュータに送信する
バスインタフェース回路手段と、 を具備したことを特徴とする再構成可能ファジィセル。 - 【請求項２】 前記メンバーシップ値回路手段が、前記
不揮発メモリ手段中に含まれており、前記関数の各々に
ついてのレベルセットデータを記憶するメンバーシップ
表手段を有する請求項１記載の再構成可能ファジィセ
ル。 - 【請求項３】 前記メンバーシップ値回路手段が、前記
センサデータの前記デジタル表示に比較するために、前
記レベルセットデータを含む前記不揮発メモリ手段中の
前記複数のアドレス空間の適正なものを選択するライン
スイッチャ手段を有する請求項２記載の再構成可能ファ
ジィセル。 - 【請求項４】 前記メンバーシップ値回路手段が、更
に、メンバーシップグレードを推論する比較器手段を有
する請求項３記載の再構成可能ファジィセル。 - 【請求項５】 前記メンバーシップ値回路手段が、更
に、前記比較器手段中の前記センサデータの前記デジタ
ル表示に比較するために、前記ラインスイッチャ手段に
より選択された前記アドレス空間に基づいて前記レベル
セットデータを検索するメンバーシップ値発生手段を有
する請求項４記載の再構成可能ファジィセル。 - 【請求項６】 前記メンバーシップ値回路手段が、更
に、前記比較器手段の出力を評価し、その結果を前記メ
ンバーシップ値回路手段に帰還する確認／非確認手段を
有する請求項５記載の再構成可能ファジィセル。 - 【請求項７】 前記メンバーシップ値回路手段が、更
に、前記選択されたレベルセットデータを含む前記アド
レス空間が最終値状態に到達した時を検出する最終値検
出手段を有する請求項５記載の再構成可能ファジィセ
ル。 - 【請求項８】 前記前記データ／パラメータインタフェ
ース手段がゲイン、関数及びチャネル選択パラメータを
有する請求項１記載の再構成可能ファジィセル。 - 【請求項９】 前記前記データ／パラメータインタフェ
ース手段が、生デジタルセンサデータ記憶手段とレベル
セットメンバーシップデータ記憶手段とを有する請求項
１記載の再構成可能ファジィセル。 - 【請求項１０】 前記アナログインタフェース回路手段
が、前記パラメータ信号に基づいて前記センサデータを
スケーリングするプログラマブルゲイン演算増幅器手段
を有する請求項１記載の再構成可能ファジィセル。 - 【請求項１１】 前記アナログインタフェース回路手段
が、前記コンピュータシステムによる前記制御信号に応
答して、前記センサデータの前記デジタル表示を受信す
る請求項１記載の再構成可能ファジィセル。 - 【請求項１２】 前記メンバーシップ表手段中に記憶さ
れている前記レベルセットデータが再構成可能である請
求項１記載の再構成可能ファジィセル。 - 【請求項１３】 コンピユータシステムに用いて、Ｚ関
数，Ｓ関数ないしＰＩ関数のレベルセットあるいはそれ
らの混成との比較に基づいて、アナログセンサの生デー
タをメンバーシップグレードのファジィ集合に変換する
再構成可能ファジィセルであって、 複数のアドレス空間にメンバーシップ及びパラメータ情
報のビットを記憶する不揮発メモリ手段と、 制御信号を発生しかつパラメータ信号を用いることによ
り、前記再構成可能ファジィセルの動作を制御し整合す
る制御回路手段と、 前記パラメータ信号を記憶し送信するゲイン、関数及び
チャネル選択パラメータを有し、更に生デジタルセンサ
データ記憶手段とレベルセットメンバーシップデータ記
憶手段とを有するデータ／パラメータインタフェース手
段と、 複数のセンサチャネルを有し、前記制御信号に応答し、
前記パラメータ信号に応答して前記アナログセンサデー
タを受信しデジタル表示に変換するアナログインタフェ
ース回路手段と、 前記アナログインタフェース回路手段は前記パラメータ
信号に基づいて前記センサデータをスケーリングするプ
ログラマブルゲイン演算増幅器手段を有している、 前記制御信号に応答し、前記パラメータ信号に基づいて
前記選択されたレベルセット中の前記センサデータの前
記デジタル表示のメンバーシップ度を決定するメンバー
シップ値回路手段と、 前記メンバーシップ値回路手段が、 前記不揮発メモリ手段中に含まれており、前記関数の各
々につ いてのレベルセットデータを記憶するメンバー
シップ表手段と、 前記センサデータの前記デジタル表示に比較するため
に、前記 レベルセットデータを含む前記不揮発メモリ
手段中の前記複数の アドレス空間の適正なものを選択
するラインスイッチャ手段と、 前記選択されたレベルセットデータを含む前記アドレス
空間が 最終値状態に到達した時を検出する最終値検出
手段と、 メンバーシップグレードを推論する比較器手段と、 前記比較器手段中の前記センサデータの前記デジタル表
示に比 較するために、前記ラインスイッチャ手段によ
り選択された前記 アドレス空間に基づいて前記レベル
セットデータを検索するメン バーシップ値発生手段
と、 前記比較器手段の出力を評価し、その結果を前記メンバ
ーシッ プ値回路手段に帰還する確認／非確認手段と、 を有しており、 前記制御信号に応答し、前記パラメータ情報を前記デー
タ／パラメータインタフェース手段に送信しかつ前記メ
ンバーシップグレードのファジィ集合及び前記センサデ
ータの前記デジタル表示を前記コンピュータに送信する
バスインタフェース回路手段と、 を具備したことを特徴とする再構成可能ファジィセル。 - 【請求項１４】 前記アナログインタフェース回路手段
が、前記コンピュータシステムによる前記制御信号に応
答して、前記センサデータの前記デジタル表示を受信す
る請求項１３記載の再構成可能ファジィセル。 - 【請求項１５】 前記メンバーシップ表手段中に記憶さ
れている前記レベルセットデータが再構成可能である請
求項１３記載の再構成可能ファジィセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US761566 | 1991-09-18 | ||
| US07/761,566 US5259063A (en) | 1991-09-18 | 1991-09-18 | Reconfigurable fuzzy cell |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05282475A true JPH05282475A (ja) | 1993-10-29 |
Family
ID=25062605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4275042A Pending JPH05282475A (ja) | 1991-09-18 | 1992-09-18 | 再構成可能ファジィセル |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5259063A (ja) |
| EP (1) | EP0539246A2 (ja) |
| JP (1) | JPH05282475A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0509796A3 (en) * | 1991-04-15 | 1993-05-12 | Mikuni Corporation | Defuzzifier circuit |
| EP0557675B1 (en) * | 1992-02-28 | 1995-07-19 | STMicroelectronics S.r.l. | A fuzzy logic electronic controller and associated method for setting up memories thereof |
| JPH06110696A (ja) * | 1992-09-29 | 1994-04-22 | Nippon Motorola Ltd | ファジイ推論のグレード演算回路 |
| IL107409A (en) * | 1992-10-30 | 1999-03-12 | Gen Electric | Electronic control system for devices with programmable parameters containing vague logic control that can be programmed and reconfigured |
| DE4406498C1 (de) * | 1994-02-28 | 1995-04-27 | Siemens Ag | Selbstprogrammierende Schaltungsanordnung |
| EP0675431A1 (en) * | 1994-03-31 | 1995-10-04 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Method for memorizing membership functions in a fuzzy logic processor |
| FR2733611B1 (fr) * | 1995-04-28 | 1997-06-13 | Sgs Thomson Microelectronics | Procede de mise en service d'un circuit integre |
| US5765026A (en) * | 1995-06-16 | 1998-06-09 | International Business Machines Corporation | Method for implementing state machine using link lists by dividing each one of the combinations into an initial section, an immediate section, and a final section |
| TWI220192B (en) * | 2001-11-06 | 2004-08-11 | Mediatek Inc | Memory access method and apparatus in ICE system |
| US6683553B1 (en) * | 2002-09-26 | 2004-01-27 | Sun Microsystems, Inc. | Mechanism for transmitting from a sensor assembly to an acquisition system a message that includes self-describing information |
| US8379051B2 (en) * | 2007-08-22 | 2013-02-19 | The Boeing Company | Data set conversion systems and methods |
| US9202234B2 (en) * | 2011-12-08 | 2015-12-01 | Sharp Laboratories Of America, Inc. | Globally assembled, locally interpreted conditional digital signage playlists |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5417393B2 (ja) * | 1973-04-25 | 1979-06-29 | ||
| US4694418A (en) * | 1984-03-23 | 1987-09-15 | Omron Tateisi Electronics Co. | Fuzzy logic basic circuit and fuzzy logic integrated circuit operable in current mode |
| US4716540A (en) * | 1984-07-06 | 1987-12-29 | Omron Tateisi Electronics Co. | Multi-functional fuzzy logic circuit |
| JPS61218323A (ja) * | 1985-03-20 | 1986-09-27 | 株式会社東芝 | 事故判定方法 |
| JPH0682396B2 (ja) * | 1985-10-22 | 1994-10-19 | オムロン株式会社 | メンバーシップ関数合成装置およびファジィ・システム |
| EP0241286B2 (en) * | 1986-04-11 | 1994-11-09 | Mitsubishi Denki Kabushiki Kaisha | An auto-tuning controller |
| US4809222A (en) * | 1986-06-20 | 1989-02-28 | Den Heuvel Raymond C Van | Associative and organic memory circuits and methods |
| JPH0698903B2 (ja) * | 1986-08-06 | 1994-12-07 | 本田技研工業株式会社 | 車両走行制御装置 |
| DE3878032T2 (de) * | 1987-05-19 | 1993-05-19 | Honda Motor Co Ltd | Fahrzeug-regelsystem. |
| JPH02132502A (ja) * | 1988-07-28 | 1990-05-22 | Omron Tateisi Electron Co | ファジィ制御装置における動作方法および調整装置 |
| US5167005A (en) * | 1988-08-19 | 1992-11-24 | Research Development Corporation Of Japan | Fuzzy computer |
| JPH02155044A (ja) * | 1988-12-07 | 1990-06-14 | Aputo Instr Kk | 真理値フロー推論装置 |
| EP0402143B1 (en) * | 1989-06-07 | 1994-08-31 | Canon Kabushiki Kaisha | Image forming apparatus |
| US5046019A (en) * | 1989-10-13 | 1991-09-03 | Chip Supply, Inc. | Fuzzy data comparator with neural network postprocessor |
-
1991
- 1991-09-18 US US07/761,566 patent/US5259063A/en not_active Expired - Fee Related
-
1992
- 1992-09-16 EP EP92402532A patent/EP0539246A2/en not_active Withdrawn
- 1992-09-18 JP JP4275042A patent/JPH05282475A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0539246A3 (ja) | 1994-03-09 |
| US5259063A (en) | 1993-11-02 |
| EP0539246A2 (en) | 1993-04-28 |
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