JPH05281302A - Test circuit - Google Patents
Test circuitInfo
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- JPH05281302A JPH05281302A JP4080198A JP8019892A JPH05281302A JP H05281302 A JPH05281302 A JP H05281302A JP 4080198 A JP4080198 A JP 4080198A JP 8019892 A JP8019892 A JP 8019892A JP H05281302 A JPH05281302 A JP H05281302A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はテスト回路に関し、特に
テスト信号入力兼用端子の動作確認を行う回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a test circuit, and more particularly to a circuit for confirming the operation of a test signal input / output terminal.
【０００２】[0002]
【従来の技術】図３は、出力端子をテスト信号入力端子
と兼用した場合の、出力端子周辺部のテスト回路のブロ
ック図である。図３において、従来、この種のテスト回
路において、通常動作時はテストモード設定信号３２，
３３がテストモード設定回路２６から出力されない為、
テスト信号入力兼用端子１７には、内部信号２４が出力
され、出力端子３６には内部信号３７が出力される。2. Description of the Related Art FIG. 3 is a block diagram of a test circuit around an output terminal when the output terminal is also used as a test signal input terminal. In FIG. 3, conventionally, in a test circuit of this type, the test mode setting signal 32,
Since 33 is not output from the test mode setting circuit 26,
The internal signal 24 is output to the test signal input / output terminal 17, and the internal signal 37 is output to the output terminal 36.
【０００３】次にテストモード設定信号３３が出力され
るテストモードに設定した時は、テストモード設定信号
３３により、クロックド出力バッファ１９はＯＦＦし、
クロックド入力バッファ２０はＯＮする。よって、テス
ト信号入力兼用出力端子１７よりテスト信号２５が入力
される。また、出力端子３６には、通常動作時と同様内
部信号３７が出力される。Next, when the test mode in which the test mode setting signal 33 is output is set, the clocked output buffer 19 is turned off by the test mode setting signal 33,
The clocked input buffer 20 is turned on. Therefore, the test signal 25 is input from the test signal input / output terminal 17. Further, the internal signal 37 is output to the output terminal 36 as in the normal operation.
【０００４】テストモード設定信号３２が出力されるテ
ストモードに設定した時は、テスト信号入力兼用出力端
子１７から、前記テストモード設定信号３３が出力され
るテストモードと同様テスト信号２５が入力されるが、
出力端子３６にはテストモード設定信号３２によりクロ
ックド出力バッファ１８はＯＦＦし、クロックド出力バ
ッファ３４はＯＮする為、内部信号２４が出力される。When the test mode in which the test mode setting signal 32 is output is set, the test signal 25 is input from the test signal input / output terminal 17 similarly to the test mode in which the test mode setting signal 33 is output. But,
The internal signal 24 is output to the output terminal 36 because the clocked output buffer 18 is turned off and the clocked output buffer 34 is turned on by the test mode setting signal 32.
【０００５】尚、図３において、インバータ２１，３５
があり、クロックド出力バッファ１８，１９，３４があ
り、またクロックド入力バッファ２０がある。In FIG. 3, inverters 21 and 35 are provided.
There is a clocked output buffer 18, 19, 34, and there is also a clocked input buffer 20.
【０００６】[0006]
【発明が解決しようとする課題】この従来のテスト信号
入力兼用出力端子１７を有するテスト回路では、テスト
信号入力兼用出力端子１７をテスト信号入力として使用
する場合、テスト信号入力兼用出力端子１７の出力状態
の動作確認ができない為、他の出力端子３６に出力しな
ければならない。しかし通常、出力端子３６は２値出力
なので、他の出力端子３６にテスト信号入力兼用出力端
子１７の値を出力するテストモードと出力端子３６本来
の値を出力するテストモードを設定しなければならない
問題点があった。In the conventional test circuit having the test signal input / output terminal 17, when the test signal input / output terminal 17 is used as the test signal input, the output of the test signal input / output terminal 17 is output. Since the operation of the state cannot be confirmed, it must be output to another output terminal 36. However, since the output terminal 36 is normally a binary output, it is necessary to set a test mode for outputting the value of the test signal input / output terminal 17 to another output terminal 36 and a test mode for outputting the original value of the output terminal 36. There was a problem.
【０００７】本発明の目的は、前記問題点を解決し、多
数のテストモードを設定することなく、兼用出力端子の
動作確認を行えるようにしたテスト回路を提供すること
にある。An object of the present invention is to solve the above-mentioned problems and to provide a test circuit capable of confirming the operation of a dual-purpose output terminal without setting a large number of test modes.
【０００８】[0008]
【課題を解決するための手段】本発明のテスト回路の構
成は、テストモード時、テストモード設定信号を出力す
るテストモード設定回路と、前記テストモード設定信号
により出力状態とテスト信号入力状態とに切り換えられ
るテスト信号入力兼用出力端子と、テストモード設定信
号により出力状態と多値信号出力状態とに切り換えられ
る多値信号出力兼用出力端子と、前記テスト信号入力兼
用出力端子と多値信号出力兼用出力端子の本来の出力値
が判定できる多値信号を発生させる多値信号発生回路と
を備える事を特徴とする。A test circuit according to the present invention has a test mode setting circuit for outputting a test mode setting signal in a test mode, and an output state and a test signal input state according to the test mode setting signal. A test signal input / output terminal that can be switched, a multi-value signal output / output terminal that can be switched between an output state and a multi-value signal output state by a test mode setting signal, the test signal input / output terminal and a multi-value signal output / output And a multi-value signal generation circuit for generating a multi-value signal capable of determining the original output value of the terminal.
【０００９】[0009]
【実施例】図１は本発明の一実施例である、テスト信号
入力兼用出力端子を有したテスト回路のブロック図であ
る。1 is a block diagram of a test circuit having a test signal input / output terminal according to an embodiment of the present invention.
【００１０】図１において、本実施例のテスト回路は、
多値信号発生回路１４と、クロックド出力バッファ１
８，１９と、クロックド入力バッファ２０と、インバー
タ２１と、テストモード設定回路２６とを備えている。In FIG. 1, the test circuit of this embodiment is
Multilevel signal generation circuit 14 and clocked output buffer 1
8 and 19, a clocked input buffer 20, an inverter 21, and a test mode setting circuit 26.
【００１１】ここで、多値信号発生回路１４は、抵抗
３，４，５と、アナログスイッチ２，６，７，８，９
と、ＮＡＮＤゲート１０，１１，１２，１３及びインバ
ータ２８，２９からなるセレクタ回路１５と、電源端子
１とを備えている。Here, the multi-level signal generation circuit 14 includes resistors 3, 4, 5 and analog switches 2, 6, 7, 8, 9.
And a selector circuit 15 including NAND gates 10, 11, 12, 13 and inverters 28, 29, and a power supply terminal 1.
【００１２】通常動作時は、テストモード設定信号２２
が出力されない為、クロックド出力バッファ１８，１９
はＯＮし、クロックド入力バッファ２０はＯＦＦし、多
値信号出力兼用端子１６には内部信号２３が、テスト信
号兼用出力端子１７には内部信号２４がそれぞれ出力さ
れる。During normal operation, the test mode setting signal 22
Is not output, clocked output buffers 18, 19
Is turned on, the clocked input buffer 20 is turned off, and the internal signal 23 is output to the multi-level signal output / output terminal 16 and the internal signal 24 is output to the test signal / output terminal 17.
【００１３】一方、テストモード時は、テストモード規
定信号２２がテストモード設定回路２６より出力され、
クロックド出力バッファ１９はＯＦＦし、クロックド入
力バッファ２０はＯＮし、テスト信号入力兼用出力端子
１７よりテスト信号２５が入力される。On the other hand, in the test mode, the test mode defining signal 22 is output from the test mode setting circuit 26,
The clocked output buffer 19 is turned off, the clocked input buffer 20 is turned on, and the test signal 25 is input from the test signal input / output terminal 17.
【００１４】テストモード設定信号２２は、多値信号発
生回路１４のＮＡＮＤゲート１０，１１，１２，１３に
入力され、アナログスイッチ６，７，８，９のＯＮ，Ｏ
ＦＦ制御は、内部信号２３，２４の値により制御される
様になる。The test mode setting signal 22 is input to the NAND gates 10, 11, 12 and 13 of the multi-level signal generating circuit 14 and the analog switches 6, 7, 8 and 9 are turned on and off.
The FF control is controlled by the values of the internal signals 23 and 24.
【００１５】また、テストモード設定信号２２により、
アナログスイッチ２はＯＮし、電源端子１とＧＮＤ２７
の電位は抵抗３，４，５により分圧される。この時、電
源端子１の電圧をＶＤＤ〔ｖ〕、ＧＮＤ２７の電圧を０
〔ｖ〕、抵抗３，４，５を同一の抵抗値を持った抵抗で
あると仮定した時、アナログスイッチ６のソースにはＶ
ＤＤ〔ｖ〕がアナログスイッチのソースには２／３ＶＤ
Ｄ〔ｖ〕が、アナログスイッチ８のソースには１／３Ｖ
ＤＤ〔ｖ〕が、アナログスイッーチのソースには０ｖの
電位が、それぞれ供給される。Further, by the test mode setting signal 22,
The analog switch 2 is turned on, the power supply terminal 1 and the GND 27
The potential of is divided by resistors 3, 4 and 5. At this time, the voltage of the power supply terminal 1 is VDD [v] and the voltage of the GND 27 is 0
[V], assuming that the resistors 3, 4, and 5 are resistors having the same resistance value, V is applied to the source of the analog switch 6.
DD [v] is 2 / 3VD for the source of analog switch
D [v] is 1 / 3V to the source of the analog switch 8.
DD [v] is supplied with a potential of 0 V to the source of the analog switch.
【００１６】以上の事から、多値信号発生回路１４から
出力される多値信号は、内部信号２３，２４が共に“Ｌ
レベル”の時、アナログスイッチ８のみＯＮし０ｖの値
を出力し、内部信号２３が“Ｈレベル”、内部信号２４
が“Ｌレベル”の時は、アナログスイッチ８のみＯＮ
し、１／３ＶＤＤ〔ｖ〕の値を出力し、内部信号２３が
“Ｌレベル”、内部信号２４が“Ｈレベル”の時は、ア
ナログスイッチ７のみＯＮし、２／３ＶＤＤ〔ｖ〕の値
を出力し、内部信号２３，２４が共に“Ｈレベル”の
時、アナログスイッチ６のみＯＮし、ＶＤＤ〔ｖ〕の値
を出力する。この多値信号はテストモード時、多値信号
出力兼用出力端子１６より出力される。尚、通常動作時
はアナログスイッチ６，７，８，９はＯＦＦしている
為、多値信号は出力しない。From the above, in the multilevel signal output from the multilevel signal generation circuit 14, both the internal signals 23 and 24 are "L".
At the time of "level", only the analog switch 8 is turned on to output the value of 0v, the internal signal 23 is "H level", the internal signal 24
Is "L level", only analog switch 8 is ON
When the internal signal 23 is "L level" and the internal signal 24 is "H level", only the analog switch 7 is turned on and the value of 2/3 VDD [v] is output. When both the internal signals 23 and 24 are "H level", only the analog switch 6 is turned on and the value of VDD [v] is output. This multilevel signal is output from the multilevel signal output / output terminal 16 in the test mode. Since the analog switches 6, 7, 8 and 9 are off during normal operation, no multi-level signal is output.
【００１７】図２は本発明の他の実施例を示すブロック
図である。FIG. 2 is a block diagram showing another embodiment of the present invention.
【００１８】図２において、本実施例は、図１の多値信
号発生回路１４を他の回路１４′に置き換えたものであ
る。図１では、アナログスイッチ６，７，８，９のソー
スに供給する電圧を、電源端子１とＧＮＤ２７の間の電
圧を抵抗３，４，５により分圧し発生していたが、図２
の実施例ではそれぞれ電圧値の相異った電源端子１，３
０，３１より供給する様にしたものである。その他の部
分は、図１と同様の動作をするため、説明は省略する。In FIG. 2, in this embodiment, the multilevel signal generation circuit 14 of FIG. 1 is replaced with another circuit 14 '. In FIG. 1, the voltage supplied to the sources of the analog switches 6, 7, 8 and 9 is generated by dividing the voltage between the power supply terminal 1 and the GND 27 by the resistors 3, 4 and 5.
In this embodiment, power supply terminals 1 and 3 having different voltage values are provided.
It is designed to be supplied from 0, 31. The other parts operate in the same manner as in FIG. 1, and therefore their explanations are omitted.
【００１９】[0019]
【発明の効果】以上説明した様に、本発明は、テストモ
ード時、テスト信号入力兼用出力端子をテスト信号入力
として使用していても、多値信号出力兼用出力端子から
テスト信号入力兼用出力端子と多値信号出力兼用出力端
子の出力状態の値を判定できる多値信号を出力する事
で、従来の様に複数のテストモードを設定する事なく、
テスト信号入力兼用端子の動作確認を行え、また複数の
テスト信号入力兼用出力端子をテスト信号入力として使
用していても多値信号の出力レベル数を増やすだけでテ
スト信号入力兼用出力端子の動作確認を行えるという効
果を有する。As described above, according to the present invention, in the test mode, even when the test signal input / output terminal is used as the test signal input, the multi-value signal output / output terminal is changed to the test signal input / output terminal. By outputting a multi-valued signal that can judge the value of the output state of the multi-valued signal output / output terminal, without setting multiple test modes as in the past,
The operation of the test signal input / output terminal can be confirmed. Even if multiple test signal input / output terminals are used as the test signal input, the operation of the test signal input / output terminal can be confirmed by increasing the number of output levels of the multilevel signal. It has the effect that
【図１】本発明の一実施例であるテスト回路のブロック
図である。FIG. 1 is a block diagram of a test circuit according to an embodiment of the present invention.
【図２】本発明の一実施例であるテスト回路のブロック
図である。FIG. 2 is a block diagram of a test circuit that is an embodiment of the present invention.
【図３】従来のテスト回路のブロック図である。FIG. 3 is a block diagram of a conventional test circuit.
１，３０，３１ 電源端子 ２，６，７，８，９ アナログスイッチ ３，４，５ 抵抗 １０，１１，１２，１３ ＮＡＮＤゲート １４，１４′ 多値信号発生回路 １５ セレクタ回路 １６ 多値信号出力兼用出力端子 １７ テスト信号入力兼用出力端子 １８，１９，３４ クロックド出力バッファ ２０ クロックド入力バッファ ２１，２８，２９，３５ インバータ ２２，３２，３３ テストモード設定信号 ２３，２４ 内部信号 ２５ テスト信号 ２６ テストモード設定回路 ２７ ＧＮＤ（接地） 1, 30, 31 Power supply terminal 2, 6, 7, 8, 9 Analog switch 3, 4, 5 Resistance 10, 11, 12, 13 NAND gate 14, 14 'Multi-level signal generation circuit 15 Selector circuit 16 Multi-level signal output Shared output terminal 17 Test signal input Shared output terminal 18, 19, 34 Clocked output buffer 20 Clocked input buffer 21, 28, 29, 35 Inverter 22, 32, 33 Test mode setting signal 23, 24 Internal signal 25 Test signal 26 Test mode setting circuit 27 GND (ground)
Claims (1)
するテストモード設定回路と、前記テストモード設定信
号により出力状態とテスト信号入力状態とに切り換えら
れるテスト信号入力兼用出力端子と、前記テストモード
設定信号により前記出力状態と多値信号出力状態とに切
り換えられる多値信号出力兼用出力端子と、前記テスト
信号入力兼用出力端子と前記多値信号出力兼用出力端子
とへ出力する情報を持った内部信号より多値信号を発生
させる多値信号発生回路とを備える事を特徴とするテス
ト回路。1. A test mode setting circuit that outputs a mode setting signal in a test mode, a test signal input / output terminal that is switched between an output state and a test signal input state by the test mode setting signal, and the test mode setting signal. From an internal signal having information to be output to the multi-value signal output / output terminal that is switched between the output state and the multi-value signal output state by the, and the test signal input / output terminal and the multi-value signal output / output terminal A test circuit comprising: a multi-level signal generation circuit for generating a multi-level signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4080198A JPH05281302A (en) | 1992-04-02 | 1992-04-02 | Test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4080198A JPH05281302A (en) | 1992-04-02 | 1992-04-02 | Test circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05281302A true JPH05281302A (en) | 1993-10-29 |
Family
ID=13711692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4080198A Withdrawn JPH05281302A (en) | 1992-04-02 | 1992-04-02 | Test circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05281302A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6949947B2 (en) | 2003-11-13 | 2005-09-27 | Hynix Semiconductor Inc. | Test mode circuit of semiconductor device |
-
1992
- 1992-04-02 JP JP4080198A patent/JPH05281302A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6949947B2 (en) | 2003-11-13 | 2005-09-27 | Hynix Semiconductor Inc. | Test mode circuit of semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |