JPH05281294A - ハードウェア網羅率測定回路 - Google Patents

Abstract

(57)【要約】 【目的】 テストデータによるハードウェアの試験全体
にかかる時間を短縮し、網羅情報データの更新処理に必
要とするファイル容量を削減する。 【構成】 ハードウェアエンジン１のシミュレーション
部１０はテストデータによって論理シミュレーションを
実行し、その論理シミュレーションの実行途中結果を順
次更新処理部１１に渡す。更新処理部１１はシミュレー
ション部１０と並列に動作し、その実行途中結果をもと
に網羅情報データを更新して網羅情報データ格納バッフ
ァ１２に格納する。網羅情報データ格納バッファ１２は
データ入力部１３を介して網羅情報データ格納部４から
転送された網羅情報データを格納し、更新処理が終了し
た網羅情報データをデータ出力部１４を介して網羅情報
データ格納部４に転送する。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明はハードウェア網羅率測定回路に関
し、特にテストデータによってハードウェアを効率よく
試験するためのハードウェア網羅率測定方式に関する。

【０００２】

【従来技術】従来、この種のハードウェア網羅率測定方
式においては、ハードウェアの網羅率の測定が複数のテ
ストデータを用いて論理シミュレーションによって行わ
れている。この場合、シミュレータで論理シミュレーシ
ョンを実行し、そのときの網羅情報データを１つのテス
トデータに対して１つ生成している。したがって、ハー
ドウェアの実行情報をデータとする網羅情報データはテ
ストデータの個数分生成されることとなる。

【０００３】これらテストデータの個数分生成された網
羅情報データは上記の論理シミュレーションとは別の更
新処理によってマージされ、一つの網羅情報データに統
合されている。

【０００４】このような従来のハードウェア網羅率測定
方式では、論理シミュレーションとは別の更新処理によ
って網羅情報データの更新を行っているので、網羅情報
データが多くなるとデータ数に比例して網羅情報データ
の更新処理時間が長くなり、テストデータによるハード
ウェアの試験全体にかかる時間が長くなるという問題が
ある。

【０００５】また、論理シミュレーションとは別の更新
処理で網羅情報データの更新を行うまで、テストデータ
のデータ数に比例した数の網羅情報データが存在するこ
ととなり、これらの網羅情報データを保存するためのフ
ァイル容量を多く必要とするという問題がある。

【０００６】

【発明の目的】本発明は上記のような従来のものの問題
点を除去すべくなされたもので、テストデータによるハ
ードウェアの試験全体にかかる時間を短縮することがで
き、網羅情報データの更新処理に必要とするファイル容
量を削減することができるハードウェア網羅率測定回路
の提供を目的とする。

【０００７】

【発明の構成】本発明によるハードウェア網羅率測定回
路は、テストデータによるハードウェアの動作試験を前
記ハードウェアの網羅率を測定しながら行う論理シミュ
レーション手段と、前記論理シミュレーション手段によ
る測定結果から生成された前記ハードウェアの網羅率を
示す網羅情報を格納する格納手段と、前記論理シミュレ
ーション手段と並列に動作しかつ前記論理シミュレーシ
ョン手段による測定結果をもとに前記格納手段の内容を
更新する更新手段とを有することを特徴とする。

【０００８】

【実施例】次に、本発明の一実施例について図面を参照
して説明する。

【０００９】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、ハードウェアエンジン１の
シミュレーション部１０はテストデータによって論理シ
ミュレーションを実行し、その論理シミュレーションの
実行途中結果を順次更新処理部１１に渡す。更新処理部
１１はシミュレーション部１０と並列に動作し、シミュ
レーション部１０からの実行途中結果をもとに網羅情報
データ格納バッファ１２に格納されている網羅情報デー
タを更新する。更新処理部１１は更新した網羅情報デー
タを網羅情報データ格納バッファ１２に格納する。

【００１０】網羅情報データ格納バッファ１２はデータ
入力部１３を介して網羅情報データ格納部４から転送さ
れてきた網羅情報データを格納する。また、網羅情報デ
ータ格納バッファ１２は論理シミュレーションが終了し
かつ更新処理部１１による網羅情報データの更新処理が
終了すると、格納している網羅情報データをデータ出力
部１４を介して網羅情報データ格納部４に転送する。

【００１１】ハードウェアファイル２には試験を行うハ
ードウェアに関する情報が格納されており、網羅情報デ
ータ作成部３はハードウェアファイル２に格納された情
報をもとに網羅情報データを作成する。網羅情報データ
格納部４は網羅情報データ作成部３で作成された網羅情
報データおよび更新処理部１１で更新された網羅情報デ
ータを格納する。網羅情報データ表示部５は網羅情報デ
ータ格納部４から網羅情報データを取出し、取出した網
羅情報データを端末装置６または印刷装置７によって表
示する。

【００１２】図２は本発明の一実施例による測定対象の
回路構成例を示す図であり、図３は本発明の一実施例に
よる更新処理の一例を示す図である。これら図１〜図３
を用いて本発明の一実施例の動作について説明する。以
下、図２に示す論理回路に対してハードウェアの網羅率
を測定する場合について説明する。尚、図２のＡ〜Ｃは
夫々論理素子を示している。

【００１３】この場合、まず網羅情報データ作成部３は
論理素子Ａ〜Ｃ毎の状態値の０→１変化および１→０変
化を記録するためのテーブル［網羅情報データ、図３
（ａ）参照］を作成して網羅情報データ格納部４に格納
する。

【００１４】ハードウェアエンジン１はシミュレーショ
ン部１０による該論理回路に対する論理シミュレーショ
ンの実行前に、網羅情報データ格納部４に格納されたテ
ーブルをデータ入力部１３を用いて網羅情報データ格納
バッファ１２に転送して格納する。

【００１５】一回目の論理シミュレーションの実行中に
おいて、図２に示すように論理素子Ａの状態値が０→１
に変化し、論理素子Ｂの状態値が１→１に変化し、論理
素子Ｃの状態値が１→０に変化したとき、更新処理部１
１は網羅情報データ格納バッファ１２に格納されたテー
ブルの各々対応するフィールドにフラグを立てる。

【００１６】すなわち、更新処理部１１はテーブル中の
論理素子Ａの０→１変化のフィールドにフラグを立て、
論理素子Ｃの１→０変化のフィールドにフラグを立てる
［図３（ｂ）参照］。ただし、論理素子Ｂの状態値の変
化は１→１変化で測定対象となる状態値変化に該当しな
いので、論理素子Ｂに対応するフィールドにフラグが立
つことはない。

【００１７】ハードウェアエンジン１は更新処理部１１
によって更新されたテーブルをデータ出力部１４を用い
て網羅情報データ格納部４に転送して格納する。尚、こ
の更新処理部１１による更新処理はシミュレーション部
１０による論理シミュレーションの実行および測定とほ
ぼ同時に並列に行われる。

【００１８】次に、ハードウェアエンジン１はシミュレ
ーション部１０による二回目の論理シミュレーションを
実行する前に、一回目の測定結果であるテーブルをデー
タ入力部１３を用いて網羅情報データ格納部４から網羅
情報データ格納バッファ１２に転送して格納する。

【００１９】二回目の論理シミュレーションの実行中に
おいて、図３（ｃ）に示すように論理素子Ａの状態値が
０→１に変化し、論理素子Ｂの状態値が１→０に変化
し、論理素子Ｃの状態値が０→１に変化したとき、更新
処理部１１は網羅情報データ格納バッファ１２に格納さ
れた一回目の測定結果であるテーブルの内容と上記の測
定結果との論理和をとる。

【００２０】その結果、更新処理部１１はテーブル中の
論理素子Ａの０→１変化のフィールドにフラグを立て、
論理素子Ｂの１→０変化のフィールドにフラグを立て、
論理素子Ｃの０→１変化のフィールドおよび１→０変化
のフィールドに夫々フラグを立てる［図３（ｄ）参
照］。

【００２１】ハードウェアエンジン１は更新処理部１１
によって更新されたテーブルをデータ出力部１４を用い
て網羅情報データ格納部４に転送して格納する。この場
合も、更新処理部１１による更新処理はシミュレーショ
ン部１０による論理シミュレーションの実行および測定
とほぼ同時に並列に行われる。上述した各処理は複数の
テストデータによる論理シミュレーションの実行回数分
繰返し実行される。

【００２２】このように、シミュレーション部１１によ
る論理シミュレーションの実行と、該論理シミュレーシ
ョンの実行途中結果をもとに行う更新処理部１１による
網羅情報データに対する更新処理とを並列に行うことに
よって、テストデータによるハードウェアの試験全体に
かかる時間を短縮することができる。特に、網羅情報デ
ータの更新処理にかかる時間が多くなるほど、時間の短
縮幅は大きくなる。

【００２３】また、論理シミュレーションを実行して網
羅情報データを更新した後に更新した網羅情報データを
同じ格納場所に戻すので、更新処理を行うまではテスト
データの数に比例するだけのファイル容量が必要となる
従来の方式に比べて、必要とするファイル容量を削減す
ることができる。

【００２４】

【発明の効果】以上説明したように本発明によれば、論
理シミュレーションの実行と、該論理シミュレーション
の実行途中結果をもとに行う網羅情報データに対する更
新処理とを並列に行うことによって、テストデータによ
るハードウェアの試験全体にかかる時間を短縮すること
ができ、網羅情報データの更新処理に必要とするファイ
ル容量を削減することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】本発明の一実施例による測定対象の回路構成例
を示す図である。

【図３】本発明の一実施例による更新処理の一例を示す
図である。

【符号の説明】

１ ハードウェアエンジン ４ 網羅情報データ格納部 １０ シミュレーション部 １１ 更新処理部 １２ 網羅情報データ格納バッファ １３ データ入力部 １４ データ出力部

Claims (1)

【特許請求の範囲】
1. 【請求項１】 テストデータによるハードウェアの動作
   試験を前記ハードウェアの網羅率を測定しながら行う論
   理シミュレーション手段と、前記論理シミュレーション
   手段による測定結果から生成された前記ハードウェアの
   網羅率を示す網羅情報を格納する格納手段と、前記論理
   シミュレーション手段と並列に動作しかつ前記論理シミ
   ュレーション手段による測定結果をもとに前記格納手段
   の内容を更新する更新手段とを有することを特徴とする
   ハードウェア網羅率測定回路。