JPH05276491A - High-efficiency coding/decoding device - Google Patents
High-efficiency coding/decoding deviceInfo
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- JPH05276491A JPH05276491A JP6761192A JP6761192A JPH05276491A JP H05276491 A JPH05276491 A JP H05276491A JP 6761192 A JP6761192 A JP 6761192A JP 6761192 A JP6761192 A JP 6761192A JP H05276491 A JPH05276491 A JP H05276491A
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- JP
- Japan
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- data
- circuit
- frame
- output
- decoding
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- Pending
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Landscapes
- Television Signal Processing For Recording (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、高能率符号化復号化装
置に関し、特に、特殊再生時における画質を良好にする
ようにした高能率符号化復号化装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high-efficiency coding / decoding device, and more particularly to a high-efficiency coding / decoding device for improving image quality during special reproduction.
【0002】[0002]
【従来の技術】近年、画像のディジタル処理が検討され
ている。ディジタル画像データの磁気記録再生装置(V
CR)への記録については各種方式が検討されている。
図14はこのVCRにおける画面上の位置と記録媒体の
記録トラック上の位置との対比を説明するための説明図
である。図14(a)は画面上の位置を示し、図14
(b)は記録トラック上の位置を示している。2. Description of the Related Art In recent years, digital processing of images has been studied. Magnetic recording / reproducing apparatus for digital image data (V
Various methods are being considered for recording to (CR).
FIG. 14 is an explanatory diagram for explaining the comparison between the position on the screen and the position on the recording track of the recording medium in this VCR. FIG. 14A shows the positions on the screen.
(B) shows the position on the recording track.
【0003】図14(a)は1フレーム画面を垂直方向
に8分割して示している。また、図14(b)は#1乃
至#9…の各トラックの記録位置を同様に8分割して示
している。記録媒体に対する記録はトラック#1の最下
端Aから開始し、最上端Iに向かって順次記録する。例
えば、1フレームデータを1トラックに記録するものと
すると、画面の最上端aからbまでのデータは記録媒体
の最下端AからBまでに記録し、以後同様に、画面のb
から最下端iまでのデータは記録媒体のBから最上端I
までに順次記録する。また、例えば、1フレームデータ
を2トラックに記録するものとすると、画面のa乃至e
までのデータは#1トラックのA乃至Iに記録し、画面
のe乃至iのデータは#2トラックのA乃至Iに記録す
る。FIG. 14A shows a one-frame screen divided into eight parts in the vertical direction. Further, FIG. 14B shows the recording positions of the tracks # 1 to # 9 ... Similarly divided into eight. Recording on the recording medium starts from the lowermost end A of track # 1 and is sequentially performed toward the uppermost end I. For example, if one frame of data is recorded on one track, the data from the uppermost end a to b of the screen is recorded from the lowermost end A to B of the recording medium, and thereafter, b of the screen is similarly recorded.
Data from the bottom edge i to the bottom edge i of the recording medium
It records sequentially until. Further, for example, if one frame data is recorded on two tracks, a through e of the screen are displayed.
The data up to is recorded on the A to I of the # 1 track, and the data of e to i on the screen is recorded on the A to I of the # 2 track.
【0004】図15は3倍速再生時のトレースパターン
と再生エンベロープの関係を示す説明図である。図15
(a)は横軸にヘッド走査時間をとり縦軸にトラックピ
ッチ又はテープ走行距離をとって、3倍速再生した場合
のトレースパターンを示している。図15(a)の記号
+,−は夫々再生ヘッドの正規のアジマスを示してい
る。また、図中、数字は再生トラックの番号を示し、奇
数トラックはプラスアジマスであり、偶数トラックはマ
イナスアジマスである。図15(b)乃至(d)は夫々
通常ヘッドによる再生エンベロープ、特殊ヘッドによる
再生エンベロープ及び両ヘッドの合成エンベロープを示
している。図16は記録・再生ヘッドの構成を示す説明
図である。FIG. 15 is an explanatory diagram showing the relationship between the trace pattern and the reproduction envelope at the time of 3 × speed reproduction. Figure 15
(A) shows a trace pattern in the case where the head scan time is plotted on the horizontal axis and the track pitch or the tape travel distance is plotted on the vertical axis when the data is reproduced at a triple speed. The symbols + and − in FIG. 15A indicate the normal azimuth of the reproducing head, respectively. Also, in the figure, the numbers indicate the numbers of the reproduction tracks, the odd tracks are plus azimuth, and the even tracks are minus azimuth. FIGS. 15B to 15D show a reproduction envelope by a normal head, a reproduction envelope by a special head, and a composite envelope of both heads, respectively. FIG. 16 is an explanatory diagram showing the structure of the recording / reproducing head.
【0005】図16に示すように、記録及び再生におい
ては、通常ヘッド1及び特殊ヘッド2を装着した回転シ
リンダ3を用いるものとする。回転シリンダ3には相互
にアジマスが相違する一対の通常ヘッド1と相互にアジ
マスが相違する一対の特殊ヘッド2とが装着されてお
り、隣接配置された通常ヘッド1と特殊ヘッド2とのア
ジマスも相違する。図15(a)の記号+に示すよう
に、最初の走査期間(トレース期間)にはプラスアジマ
スの通常ヘッド1によって第1及び第3のトラックがト
レースされ、次の走査期間にはマイナスアジマスの通常
ヘッド1によって第4及び第6トラックがトレースされ
る。こうして、通常ヘッド1によって図15(b)に示
す再生エンベロープが得られる。また、最初の走査期間
には特殊ヘッド2によって第2トラックがトレースさ
れ、同様にして、図15(c)に示す再生エンベロープ
が得られる。通常ヘッド1の再生出力と特殊ヘッド2の
再生出力とを合成することにより、図15(d)に示す
合成エンベロープが得られる。As shown in FIG. 16, a rotating cylinder 3 having a normal head 1 and a special head 2 is used for recording and reproduction. The rotary cylinder 3 is equipped with a pair of normal heads 1 having different azimuths and a pair of special heads 2 having different azimuths. Be different. As shown by the symbol + in FIG. 15A, the first and third tracks are traced by the plus azimuth normal head 1 in the first scanning period (trace period), and the minus azimuth is traced in the next scanning period. Normally, the head 1 traces the fourth and sixth tracks. In this way, the reproducing head shown in FIG. 15B is obtained by the normal head 1. The second head is traced by the special head 2 in the first scanning period, and the reproduction envelope shown in FIG. 15C is obtained in the same manner. By combining the reproduction output of the normal head 1 and the reproduction output of the special head 2, the combined envelope shown in FIG. 15D is obtained.
【0006】下記表1は3倍速再生の再生出力(図15
(d))及びそのトレース位置とフレーム画面における
位置との対応を示している。Table 1 below shows the reproduction output of the triple speed reproduction (see FIG. 15).
(D)) and the correspondence between the trace position and the position on the frame screen are shown.
【0007】[0007]
【表1】 図15(d)及び表1に示すように、最初の走査期間に
は、最初の1/4の時間に通常ヘッド1によって第1ト
ラック#1のA乃至Cが再生され、次の1/2の時間に
は特殊ヘッド2によって第2トラック#2のC乃至Gが
再生され、次の1/4の時間には通常ヘッド1によって
第3トラック#3のG乃至Iが再生される。以後同様
に、1走査期間に3つのトラックが再生される。[Table 1] As shown in FIG. 15D and Table 1, in the first scanning period, the normal head 1 reproduces A to C of the first track # 1 in the first ¼ time, and the next ½. Of the second track # 2 is reproduced by the special head 2 during the above time, and G of the third track # 3 is reproduced by the normal head 1 during the next 1/4 time. Thereafter, similarly, three tracks are reproduced in one scanning period.
【0008】1フレーム画面を1トラックに記録した場
合には、表1に示すように、第1トラック#1のA乃至
Cは第1フレームの画面の上のa乃至cに対応し、第2
トラック#2のC乃至Gは第2フレームの画面のc乃至
gに対応し、第3トラック#3のG乃至Iは第3フレー
ムの画面のg乃至iに対応する。従って、この3倍速再
生においては、図17(a)に示すように、再生画面は
第1乃至第3フレームの各位置の絵柄が合成されて表示
される。When a one-frame screen is recorded on one track, as shown in Table 1, A to C of the first track # 1 correspond to a to c on the screen of the first frame, and
Tracks # 2 C to G correspond to screens c to g of the second frame, and tracks G3 to G of track # 3 correspond to screens g to i of the third frame. Therefore, in this 3 × speed reproduction, as shown in FIG. 17A, the reproduction screen is displayed by combining the pictures at the respective positions of the first to third frames.
【0009】また、1フレーム画面を2トラックに記録
した場合には、表1に示すように、第1トラック#1の
A乃至Cは第1フレームの画面のa乃至bに対応し、第
2トラック#2のC乃至Gは第1フレームの画面のf乃
至hに対応し、第3トラック#3のG乃至Iは第2フレ
ームの画面のd乃至eに対応する。更に、第4トラック
#4のA乃至Cは第2フレームの画面のe乃至fに対応
し、第5トラック#5のC乃至Gは第3フレームの画面
のb至dに対応し、第6トラック#6のG乃至Iは第3
フレームの画面のh乃至iに対応する。従って、この場
合には、図17(b)に示すように、再生画面は第1乃
至第3フレームの各位置の絵柄が混在する。When the 1-frame screen is recorded on 2 tracks, as shown in Table 1, A to C of the first track # 1 correspond to a to b of the screen of the first frame, and Tracks # 2 C to G correspond to the frames f to h of the first frame, and tracks G3 to G of the third track # 3 correspond to the screens d to e of the second frame. Further, A to C of the fourth track # 4 correspond to e to f of the screen of the second frame, C to G of the fifth track # 5 correspond to b to d of the screen of the third frame, and Tracks # 6 G through I are third
It corresponds to h to i of the frame screen. Therefore, in this case, as shown in FIG. 17B, the reproduction screen has a mixture of pictures at the respective positions of the first to third frames.
【0010】ところで、近年、画像データを圧縮するた
めの高能率符号化については、各種標準化案が提案され
ている。高能率符号化技術は、ディジタル伝送及び記録
等の効率を向上させるために、より小さいビットレイト
で画像データを符号化するものである。例えば、CCI
TT(Comite Consultafif Internatinal Telegraphiqu
e et Telephonique )は、テレビ会議/テレビ電話用の
標準化勧告案H.261を提案している。この勧告案で
はフレーム内圧縮(Intra-frame )されたフレーム(以
下、イントラフレームともいう)Iとフレーム間圧縮
(Inter-frame 又は Predictive frame )されたフレー
ム(以下、インターフレームともいう)Pとを用いた符
号化を行っている。By the way, in recent years, various standardization proposals have been proposed for high-efficiency coding for compressing image data. The high-efficiency coding technique is for coding image data with a smaller bit rate in order to improve the efficiency of digital transmission and recording. For example, CCI
TT (Comite Consultafif Internatinal Telegraphiqu
e et Telephonique) is a standardization recommendation H.264 for video conferencing / video telephony. 261 is proposed. In this recommendation, an intra-frame compressed frame (hereinafter also referred to as an intra frame) I and an inter-frame compressed (Inter-frame or Predictive frame) frame (hereinafter also referred to as an inter frame) P are described. Encoding is used.
【0011】図18はこの勧告案の圧縮法を説明するた
めの説明図である。FIG. 18 is an explanatory diagram for explaining the compression method of this recommendation.
【0012】フレームIはDCT(離散コサイン変換)
処理によって1フレームの画像データを符号化したもの
である。フレームPはフレームI又は他のフレームPを
用いた予測符号化によって画像データを符号化したもの
である。更に、これらの符号化データを可変長符号化す
ることによって、一層のビットレートの低減を図ってい
る。フレームIはフレーム内の情報のみによって符号化
されているので、単独の符号化データのみによって復号
可能である。一方、フレームPは他の画像データとの相
関を利用して符号化を行っており、単独の符号化データ
のみによっては復号することができない。Frame I is DCT (discrete cosine transform)
The image data of one frame is encoded by the processing. The frame P is the image data encoded by the predictive encoding using the frame I or another frame P. Furthermore, the bit rate is further reduced by performing variable length coding on these coded data. Since the frame I is encoded only by the information in the frame, it can be decoded only by the single encoded data. On the other hand, the frame P is encoded by utilizing the correlation with other image data, and cannot be decoded only by the single encoded data.
【0013】図19はこのような予測符号化を採用した
従来の高能率符号化復号化装置の記録側を示すブロック
図である。FIG. 19 is a block diagram showing the recording side of a conventional high-efficiency coding / decoding apparatus adopting such predictive coding.
【0014】輝度信号Y及び色差信号Cr,Cbは多重
処理回路11に与えられて、8画素×8水平走査線のブロ
ック単位で多重される。色差信号Cr、Cbについては
水平方向のサンプリングレートが輝度信号Yの1/2で
ある。従って、8×8の輝度ブロックが2個サンプリン
グされる期間に、色差信号Cr,Cbは8×8の1個の
ブロックがサンプリングされる。多重処理回路11は、図
20に示すように、2個の輝度ブロックY及び各1個の
色差ブロックCr,Cbの4個のブロックによってマク
ロブロックを構成する。なお、2個の輝度ブロックYと
各1個の色差ブロックCr ,Cb とは画面の同一位置を
表わしている。多重処理回路11の出力は引算器12を介し
てDCT回路13に与えられる。The luminance signal Y and the color difference signals Cr and Cb are given to the multiplex processing circuit 11 and multiplexed in block units of 8 pixels × 8 horizontal scanning lines. The sampling rate of the color difference signals Cr and Cb in the horizontal direction is 1/2 of that of the luminance signal Y. Therefore, during the period in which two 8 × 8 luminance blocks are sampled, one 8 × 8 block is sampled for the color difference signals Cr and Cb. As shown in FIG. 20, the multi-processing circuit 11 configures a macro block by four blocks of two luminance blocks Y and one color difference block Cr, Cb. The two luminance blocks Y and the respective color difference blocks Cr and Cb represent the same position on the screen. The output of the multi-processing circuit 11 is given to the DCT circuit 13 via the subtracter 12.
【0015】フレーム内圧縮を行う場合には、後述する
ように、スイッチ14はオフであり、多重処理回路11の出
力はそのままDCT回路13に入力される。DCT回路13
には1ブロックが8×8画素で構成された信号が入力さ
れ、DCT回路13は8×8の2次元DCT(離散コサイ
ン変換)処理によって入力信号を周波数成分に変換す
る。これにより、空間的な相関成分を削減可能となる。
すなわち、DCT回路13の出力は量子化回路15に与えら
れ、量子化回路15はDCT出力を所定の量子化係数で再
量子化することによって、1ブロックの信号の冗長度を
低減する。なお、ブロック単位で動作する多重化処理回
路11、DCT回路13及び量子化回路15等にはブロックパ
ルスが供給されている。When the intra-frame compression is performed, the switch 14 is off and the output of the multiplex processing circuit 11 is input to the DCT circuit 13 as it is, as described later. DCT circuit 13
A signal in which one block is composed of 8 × 8 pixels is input to the DCT circuit 13, and the DCT circuit 13 converts the input signal into frequency components by an 8 × 8 two-dimensional DCT (discrete cosine transform) process. This makes it possible to reduce spatial correlation components.
That is, the output of the DCT circuit 13 is given to the quantization circuit 15, and the quantization circuit 15 requantizes the DCT output with a predetermined quantization coefficient to reduce the redundancy of the signal of one block. Block pulses are supplied to the multiplexing processing circuit 11, the DCT circuit 13, the quantization circuit 15 and the like which operate in block units.
【0016】量子化回路15からの量子化データは可変長
符号化回路16に与えられ、量子化出力の統計的符号量か
ら算出した結果に基づいて、例えばハフマン符号化され
る。これにより、出現確率が高いデータは短いビットが
割当られ、出現確率が低いデータは長いビットが割当ら
れて、伝送量が一層削減される。可変長符号化回路16の
出力は誤り訂正エンコーダ17に与えられ、誤り訂正エン
コーダ17は、エラー訂正用のパリティを付加して多重化
回路19に出力する。The quantized data from the quantizing circuit 15 is given to the variable-length coding circuit 16 and, for example, Huffman coding is performed based on the result calculated from the statistical code amount of the quantized output. As a result, data having a high appearance probability is assigned a short bit, data having a low appearance probability is assigned a long bit, and the transmission amount is further reduced. The output of the variable length coding circuit 16 is given to the error correction encoder 17, and the error correction encoder 17 adds the parity for error correction and outputs it to the multiplexing circuit 19.
【0017】可変長符号化回路16の出力は符号化制御回
路18にも与えられている。出力データのデータ量は、入
力画像に依存して大きく変化する。そこで、符号化制御
回路18は、可変長符号化回路16からの出力データ量を監
視し、量子化回路15の量子化係数を制御して出力データ
量を調整している。また、符号化制御回路18は可変長符
号化回路16を制御して出力データ量を制限することもあ
る。The output of the variable length coding circuit 16 is also given to the coding control circuit 18. The amount of output data greatly changes depending on the input image. Therefore, the encoding control circuit 18 monitors the output data amount from the variable length encoding circuit 16 and controls the quantization coefficient of the quantization circuit 15 to adjust the output data amount. Further, the coding control circuit 18 may control the variable length coding circuit 16 to limit the amount of output data.
【0018】一方、同期・ID作成回路20はフレーム同
期(シンク)信号とデータの内容及び付加情報を示すI
D信号とを作成して多重化回路19に出力する。多重化回
路19は、シンク信号、ID信号、圧縮信号データ及びパ
リティで1シンクブロックのデータを構成して図示しな
い記録符号化回路に出力する。記録符号化回路は、多重
化回路19の出力を記録媒体の特性に応じて記録符号化し
た後、図示しない記録アンプを介して記録媒体(図示せ
ず)に記録させる。On the other hand, the synchronization / ID generation circuit 20 indicates the frame synchronization (sync) signal, the contents of data, and I indicating the additional information.
The D signal is created and output to the multiplexing circuit 19. The multiplexing circuit 19 composes one sync block of data from the sync signal, the ID signal, the compressed signal data and the parity, and outputs the data to a recording coding circuit (not shown). The recording / coding circuit records and codes the output of the multiplexing circuit 19 according to the characteristics of the recording medium, and then records it on a recording medium (not shown) via a recording amplifier (not shown).
【0019】一方、スイッチ14がオンである場合には、
多重処理回路11からの現フレームの信号は、引算器12に
おいて後述する動き補償された前フレームのデータから
引算されて、DCT回路13に与えられる。すなわち、こ
の場合には、フレーム間の画像の冗長性を利用して差分
データを符号化するフレーム間符号化が行われる。フレ
ーム間符号化において、単に前フレームと現フレームと
の差分を求めると、画像に動きがある場合には差分が大
きなものとなる。そこで、現フレームの所定位置に対応
する前フレームの位置を求めて動きベクトルを検出し、
この動きベクトルに応じた画素位置において差分を求め
ることによって動き補償を行って差分値を小さくするよ
うにしている。On the other hand, when the switch 14 is on,
The signal of the current frame from the multiplex processing circuit 11 is subtracted from the data of the motion-compensated previous frame, which will be described later, in the subtracter 12 and is given to the DCT circuit 13. That is, in this case, interframe coding is performed in which the difference data is coded by utilizing the redundancy of images between frames. In inter-frame encoding, if the difference between the previous frame and the current frame is simply obtained, the difference becomes large when there is a motion in the image. Therefore, the position of the previous frame corresponding to the predetermined position of the current frame is obtained to detect the motion vector,
By calculating the difference at the pixel position corresponding to this motion vector, motion compensation is performed and the difference value is reduced.
【0020】すなわち、量子化回路15の出力は逆量子化
回路21にも与えられている。量子化出力は逆量子化回路
15において逆量子化され、更に逆DCT回路22において
逆DCT処理されて元の映像信号に戻される。なお、D
CT処理、再量子化、逆量子化及び逆DCT処理では、
完全に元の情報を再生することはできず、一部の情報は
欠落してしまう。この場合には、引算器12の出力が差分
情報であるので、逆DCT回路22の出力も差分情報であ
る。逆DCT回路22の出力は加算器23に与えられる。加
算器23の出力は約1フレーム期間信号を遅延させる可変
遅延回路24及び動き補正回路25を介して帰還されてお
り、加算器23は前フレームのデータに差分データを加算
して現フレームのデータを再生し可変遅延回路24に出力
する。That is, the output of the quantization circuit 15 is also given to the inverse quantization circuit 21. Quantization output is an inverse quantization circuit
Inverse quantization is performed in 15 and further inverse DCT processing is performed in the inverse DCT circuit 22 to restore the original video signal. In addition, D
In CT processing, requantization, inverse quantization and inverse DCT processing,
The original information cannot be completely reproduced, and some information is lost. In this case, since the output of the subtractor 12 is the difference information, the output of the inverse DCT circuit 22 is also the difference information. The output of the inverse DCT circuit 22 is given to the adder 23. The output of the adder 23 is fed back through a variable delay circuit 24 and a motion correction circuit 25 which delays the signal for about one frame period. The adder 23 adds the difference data to the data of the previous frame and the data of the current frame. Is reproduced and output to the variable delay circuit 24.
【0021】可変遅延回路24からの前フレームのデータ
と多重処理回路11からの現フレームのデータとは動き検
出回路26に与えられて動きベクトルが検出される。動き
検出回路26は例えばマッチング計算による全探索型動き
検出によって動きベクトルを求める。全探索型動き検出
においては、現フレームを所定のブロックに分割し、各
ブロックで例えば水平15画素×垂直8画素の探索範囲
を設定する。各ブロック毎に前フレームの対応する探索
範囲においてマッチング計算を行いパターン間の近似を
計算する。そして、探索範囲の中で最小歪を与える前フ
レームのブロックを算出し、現フレームのブロックとに
よって得られるベクトルを動きベクトルとして検出す
る。動き検出回路26は求めた動きベクトルを動き補正回
路25に出力する。The data of the previous frame from the variable delay circuit 24 and the data of the current frame from the multiplex processing circuit 11 are applied to the motion detection circuit 26 to detect the motion vector. The motion detection circuit 26 finds a motion vector by, for example, full search motion detection by matching calculation. In full search type motion detection, the current frame is divided into predetermined blocks, and a search range of, for example, horizontal 15 pixels × vertical 8 pixels is set in each block. For each block, matching calculation is performed in the corresponding search range of the previous frame to calculate the approximation between patterns. Then, the block of the previous frame that gives the minimum distortion in the search range is calculated, and the vector obtained by the block of the current frame is detected as the motion vector. The motion detection circuit 26 outputs the calculated motion vector to the motion correction circuit 25.
【0022】動き補正回路25は、可変遅延回路24から対
応するブロックのデータを抽出して動きベクトルに応じ
て補正を行い、スイッチ14を介して引算器12に出力する
と共に、時間調整の後加算器23に出力する。こうして、
動き補償された前フレームのデータが動き補正回路25か
らスイッチ14を介して引算器12に供給されることにな
り、スイッチ14のオン時はフレーム間圧縮モードとな
り、スイッチ14オフ時はフレーム内圧縮モードとなる。The motion correction circuit 25 extracts the data of the corresponding block from the variable delay circuit 24, corrects it according to the motion vector, outputs it to the subtracter 12 via the switch 14, and after the time adjustment. Output to the adder 23. Thus
The motion-compensated previous frame data is supplied from the motion compensation circuit 25 to the subtractor 12 via the switch 14, and when the switch 14 is on, the inter-frame compression mode is set. It is in compression mode.
【0023】スイッチ14のオン,オフは動き判定信号に
基づいて行われる。すなわち、動き検出回路26は、動き
ベクトルの大きさが所定の閾値を越えているか否かによ
って動き判定信号を作成して論理回路27に出力する。論
理回路27は動き判定信号及びリフレッシュ周期信号を用
いた論理判断によってスイッチ14をオン,オフ制御す
る。リフレッシュ周期信号は、図18のフレーム内圧縮
フレームIを示す信号である。論理回路27は、リフレッ
シュ周期信号によってフレームIが入力されたことが示
された場合には、動き判定信号に拘らず、スイッチ14を
オフにする。また、論理回路27は、動き判定信号によっ
て、動きが比較的早くマッチング計算による最小歪が閾
値を越えたことが示されると、フレームPが入力された
場合でも、スイッチ14をオフにしてブロック単位でフレ
ーム内圧縮符号化させる。下記表2に論理回路27による
スイッチ14のオン,オフ制御を示す。The switch 14 is turned on and off based on the motion determination signal. That is, the motion detection circuit 26 creates a motion determination signal depending on whether or not the magnitude of the motion vector exceeds a predetermined threshold value and outputs it to the logic circuit 27. The logic circuit 27 controls the switch 14 to be turned on and off according to the logic judgment using the motion judgment signal and the refresh cycle signal. The refresh cycle signal is a signal indicating the intra-frame compressed frame I in FIG. When the refresh cycle signal indicates that the frame I is input, the logic circuit 27 turns off the switch 14 regardless of the motion determination signal. When the motion determination signal indicates that the motion is relatively fast and the minimum distortion due to the matching calculation exceeds the threshold, the logic circuit 27 turns off the switch 14 even if the frame P is input, and the block unit is selected. In-frame compression coding is performed with. Table 2 below shows ON / OFF control of the switch 14 by the logic circuit 27.
【0024】[0024]
【表2】 図21は多重化回路19から出力される記録信号のデータ
ストリームを示す説明図である。[Table 2] FIG. 21 is an explanatory diagram showing a data stream of a recording signal output from the multiplexing circuit 19.
【0025】図21に示すように、入力画像信号の第1
及び第6フレームは夫々フレーム内圧縮フレームI1 ,
I6 に変換され、第2乃至第5フレームはフレーム間圧
縮フレームP1 乃至P5 に変換される。フレームIとフ
レームPのデータ量の比は(3乃至10):1である。
フレームIのデータ量は比較的多いが、フレームPのデ
ータ量は極めて低減される。なお、フレーム間圧縮処理
されたデータは、他のフレームデータが復号されなけれ
ば復号することはできない。As shown in FIG. 21, the first input image signal
And the sixth frame is an intra-frame compressed frame I1, respectively.
I6, and the second to fifth frames are converted to interframe compressed frames P1 to P5. The ratio of the data amounts of the frame I and the frame P is (3 to 10): 1.
Although the data amount of the frame I is relatively large, the data amount of the frame P is extremely reduced. The data subjected to the inter-frame compression processing cannot be decoded unless other frame data is decoded.
【0026】図22は従来の高能率符号化復号化装置の
復号側(再生側)を示すブロック図である。FIG. 22 is a block diagram showing the decoding side (reproduction side) of the conventional high-efficiency coding / decoding apparatus.
【0027】記録媒体に記録された圧縮符号データは図
示しない再生ヘッドによって再生されてエラー訂正デコ
ーダ31に入力される。エラー訂正デコーダ31は伝送及び
記録時に生じたエラーを訂正する。エラー訂正デコーダ
31からの再生データは符号バッファメモリ回路32を介し
て可変長データ復号回路33に与えられて、固定長データ
に復号される。なお、符号バッファメモリ回路32は省略
されることもある。The compressed code data recorded on the recording medium is reproduced by a reproducing head (not shown) and input to the error correction decoder 31. The error correction decoder 31 corrects errors that occur during transmission and recording. Error correction decoder
The reproduced data from 31 is supplied to the variable length data decoding circuit 33 via the code buffer memory circuit 32 and decoded into fixed length data. The code buffer memory circuit 32 may be omitted.
【0028】可変長復号回路33の出力は、逆量子化回路
34において逆量子化され、逆DCT回路35において逆D
CT処理されて元の映像信号に復号されてスイッチ36の
端子aに与えられる。一方、可変長復号回路33の出力は
ヘッダ信号抽出回路37にも与えられている。ヘッダ信号
抽出回路37は入力されたデータがフレーム内圧縮データ
であるかフレーム間圧縮データであるかを示すヘッダを
検索してスイッチ36に出力する。スイッチ36はフレーム
内圧縮データを示すヘッダが与えられた場合には、端子
aを選択して逆DCT回路35からの復号データを出力す
る。The output of the variable length decoding circuit 33 is an inverse quantization circuit.
Inverse quantization is performed at 34, and inverse D is performed at the inverse DCT circuit 35.
It is CT processed, decoded into the original video signal, and given to the terminal a of the switch 36. On the other hand, the output of the variable length decoding circuit 33 is also given to the header signal extraction circuit 37. The header signal extraction circuit 37 searches the header indicating whether the input data is the intra-frame compressed data or the inter-frame compressed data, and outputs it to the switch 36. The switch 36 selects the terminal a and outputs the decoded data from the inverse DCT circuit 35 when the header indicating the intra-frame compressed data is given.
【0029】フレーム間圧縮データは逆DCT回路35の
出力と予測復号回路39からの前フレームの出力とを加算
器38によって加算することによって得られる。すなわ
ち、可変長復号回路33の出力は動きベクトル抽出回路40
に与えられて動きベクトルが求められる。この動きベク
トルは予測復号回路39に与えられる。一方、スイッチ36
からの復号出力はフレームメモリ41によって1フレーム
期間遅延される。予測復号回路39はフレームメモリ41か
らの前フレームの復号データを動きベクトルによって動
き補償して加算器38に出力する。加算器38は予測復号回
路39の出力と逆DCT回路35の出力とを加算することに
より、フレーム間圧縮されたデータを復号してスイッチ
36の端子bに出力する。フレーム間圧縮データが入力さ
れると、スイッチ36はヘッダによって端子bを選択し、
加算器38からの復号データを出力させる。このように、
フレーム内圧縮及びフレーム間圧縮の両モードで圧縮及
び伸張動作が遅滞なく行なわれる。The inter-frame compressed data is obtained by adding the output of the inverse DCT circuit 35 and the output of the previous frame from the predictive decoding circuit 39 by the adder 38. That is, the output of the variable length decoding circuit 33 is the motion vector extraction circuit 40.
To obtain the motion vector. This motion vector is given to the predictive decoding circuit 39. Meanwhile, switch 36
The decoded output from is delayed by one frame period by the frame memory 41. The predictive decoding circuit 39 motion-compensates the decoded data of the previous frame from the frame memory 41 with the motion vector, and outputs it to the adder 38. The adder 38 adds the output of the predictive decoding circuit 39 and the output of the inverse DCT circuit 35 to decode the data compressed between frames and switch the data.
Output to terminal b of 36. When the inter-frame compressed data is input, the switch 36 selects the terminal b by the header,
The decoded data from the adder 38 is output. in this way,
The compression and decompression operations are performed without delay in both the intraframe compression mode and the interframe compression mode.
【0030】しかしながら、フレーム内圧縮フレームI
とフレーム間圧縮フレームPとは符号量が相違し、図2
1に示すデータストリームを記録媒体に記録すると、上
述した3倍速再生においては、再生データによって1フ
レームを再現することができるとは限らない。更に、フ
レーム間圧縮フレームPは単独のフレームでは復号する
ことができないので、3倍速再生のように、復号されな
いフレームが発生する場合には再生不能となってしま
う。However, the intra-frame compressed frame I
2 and the inter-frame compressed frame P have different code amounts,
When the data stream shown in No. 1 is recorded on the recording medium, it is not always possible to reproduce one frame by the reproduction data in the above-described triple speed reproduction. Further, since the inter-frame compressed frame P cannot be decoded by a single frame, it becomes unreproducible when a frame that is not decoded occurs such as triple speed reproduction.
【0031】この問題を解決するために、本件出願人は
先に出願した特願平2−117455号明細書において
重要なデータを集中させて配置する方法を提案してい
る。図23はこの方法を説明するための説明図である。
図23(a)は3倍速再生及び9倍速再生時のトレース
パターンを示し、図23(b)は3倍速再生時における
テープ上の記録状態を示し、図23(c)は9倍速再生
時におけるテープ上の記録状態を示している。In order to solve this problem, the applicant of the present application has proposed a method for arranging important data in a concentrated manner in Japanese Patent Application No. 2-117455 filed earlier. FIG. 23 is an explanatory diagram for explaining this method.
FIG. 23 (a) shows trace patterns at 3 × speed reproduction and 9 × speed reproduction, FIG. 23 (b) shows a recording state on the tape at 3 × speed reproduction, and FIG. 23 (c) shows 9 × speed reproduction. The recording state on the tape is shown.
【0032】この提案においては、例えば、3倍速再生
に対応させた場合には、重要データを図23(b)の斜
線部に配置する。また、9倍速再生に対応させた場合に
は、重要データを図23(c)の斜線部に配置する。各
斜線部は夫々3倍速再生時及び9倍速再生時において再
生される領域である。In this proposal, important data is arranged in the shaded area in FIG. 23 (b) when, for example, 3 × speed reproduction is supported. Further, in the case of supporting 9 × speed reproduction, the important data is arranged in the shaded area in FIG. Each shaded area is an area which is reproduced during 3 × speed reproduction and 9 × speed reproduction, respectively.
【0033】図24は1トラックに記録されているデー
タの一般的な構成を示す説明図である。FIG. 24 is an explanatory diagram showing a general structure of data recorded on one track.
【0034】データをX方向及びY方向に配列してエラ
ー訂正符号を付加する。テープ上には、(X,Y)=
(0,0)のデータから始まり、X方向の1行のデータ
が記録され、次いでY方向に1行進んで次の行のデータ
が記録される。以後、X,Y方向のデータがテープ終端
に向かって順次記録される。すなわち、図24に示すよ
うに、テープの始端には、X方向にxi 個、Y方向にy
i 個の群データがプリアンブルとして記録され、再生デ
ータのクロック引込み及びマージンとして利用される。
次に映像データが記録される。映像データはエラー訂正
符号の一種であるR−S(リードソロモン)積符号構成
となっており、n個の積符号群で構成される。各積符号
はx個×y個のデータを有する映像データ群から構成さ
れ、x方向の先頭には映像データ群の同期をとるための
同期信号とID信号とが付加される。つまり、同期信号
及びID信号はY方向にはys 個=y個×n個で構成さ
れており、X方向はxs 個で構成される。そして、テー
プの終端側にはx0 個×y0個の群データがマージン部
を兼ねたポストアンブルとして記録される。なお、映像
データは高能率符号化されたデータであるものとする。Data is arranged in the X and Y directions and an error correction code is added. On the tape, (X, Y) =
Starting with the data of (0, 0), one row of data in the X direction is recorded, then advances one row in the Y direction, and the data of the next row is recorded. After that, the data in the X and Y directions are sequentially recorded toward the end of the tape. That is, as shown in FIG. 24, at the beginning of the tape, xi pieces in the X direction and y pieces in the Y direction are provided.
i groups of data are recorded as a preamble and are used as a clock pull-in and a margin for reproduced data.
Next, the video data is recorded. The video data has an RS (Reed-Solomon) product code structure, which is a type of error correction code, and is composed of n product code groups. Each product code is composed of a video data group having x × y data, and a sync signal and an ID signal for synchronizing the video data group are added to the head in the x direction. That is, the sync signal and the ID signal are composed of ys = y × n in the Y direction and xs in the X direction. Then, x0 × y0 group data is recorded on the end side of the tape as a postamble which also serves as a margin portion. The video data is high-efficiency coded data.
【0035】図25はこの映像データを説明するための
説明図である。FIG. 25 is an explanatory diagram for explaining this video data.
【0036】映像データは、MPEG(Moving Picture
Experts Group)で提示されている圧縮法によって圧縮
されている。なお、TV電話/会議用としては、64K
bps×n倍のレートのH.261が提示されており、
また、JPEGによって静止画用の圧縮法が提示されて
いる。MPEGは準動画用であり、伝送レートは1.2
MbpsであってCD−ROM等に採用される。MPE
Gにおいては、図25(a)に示すNo.1,No2,
…フレームのデータは、図25(b)に示すように、夫
々イントラフレームデータI1 ,インターフレームデー
タB2 ,B3 ,インターフレームデータP4 ,…に変換
される。こうして、各フレームのデータは異なる圧縮率
で圧縮される。The video data is MPEG (Moving Picture).
Compressed by the compression method presented by Experts Group). For videophone / conference use, 64K
b.times.n times the rate of H.264. 261 is presented,
Further, a compression method for a still image is presented by JPEG. MPEG is for quasi-motion pictures, and the transmission rate is 1.2.
It is Mbps and is used for a CD-ROM or the like. MPE
No. G shown in FIG. 1, No2
The frame data is converted into intra frame data I1, inter frame data B2, B3, inter frame data P4, ... As shown in FIG. In this way, the data of each frame is compressed at different compression rates.
【0037】図25(b)に示すデータは、復号を容易
とするために、順序が入れ変えられる。すなわち、イン
ターフレームBはインターフレームPを復号することに
よって復号可能となるので、図25(c)に示すよう
に、記録に際して、イントラフレームI1 ,インターフ
レームP4 ,B2 ,B3 ,…の順に変換され、記録媒体
又は伝送路に供給される。The data shown in FIG. 25 (b) is rearranged in order to facilitate decoding. That is, since the interframe B can be decoded by decoding the interframe P, the intraframe I1, the interframes P4, B2, B3, ... , A recording medium or a transmission line.
【0038】通常の記録においては、図25(c)のデ
ータはシーケンシャルに記録媒体に記録される。図25
(d)はこの記録の状態を示している。これに対し、特
定倍速数による再生を可能にするために、上述した方法
では図25(e)に示すように、データ配列を変換す
る。例えば、3倍速再生を可能にする場合には、イント
ラフレームIのデータを、第1トラック#1の始端部
(I1(1))、第2トラック#2の中央部(I1(2))及び
第3トラック#3の終端部(I1(3))に分割して記録す
る。そうすると、図23(b)の斜線部が再生されるこ
とによって、イントラフレームIのデータが再生され
る。In normal recording, the data shown in FIG. 25 (c) is sequentially recorded on the recording medium. Figure 25
(D) shows the state of this recording. On the other hand, in order to enable reproduction at a specific multiple speed, the above-described method converts the data array as shown in FIG. For example, in order to enable the 3 × speed reproduction, the data of the intraframe I is transferred to the start portion (I1 (1)) of the first track # 1, the center portion (I1 (2)) of the second track # 2, and The data is divided and recorded in the end portion (I1 (3)) of the third track # 3. Then, the shaded portion in FIG. 23B is reproduced, so that the data of the intra frame I is reproduced.
【0039】図26はこの提案の構成を示すブロック図
である。図26において図19と同一の構成要素には同
一符号を付して説明を省略する。FIG. 26 is a block diagram showing the configuration of this proposal. In FIG. 26, the same components as those of FIG.
【0040】データ順序入換え回路101 は入力信号A1
,B1 ,C1 の順序を入換えて信号A2 ,B2 ,C2
を多重処理回路102 に出力する。入力信号A1 ,B1 ,
C1 としてはイントラフレームI及びインターフレーム
P,Bのデータが与えられる。これらのフレームデータ
は輝度信号Y及び色差信号Cr,Cbによって構成され
ており、多重処理回路102 は信号Y,Cr,Cbを順次
多重処理して出力する。可変長符号化回路16の出力は可
変長制御回路18の外に、アドレス生成回路53及び破線に
て囲ったデータ再配置回路100 に与えられる。データ再
配置回路100 は重要データ(この場合にはイントラフレ
ーム圧縮データ)を図23の斜線にて示すテープ上の所
定位置に記録するためのものである。すなわち、可変長
符号化回路16の出力はイントラフレームデータとインタ
ーフレームデータとに分離され、インターフレームデー
タはメモリ制御回路54に制御されてインターフレームデ
ータメモリ52に記憶される。アドレス生成回路53は可変
長符号化回路16の出力と画面の位置との対比を示すアド
レスを発生し、加算器51は可変長符号化回路16からのイ
ントラフレームデータにアドレスのデータを付加する。
イントラフレームデータメモリ57はメモリI制御回路55
に制御されて、加算器51の出力を記憶する。なお、イン
ターフレームデータにアドレスを付加することもある。The data order changing circuit 101 receives the input signal A1
, B1 and C1 are exchanged in order to obtain signals A2, B2 and C2.
To the multiprocessing circuit 102. Input signals A1, B1,
Data of intraframe I and interframes P and B are given as C1. These frame data are composed of the luminance signal Y and the color difference signals Cr, Cb, and the multiplexing processing circuit 102 sequentially multiplexes the signals Y, Cr, Cb and outputs them. The output of the variable length coding circuit 16 is given to the address generation circuit 53 and the data rearrangement circuit 100 surrounded by a broken line in addition to the variable length control circuit 18. The data rearrangement circuit 100 is for recording important data (intra frame compressed data in this case) at a predetermined position on the tape shown by the diagonal lines in FIG. That is, the output of the variable length coding circuit 16 is separated into intra frame data and inter frame data, and the inter frame data is stored in the inter frame data memory 52 under the control of the memory control circuit 54. The address generation circuit 53 generates an address indicating the comparison between the output of the variable length coding circuit 16 and the position of the screen, and the adder 51 adds the address data to the intra frame data from the variable length coding circuit 16.
The intra frame data memory 57 is a memory I control circuit 55.
Is controlled to store the output of the adder 51. An address may be added to the interframe data.
【0041】メモリ制御回路54及びメモリI制御回路55
は夫々可変長符号化回路16から符号化処理情報が与えら
れて、インターフレームデータメモリ52及びイントラフ
レームデータメモリ57の書込みを制御するようになって
いる。一方、データ再配置制御回路56はデータメモリ5
2,57からの読出し時には、メモリ制御回路54、メモリ
I制御回路55及びMPX58を制御して、図25(e)に
示すデータストリームとなるように、データ再配置を行
うようになっている。すなわち、トラック番号計測回路
103 は、例えばヘッドの切換えを指示するヘッドスイッ
チングパルス等のトラックスタート信号が与えられて記
録トラックを把握し、記録トラック番号をデータ再配置
制御回路56に出力する。例えば、3倍速再生に対応させ
た場合には、トラック番号計測回路103 は3種類の連続
した記録トラックであることを示すトラック番号1,
2,3を順次繰返し出力する。データ再配置制御回路56
はトラック番号計測回路103 の出力に基づいて、MPX
58からのデータのうちイントラフレームデータの配列を
決定する。例えば、3倍速再生を可能にする場合には、
トラック番号1を示すデータが与えられると、イントラ
フレームデータメモリ57の出力を記録トラックの始端に
記録するように配置させ、同様に、トラック番号2,3
を示すデータが与えられると、イントラフレームデータ
メモリ57の出力を記録トラックの中央,終端に記録する
ように配置させる。Memory control circuit 54 and memory I control circuit 55
Each of them is supplied with encoding processing information from the variable length encoding circuit 16 and controls writing to the inter-frame data memory 52 and the intra-frame data memory 57. On the other hand, the data relocation control circuit 56 controls the data memory 5
At the time of reading from 2, 57, the memory control circuit 54, the memory I control circuit 55, and the MPX 58 are controlled to perform data rearrangement so that the data stream shown in FIG. That is, the track number measurement circuit
103 is provided with a track start signal such as a head switching pulse for instructing head switching, grasps the recording track, and outputs the recording track number to the data rearrangement control circuit 56. For example, in the case of supporting the 3 × speed reproduction, the track number measuring circuit 103 displays the track number 1 indicating that the recording tracks are three kinds of continuous recording tracks.
2 and 3 are sequentially and repeatedly output. Data relocation control circuit 56
Is an MPX based on the output of the track number measuring circuit 103.
Determine the sequence of the intraframe data from the data from 58. For example, to enable 3x speed playback,
When the data indicating the track number 1 is given, the output of the intra frame data memory 57 is arranged so as to be recorded at the start end of the recording track.
Is given, the output of the intra-frame data memory 57 is arranged so as to be recorded at the center and the end of the recording track.
【0042】こうして、MPX58は、データ再配置制御
回路56に制御されて、再生倍速数に応じて、フレーム内
圧縮データを多重して誤り訂正エンコーダ17に出力す
る。誤り訂正エンコーダ17はエラー訂正用のパリティを
付加して多重回路19に出力する。同期・ID作成回路20
は同期信号及びID信号を作成して多重回路19に出力し
ており、多重回路19は同期信号及びID信号をMPX58
の出力に付加して出力するようになっている。多重回路
19の出力が図示しない記録ヘッドを介して記録媒体に記
録される。In this way, the MPX 58 is controlled by the data rearrangement control circuit 56 and multiplexes the intra-frame compressed data according to the reproduction speed number and outputs it to the error correction encoder 17. The error correction encoder 17 adds the error correction parity and outputs it to the multiplexing circuit 19. Synchronization / ID creation circuit 20
Generates a synchronization signal and an ID signal and outputs the synchronization signal and the ID signal to the multiplexing circuit 19. The multiplexing circuit 19 outputs the synchronization signal and the ID signal to the MPX58.
It is designed to be added to the output of and output. Multiple circuit
The output of 19 is recorded on a recording medium via a recording head (not shown).
【0043】一方、図27は再生側を示すブロック図で
ある。図27において図22と同一の構成要素には同一
符号を付して説明を省略する。On the other hand, FIG. 27 is a block diagram showing the reproducing side. In FIG. 27, the same components as those of FIG. 22 are designated by the same reference numerals and the description thereof will be omitted.
【0044】再生側においては、図22と基本的に同一
の復号動作が行われるが、記録時にデータが再配置され
ているので、データ配列を元に戻す処理が追加される。
すなわち、図示しない記録媒体からの再生出力はエラー
訂正デコーダ31において復調されてエラー訂正された
後、アドレス及びデータ長抽出回路61及びDMPX62に
与えられる。フレーム内圧縮フレームデータは、所定の
再生倍速数に応じて、記録媒体上の所定位置に記録され
ているので、この倍速数で再生を行うことによって、フ
レーム内圧縮フレームを再生可能である。On the reproducing side, basically the same decoding operation as in FIG. 22 is performed, but since the data is rearranged at the time of recording, a process for restoring the data array is added.
That is, the reproduction output from the recording medium (not shown) is demodulated and error-corrected by the error correction decoder 31, and then applied to the address / data length extraction circuit 61 and the DMPX 62. Since the intra-frame compressed frame data is recorded at a predetermined position on the recording medium in accordance with a predetermined reproduction speed number, the intra-frame compressed frame can be reproduced by performing the reproduction at this speed number.
【0045】アドレス及びデータ長抽出回路61はイント
ラフレームデータのアドレス及びデータ長を抽出する。
DMPX62はアドレス及びデータ長抽出回路61からのデ
ータ長に基づいて制御されて、フレーム内圧縮データと
フレーム間圧縮データとを分離して夫々可変長復号回路
64,65に出力する。可変長復号回路64,65は入力された
データを固定長データに復号して夫々イントラフレーム
バッファ66及びインターフレームバッファ67に出力す
る。The address and data length extraction circuit 61 extracts the address and data length of the intra frame data.
The DMPX 62 is controlled based on the address and the data length from the data length extraction circuit 61 to separate the intra-frame compressed data and the inter-frame compressed data from each other and to the variable length decoding circuit respectively.
Output to 64 and 65. The variable length decoding circuits 64 and 65 decode the input data into fixed length data and output them to the intra frame buffer 66 and the inter frame buffer 67, respectively.
【0046】一方、可変長復号回路64,65の復号データ
はヘッダ抽出回路63にも与えられる。ヘッダ抽出回路63
はアドレス及びデータ長抽出回路61の出力も与えられて
おり、時系列を元に戻すための指示信号を作成してメモ
リI制御回路69、メモリ制御回路70及びイントラデータ
再配置解除回路68に出力する。イントラデータ再配置解
除回路68は指示信号及びヘッダ情報に基づいてメモリI
制御回路69、メモリ制御回路70及びMPX71を制御す
る。これにより、メモリI制御回路69及びメモリ制御回
路70は夫々イントラフレームバッファ66及びインターフ
レームバッファ67の書込み及び読出しを制御して、固定
長に変換されたフレーム内圧縮データ及びフレーム間圧
縮データをMPX71に出力する。MPX71はイントラデ
ータ再配置解除回路68に制御されて、再配置前の元のデ
ータ時系列に戻して破線で囲った部分300 に出力する。
破線で囲った部分300 における動作は図22における逆
量子化処理以降の処理と同様であリ、スイッチ36からは
復号出力が出力される。On the other hand, the decoded data of the variable length decoding circuits 64 and 65 is also given to the header extraction circuit 63. Header extraction circuit 63
Is also given the output of the address and data length extraction circuit 61, creates an instruction signal for restoring the time series and outputs it to the memory I control circuit 69, the memory control circuit 70 and the intra data rearrangement cancellation circuit 68. To do. The intra-data rearrangement cancellation circuit 68 uses the memory I based on the instruction signal and header information.
It controls the control circuit 69, the memory control circuit 70, and the MPX 71. As a result, the memory I control circuit 69 and the memory control circuit 70 control the writing and reading of the intra frame buffer 66 and the inter frame buffer 67, respectively, so that the intra-frame compressed data and the inter-frame compressed data converted into the fixed length are MPX 71. Output to. The MPX 71 is controlled by the intra-data rearrangement canceling circuit 68, restores the original data time series before rearrangement, and outputs it to the portion 300 surrounded by a broken line.
The operation in the portion surrounded by the broken line 300 is the same as the processing after the inverse quantization processing in FIG. 22, and the switch 36 outputs the decoded output.
【0047】図28は図27においてエラー処理を考慮
した回路を示すブロック図である。FIG. 28 is a block diagram showing a circuit considering error processing in FIG.
【0048】図28の破線で囲った部分200 ′は図27
の可変長復号部200 及びエラー処理部202 によって構成
されている。エラー訂正デコーダ31は、復号時に復号エ
ラーが発生した場合には、エラー発生部を示すフラグを
可変長復号部200 に出力する。復号エラーフラグ制御回
路204 は可変長復号部200 の出力に基づいてエラー処理
回路203 を制御して、エラーが伝播しているデータをス
キップさせて、復号部300 (図27の破線部)にエラー
発生部のデータが供給されないようにしている。なお、
エラー処理回路203 は、エラー発生部と同一時系列位置
の前フィールド又は前フレーム等のデータを用いてエラ
ーを修正する回路を含むことがある。A portion 200 'surrounded by a broken line in FIG. 28 is shown in FIG.
The variable length decoding unit 200 and the error processing unit 202 are included. If a decoding error occurs during decoding, the error correction decoder 31 outputs a flag indicating the error generating unit to the variable length decoding unit 200. The decoding error flag control circuit 204 controls the error processing circuit 203 based on the output of the variable length decoding unit 200 to skip the data in which the error is propagated, and causes the decoding unit 300 (broken line portion in FIG. 27) to generate an error. The data of the generation unit is not supplied. In addition,
The error processing circuit 203 may include a circuit that corrects the error by using the data of the previous field or the previous frame at the same time series position as the error generating unit.
【0049】このように、図26,27の装置は、特殊
再生時には、少なくともイントラフレームデータを再生
することによって、再生画像を得ている。しかしなが
ら、イントラフレームは10数フレーム毎に1枚しか存
在しない。更に、特殊再生時には、時間的に異なる複数
フレームの画像を合成して1枚の再生画像を得ており、
特殊再生時における再生画像は動きが滑らかでなく、画
質が極めて悪いという問題があった。なお、実際には、
イントラフレームデータのデータ量は比較的大きく、図
23(b),(c)の網線部分に示すように、特殊再生
時の再生領域(斜線部)を越えて記録されてしまう。従
って、画質を向上させるために再生領域にインターフレ
ームデータを記録することはできない。As described above, the apparatus shown in FIGS. 26 and 27 obtains a reproduced image by reproducing at least intraframe data during special reproduction. However, there is only one intra frame for every ten or more frames. Furthermore, during special playback, images of multiple frames that differ in time are combined to obtain a single playback image.
There is a problem that the reproduced image during special reproduction does not move smoothly and the image quality is extremely poor. In addition, in fact,
The amount of intra-frame data is relatively large, and as shown by the shaded areas in FIGS. 23 (b) and 23 (c), the intra-frame data is recorded beyond the reproduction area (hatched portion) during special reproduction. Therefore, interframe data cannot be recorded in the reproduction area in order to improve the image quality.
【0050】[0050]
【発明が解決しようとする課題】このように、上述した
従来の高能率符号化復号化装置においては、イントラフ
レームデータを再生倍速数に応じて再配置した場合で
も、イントラフレームデータ同士の時間的な間隔が比較
的大きく、しかも、特殊再生時には、複数フレームのデ
ータを用いて1枚の画像が構成されることから、特殊再
生画像の画質は極めて悪いという問題点があった。As described above, in the above-mentioned conventional high-efficiency coding / decoding apparatus, even if the intraframe data is rearranged in accordance with the reproduction speed number, the temporal difference between the intraframe data is reduced. However, there is a problem that the image quality of the special reproduction image is extremely poor because a single image is formed by using the data of a plurality of frames during the special reproduction.
【0051】本発明はかかる問題点に鑑みてなされたも
のであって、高能率符号化を採用した場合でも、高品質
の特殊再生画像を得ることができる高能率符号化復号化
装置を提供することを目的とする。The present invention has been made in view of the above problems, and provides a high-efficiency coding / decoding apparatus capable of obtaining a high-quality special reproduction image even when high-efficiency coding is adopted. The purpose is to
【0052】[0052]
【課題を解決するための手段】本発明の請求項1に係る
高能率符号化復号化装置は、入力映像信号を所定の圧縮
比で圧縮する圧縮手段と、この圧縮手段の出力が記録さ
れる記録トラックのうちの特殊再生時に再生されるデー
タエリアのみに記録可能なデータレートとなるように前
記入力映像信号を圧縮する高圧縮手段と、前記圧縮手段
の出力と前記高圧縮手段の出力とを再配列させて前記高
圧縮手段の出力を前記記録トラック上の特殊再生時に再
生されるデータエリアに記録させることを可能にした配
置手段と、前記記録トラックの特殊再生時に再生される
データエリアからの再生信号を復号する高圧縮復号手段
と、特殊再生時に前記高圧縮復号手段からの複数枚の復
号データの所定の部分を特殊再生の状態に基づいて選択
して1枚の再生画像を形成する切り貼り手段とを具備し
たものであり、本発明の請求項2に係る高能率符号化復
号化装置は、前記高圧縮手段は入力映像信号をフレーム
内圧縮符号、片方向予測符号及び双方向予測符号に符号
化するものであって、前記高圧縮復号手段が、フレーム
内圧縮符号及び片方向予測符号のみを選択的に復号する
ことを特徴とするものであり、本発明の請求項3に係る
高能率符号化復号化装置は、前記高圧縮手段は入力映像
信号をフレーム内圧縮符号、片方向予測符号及び双方向
予測符号に符号化するものであって、前記高圧縮復号手
段が、全てのフレーム内圧縮符号及び片方向予測符号を
復号すると共に、双方向予測符号については一部のデー
タのみを復号することを特徴とするものである。According to a first aspect of the present invention, a high-efficiency coding / decoding apparatus records a compression means for compressing an input video signal at a predetermined compression ratio and an output of the compression means. A high compression unit that compresses the input video signal so that the data rate can be recorded only in a data area that is reproduced during special reproduction of a recording track, and an output of the compression unit and an output of the high compression unit. Arrangement means for rearranging so that the output of the high compression means can be recorded in the data area reproduced at the time of special reproduction on the recording track, and the arrangement means from the data area reproduced at the time of special reproduction of the recording track. A high compression decoding means for decoding the reproduction signal, and one reproduction image by selecting a predetermined portion of the decoded data from the high compression decoding means at the time of special reproduction based on the special reproduction state. In the high-efficiency coding / decoding apparatus according to claim 2 of the present invention, the high-compression means is configured so that the high-compression means processes an input video signal into an intra-frame compression code, a unidirectional prediction code, and both The present invention is characterized in that the high-compression decoding means selectively decodes only the intra-frame compression code and the unidirectional prediction code. In the high-efficiency coding / decoding apparatus according to, the high-compression means encodes an input video signal into an intra-frame compression code, a unidirectional prediction code, and a bidirectional prediction code. All the intra-frame compression codes and the unidirectional prediction codes are decoded, and with respect to the bidirectional prediction codes, only a part of the data is decoded.
【0053】[0053]
【作用】本発明において、高圧縮手段は、特殊再生時に
再生されるデータエリアに記録可能なデータレートまで
入力映像信号を圧縮する。配置手段は、高圧縮手段の出
力を特殊再生時に再生されるデータエリアに記録させる
ように、圧縮手段の出力と高圧縮手段の出力との配列を
決定する。特殊再生時には、高圧縮復号手段が再生デー
タを復号する。特殊再生の状態に基づく枚数の復号デー
タから1枚の画面を作成するために、切り貼り手段は、
特殊再生の状態に基づいて、復号データの複数部分を再
配列して出力し、復号レートを記録レートまで低減す
る。In the present invention, the high compression means compresses the input video signal to a data rate recordable in the data area reproduced during special reproduction. The arranging means determines the arrangement of the output of the compressing means and the output of the high compressing means so that the output of the high compressing means is recorded in the data area to be reproduced at the time of special reproduction. At the time of special reproduction, the high compression decoding means decodes the reproduction data. In order to create one screen from the number of pieces of decrypted data based on the special reproduction state, the cutting and pasting means,
Based on the special reproduction state, a plurality of parts of the decoded data are rearranged and output, and the decoding rate is reduced to the recording rate.
【0054】[0054]
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図1は本発明に係る高能率符号化復号化装
置の記録側の一実施例を示すブロック図である。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of the recording side of a high efficiency coding / decoding apparatus according to the present invention.
【0055】入力映像信号は低圧縮比回路81に与えられ
ると共に、空間フィルタ82を介して高圧圧縮比回路83に
与えられる。空間フィルタ82は高圧縮比を達成するため
にデータ帯域を制限して出力する。低圧縮比回路81は比
較的低い圧縮比で入力映像信号を圧縮して加算器84に出
力し、高圧縮比回路83は比較的大きな圧縮比で入力映像
信号を圧縮して加算器85に出力する。本実施例において
は、例えば,高圧縮比回路83としては伝送レートが1.
2MbpsのMPEG1方式を採用し、低圧縮比回路81
としては、MPEG1よりも大きな伝送レートの信号で
あるイントラフレームのみを用いるJPEG方式又は伝
送レートが4又は9MbpsのMPEG2方式等を採用
する。The input video signal is supplied to the low compression ratio circuit 81 and the high pressure compression ratio circuit 83 via the spatial filter 82. The spatial filter 82 limits and outputs the data band to achieve a high compression ratio. The low compression ratio circuit 81 compresses the input video signal with a relatively low compression ratio and outputs it to the adder 84, and the high compression ratio circuit 83 compresses the input video signal with a relatively high compression ratio and outputs it to the adder 85. To do. In this embodiment, for example, the high compression ratio circuit 83 has a transmission rate of 1.
Adopts the MPEG1 system of 2 Mbps, low compression ratio circuit 81
For example, a JPEG method using only an intra frame which is a signal having a transmission rate higher than MPEG1 or an MPEG2 method having a transmission rate of 4 or 9 Mbps is adopted.
【0056】図2は低圧縮比回路81及び高圧縮比回路83
の出力データ量を説明するための説明図である。図2
(a)は入力映像信号データ量を示し、図2(b)は高
圧縮比処理信号を示し、図2(c)は低圧縮比処理信号
を示し、図2(d)は多段階圧縮比処理信号を示してい
る。図2(a)乃至(c)に示すように、高圧縮比処理
信号のデータ量は入力信号及び低圧縮比処理信号のデー
タ量に比して十分に小さい。加算器84は低圧縮比回路81
からの低圧縮比処理信号に低圧縮フラグを付加してスイ
ッチ86の端子aに与え、加算器85は高圧縮比回路83から
の高圧縮比処理信号に高圧縮フラグを付加してスイッチ
86の端子bに与える。FIG. 2 shows a low compression ratio circuit 81 and a high compression ratio circuit 83.
5 is an explanatory diagram for explaining the output data amount of FIG. Figure 2
2A shows an input video signal data amount, FIG. 2B shows a high compression ratio processed signal, FIG. 2C shows a low compression ratio processed signal, and FIG. 2D shows a multistage compression ratio. The processed signal is shown. As shown in FIGS. 2A to 2C, the data amount of the high compression ratio processed signal is sufficiently smaller than the data amounts of the input signal and the low compression ratio processed signal. The adder 84 is a low compression ratio circuit 81
A low compression flag is added to the low-compression-ratio processed signal from the switch and is given to the terminal a of the switch 86.
It is given to terminal b of 86.
【0057】一方、トラックカウンタ87には記録トラッ
ク信号が供給される。トラックカウンタ87は記録トラッ
ク信号をカウントすることにより、トラック番号を計測
して計測結果を記録位置決定回路88に出力する。記録位
置決定回路88は、トラック番号に基づいて、低圧縮比回
路81の出力と高圧縮比回路83の出力とのトラック上の記
録位置を決定して、スイッチ86を制御するための制御信
号を出力する。On the other hand, the track counter 87 is supplied with a recording track signal. The track counter 87 counts the recording track signal to measure the track number and outputs the measurement result to the recording position determination circuit 88. The recording position determination circuit 88 determines a recording position on the track between the output of the low compression ratio circuit 81 and the output of the high compression ratio circuit 83 based on the track number, and outputs a control signal for controlling the switch 86. Output.
【0058】図3は記録位置決定回路88によるトラック
上の記録位置を説明するための説明図である。図3は5
倍速再生時のトレースパターンを示している。本実施例
においては、図3の斜線にて示す再生領域(以下、特定
配置エリアという)には高圧縮比回路83の出力データを
記録し、特定配置エリア外には低圧縮比回路81の出力デ
ータを記録するようになっている。図3(a)は全トラ
ックの特定配置エリアに高圧縮比回路83の出力を記録す
る例を示し、図3(b)は1トラックおきの特定配置エ
リアに高圧縮比回路83の出力を記録する例を示してい
る。なお、高圧縮比処理信号のデータ量は十分に圧縮さ
れているので、全画面の高圧縮比処理信号を特性配置エ
リアに記録可能となっている。また、本実施例において
は、映像データの記録レートをNMbpsとすると、特
定配置エリアの記録レートをnMbps以下に、低圧縮
比処理信号の伝送レートを(N−n)Mbps以下とす
るようになっている。FIG. 3 is an explanatory diagram for explaining the recording position on the track by the recording position determining circuit 88. FIG. 3 shows 5
The trace pattern during double speed reproduction is shown. In this embodiment, the output data of the high compression ratio circuit 83 is recorded in the reproduction area (hereinafter referred to as the specific arrangement area) indicated by the diagonal lines in FIG. 3, and the output of the low compression ratio circuit 81 is output outside the specific arrangement area. It is designed to record data. 3A shows an example in which the output of the high compression ratio circuit 83 is recorded in the specific arrangement area of all tracks, and FIG. 3B shows the output of the high compression ratio circuit 83 in the specific arrangement area of every other track. An example is shown. Since the data amount of the high compression ratio processed signal is sufficiently compressed, the high compression ratio processed signal of the entire screen can be recorded in the characteristic arrangement area. Further, in the present embodiment, when the recording rate of the video data is NMbps, the recording rate of the specific arrangement area is set to nMbps or less, and the transmission rate of the low compression ratio processed signal is set to (N−n) Mbps or less. ing.
【0059】スイッチ86は記録位置決定回路88に制御さ
れて、低圧縮比処理信号又は高圧縮比処理信号を選択的
に誤り訂正エンコーダ17に出力する。誤り訂正エンコー
ダ17はエラー訂正用のパリティを付加して加算器19に出
力する。同期・ID作成回路20は同期信号及びID信号
を作成して加算器19に与え、加算器19は誤り訂正エンコ
ーダ17の出力に同期信号及びID信号を付加して、記録
変調回路89に出力する。記録変調回路89は加算器19の出
力を図示しない記録媒体の特性に応じて記録符号化して
図示しない記録部に出力するようになっている。The switch 86 is controlled by the recording position determining circuit 88 to selectively output the low compression ratio processed signal or the high compression ratio processed signal to the error correction encoder 17. The error correction encoder 17 adds parity for error correction and outputs it to the adder 19. The synchronization / ID creation circuit 20 creates a synchronization signal and an ID signal and gives them to the adder 19. The adder 19 adds the synchronization signal and the ID signal to the output of the error correction encoder 17 and outputs them to the recording modulation circuit 89. .. The recording modulation circuit 89 records and codes the output of the adder 19 according to the characteristics of a recording medium (not shown) and outputs it to a recording unit (not shown).
【0060】図4は再生側の実施例を示すブロック図で
ある。FIG. 4 is a block diagram showing an embodiment on the reproducing side.
【0061】図示しない記録媒体からの再生信号はスイ
ッチ90の端子a及びフラグ判定回路91に与えられる。ス
イッチ90の端子aは低圧縮復号回路92に接続され、端子
bは高圧縮復号回路93及びフレーム番号検出回路94に接
続される。フラグ判定回路91は再生信号から低圧縮フラ
グ又は高圧縮フラグを検出して、入力された再生信号が
低圧縮比処理されているか高圧縮比処理されているかを
判定して判定結果をモード制御回路92に出力する。モー
ド制御回路92は再生モードを示すモード信号も供給され
ており、モード信号及び判定結果に基づいてスイッチ90
の切換えを制御するようになっている。すなわち、モー
ド制御回路95は、通常再生モードが指定された場合には
スイッチ90に端子aを選択させ、特殊再生モードが指定
された場合にはスイッチ90に端子bを選択させる。A reproduction signal from a recording medium (not shown) is given to the terminal a of the switch 90 and the flag judgment circuit 91. The terminal a of the switch 90 is connected to the low compression decoding circuit 92, and the terminal b is connected to the high compression decoding circuit 93 and the frame number detection circuit 94. The flag determination circuit 91 detects a low compression flag or a high compression flag from the reproduction signal, determines whether the input reproduction signal is low compression ratio processed or high compression ratio processed, and outputs the determination result to the mode control circuit. Output to 92. The mode control circuit 92 is also supplied with a mode signal indicating the reproduction mode, and switches 90 based on the mode signal and the determination result.
Is controlled. That is, the mode control circuit 95 causes the switch 90 to select the terminal a when the normal reproduction mode is designated, and causes the switch 90 to select the terminal b when the special reproduction mode is designated.
【0062】低圧縮復号回路92は低圧縮比処理されてい
る再生データ、すなわち、特定配置エリア外に記録され
ているデータを復号して、復号出力をスイッチ96の端子
aに出力する。スイッチ96もモード制御回路95によって
スイッチ90と連動して制御されるようになっている。The low compression decoding circuit 92 decodes the reproduction data subjected to the low compression ratio processing, that is, the data recorded outside the specific arrangement area, and outputs the decoded output to the terminal a of the switch 96. The switch 96 is also controlled by the mode control circuit 95 in conjunction with the switch 90.
【0063】一方、フレーム番号検出回路94はスイッチ
90からの再生信号のトラック番号を検出して高圧縮復号
回路93に出力する。高圧縮比処理信号はトラックによっ
てイントラフレームデータI又はインターフレームデー
タB,Pから構成されており、高圧縮復号回路93はフレ
ーム番号検出回路94の検出結果に基づいて、高圧縮比処
理されている再生データを復号して切り貼り回路97に与
える。なお、これらの復号回路92,93は、参考文献「放
送用高解像度圧縮符号化デコーダ・チップの開発」(映
像情報(1)1991/6)に記載されたものと同様の構成で
ある。また、トラックカウンタ99は入力されるトラック
信号をカウントし、トラック番号を切り貼り回路97に出
力する。切り貼り回路97はメモリを有しており、トラッ
ク番号及びフレーム番号に基づいて高圧縮復号回路93の
復号出力の書込み及び読出しが制御されて、連続した複
数枚の画像を合成して1枚の画像を作成して補間フィル
タ98に出力する。すなわち、倍速再生を行うと、倍速数
に応じて伝送レートが増加する。例えば、5倍速再生を
行うとヘッドの1トレース期間に5枚の画像の復号出力
が得られる。この理由から、本実施例においては、倍速
数に応じて復号出力の所定の部分を選択して複数画面で
1枚の画像を構成するようにしている。補間フィルタ98
は記録時の帯域制限によって間引きされたデータを補間
してスイッチ96の端子bに出力する。On the other hand, the frame number detection circuit 94 is a switch.
The track number of the reproduction signal from 90 is detected and output to the high compression decoding circuit 93. The high compression ratio processed signal is composed of intra frame data I or inter frame data B and P depending on the track, and the high compression decoding circuit 93 is subjected to high compression ratio processing based on the detection result of the frame number detection circuit 94. The reproduced data is decoded and given to the cutting and pasting circuit 97. Note that these decoding circuits 92 and 93 have the same configuration as that described in the reference document "Development of High-Resolution Compression Encoding Decoder Chip for Broadcasting" (Video Information (1) 1991/6). Further, the track counter 99 counts the input track signal and cuts out the track number and outputs it to the pasting circuit 97. The cut-and-paste circuit 97 has a memory, the writing and reading of the decoded output of the high compression decoding circuit 93 are controlled based on the track number and the frame number, and a plurality of continuous images are combined to form one image. Is generated and output to the interpolation filter 98. That is, when the double speed reproduction is performed, the transmission rate increases according to the double speed number. For example, when 5 × speed reproduction is performed, the decoded output of 5 images can be obtained in one trace period of the head. For this reason, in the present embodiment, a predetermined portion of the decoded output is selected according to the double speed number so that one image is composed of a plurality of screens. Interpolation filter 98
Interpolates the data thinned by the band limitation at the time of recording and outputs it to the terminal b of the switch 96.
【0064】次に、このように構成された実施例の動作
について図5の説明図を参照して説明する。図5(a)
は5倍速再生時においてトラック番号1乃至5のトラッ
クからの再生出力のうち再生画面構成に用いるデータを
示し、図5(b),(c)は再生画面の構成を示してい
る。Next, the operation of the embodiment thus constructed will be described with reference to the explanatory view of FIG. Figure 5 (a)
Indicates the data used for the reproduction screen configuration among the reproduction outputs from the tracks of track numbers 1 to 5 during quintuple speed reproduction, and FIGS. 5B and 5C show the configuration of the reproduction screen.
【0065】記録側においては、入力映像信号は低圧縮
比回路81に与えられると共に、空間フィルタ82によって
帯域制限された後高圧縮比回路83に与えられる。低圧縮
比回路81は入力映像信号を例えばMPEG2によって圧
縮する。この低圧縮比処理信号は加算器84において低圧
縮フラグが付加されてスイッチ86の端子aに与えられ
る。高圧縮比回路83は入力映像信号を例えばMPEG1
によって圧縮する。なお、MPEG1においては、一連
のフレームがイントラフレームデータI,インターフレ
ームデータB,B,P,B,B,P,B,B,P,…に
変換される。高圧縮比処理信号は加算器85において高圧
縮フラグが付加されてスイッチ86の端子bに与えられ
る。On the recording side, the input video signal is supplied to the low compression ratio circuit 81 and the high compression ratio circuit 83 after being band-limited by the spatial filter 82. The low compression ratio circuit 81 compresses the input video signal by MPEG2, for example. The low compression ratio processed signal is added with a low compression flag in the adder 84 and is given to the terminal a of the switch 86. The high compression ratio circuit 83 inputs the input video signal to, for example, MPEG1.
Compress by. In MPEG1, a series of frames is converted into intra frame data I and inter frame data B, B, P, B, B, P, B, B, P, .... The high compression ratio processed signal is added with a high compression flag in the adder 85 and is given to the terminal b of the switch 86.
【0066】一方、トラックカウンタ87は記録トラック
信号をカウントして、トラック番号を記録位置決定回路
88に出力する。記録位置決定回路88はトラック番号に基
づいてスイッチ86を制御する。例えば、記録位置決定回
路88は、図3(a)の倍速再生時のトレース開始トラッ
クT1 では、先ず、特定配置エリアに対応するタイミン
グで端子bを選択させて高圧縮比処理信号を出力させ、
他のタイミングで端子aを選択させて低圧縮比処理信号
を出力させる。次の、トラックT2 では、先ず、端子a
を選択させた後、特定配置エリアに対応するタイミング
で端子bを選択させて高圧縮比処理信号を出力させる。
以後同様にしてスイッチ86を制御し、特定配置エリアに
対応するタイミングでイントラフレームデータI,イン
ターフレームデータB,B,P,…を順次出力させる。On the other hand, the track counter 87 counts the recording track signal and outputs the track number to the recording position determining circuit.
Output to 88. The recording position determination circuit 88 controls the switch 86 based on the track number. For example, the recording position determination circuit 88 first selects the terminal b at the timing corresponding to the specific arrangement area in the trace start track T1 during double speed reproduction in FIG.
The terminal a is selected at another timing to output the low compression ratio processed signal. In the next track T2, first, the terminal a
After selecting, the terminal b is selected at the timing corresponding to the specific arrangement area and the high compression ratio processed signal is output.
Thereafter, the switch 86 is similarly controlled to sequentially output the intra frame data I, the inter frame data B, B, P, ... At the timing corresponding to the specific arrangement area.
【0067】スイッチ86の出力は誤り訂正エンコーダ17
において、誤り訂正用のパリティが付加され、加算器19
において同期信号及びID信号が付加されて記録変調回
路89に供給される。記録変調回路89は記録媒体に適合す
るように加算器19出力を変調して出力する。The output of the switch 86 is the error correction encoder 17
, The parity for error correction is added, and the adder 19
At, the synchronizing signal and the ID signal are added and supplied to the recording modulation circuit 89. The recording modulation circuit 89 modulates the output of the adder 19 so as to match the recording medium, and outputs it.
【0068】一方、再生側において、通常再生を行うも
のとする。この場合には、モード制御回路95はモード信
号及びフラグ判定回路91の判定結果に基づいてスイッチ
90,96に端子aを選択させる。図示しない記録媒体から
の再生信号はスイッチ90を介して低圧縮復号回路92に供
給される。低圧縮復号回路92は、各記録トラックの特性
配置エリア以外の部分に記録されたMPEG2のデータ
の再生信号を復号する。復号出力はスイッチ96を介して
出力されて図示しない表示部において表示される。On the other hand, on the reproducing side, normal reproduction is performed. In this case, the mode control circuit 95 switches based on the mode signal and the determination result of the flag determination circuit 91.
Causes 90 and 96 to select terminal a. A reproduction signal from a recording medium (not shown) is supplied to the low compression decoding circuit 92 via the switch 90. The low compression decoding circuit 92 decodes a reproduction signal of MPEG2 data recorded in a portion other than the characteristic arrangement area of each recording track. The decoded output is output via the switch 96 and displayed on a display unit (not shown).
【0069】ここで、特殊再生が行われるものとする。
この場合には、モード制御回路95はモード信号及びフラ
グ判定回路91の判定結果に基づいてスイッチ90,96に端
子bを選択させる。高圧縮復号回路93はフレーム番号検
出回路94の検出結果に基づく復号を行う。すなわち、高
圧縮復号回路93には、イントラフレームデータI,イン
ターフレームデータB,B,P,…が順次入力されてお
り、高圧縮復号回路93はイントラフレームデータIを復
号した後、このデータIを用いてインターフレームデー
タPを復号し、更に、データI,Pを用いてインターフ
レームデータBを復号して切り貼り回路97に出力する。Here, it is assumed that special reproduction is performed.
In this case, the mode control circuit 95 causes the switches 90 and 96 to select the terminal b based on the mode signal and the determination result of the flag determination circuit 91. The high compression decoding circuit 93 performs decoding based on the detection result of the frame number detection circuit 94. That is, the intra-frame data I and the inter-frame data B, B, P, ... Are sequentially input to the high compression decoding circuit 93. The high compression decoding circuit 93 decodes the intra frame data I and then the data I Is used to decode the interframe data P, and the data I and P are used to decode the interframe data B and output to the cut and paste circuit 97.
【0070】5倍速再生を行うものとすると、1回のヘ
ッドスキャンで再生される5枚の画像データは、図5
(a)に示すように、イントラフレームI1 ,インター
フレームB2 ,B3 ,P4 ,B5 である。つまり、高圧
縮復号回路93からの復号データの伝送レートはMPEG
1の伝送レートの5倍となっている。切り貼り回路97は
伝送レートを低減するために、また、一連の5枚の画像
データを用いて画像を滑らかにするために、1枚分の画
像データをイントラフレームデータI1 ,インターフレ
ームデータB2 ,B3 ,P4 ,B5 を用いて作成する。
すなわち、切り貼り回路97は、復号データの書込み及び
読出しが制御されて、図5(a)に示すように、各デー
タの斜線に示す一部を用いて、図5(b)に示すよう
に、1枚の画像データを合成する。また、切り貼り回路
97は、動きの滑らかさを考慮しなければ、図5(c)に
示すように、各フレームデータを用いて子画面を構成す
るように、データを配列させることもできる。切り貼り
回路97の出力は補間フィルタ98に与えられて補間され、
スイッチ96の端子bを介して出力される。Assuming that 5 × speed reproduction is performed, the image data of 5 sheets reproduced by one head scan is as shown in FIG.
As shown in (a), the frame is an intra frame I1 and inter frames B2, B3, P4, and B5. That is, the transmission rate of the decoded data from the high compression decoding circuit 93 is MPEG.
It is 5 times the transmission rate of 1. The cut-and-paste circuit 97 reduces the transmission rate, and in order to smooth an image using a series of five pieces of image data, the image data for one sheet is processed by intra-frame data I1, inter-frame data B2, B3. , P4, B5.
That is, the cut-and-paste circuit 97 is controlled to write and read the decoded data, and, as shown in FIG. 5A, using a part of each data indicated by diagonal lines, as shown in FIG. One image data is combined. Also, cut and paste circuit
As for 97, if the smoothness of movement is not taken into consideration, as shown in FIG. 5C, the data can be arranged so that a child screen is formed using each frame data. The output of the cut and paste circuit 97 is given to the interpolation filter 98 and interpolated,
It is output via the terminal b of the switch 96.
【0071】このように、本実施例においては、特殊再
生時の特定配置エリアに高圧縮比処理信号を記録し、特
殊再生時に復号レートを記録レートと一致させるため
に、倍速数に応じた枚数の一連の画像データを用いて1
枚の画像を構成するようにしている。連続したフレーム
データを用いて再生画像が構成されるので、再生画像の
は滑らかであり、画質を向上させることができる。As described above, in the present embodiment, the high compression ratio processed signal is recorded in the specific arrangement area during special reproduction, and the decoding rate matches the recording rate during special reproduction. Using a series of image data of 1
I am trying to compose one image. Since the reproduced image is formed using continuous frame data, the reproduced image is smooth and the image quality can be improved.
【0072】図6は本発明の他の実施例を示すブロック
図である。本実施例は図4の破線で囲った部分のみが図
4の実施例と相違し、図6ではこの部分のみを示してい
る。図6において図4と同一の構成要素には同一符号を
付して説明を省略する。FIG. 6 is a block diagram showing another embodiment of the present invention. This embodiment differs from the embodiment of FIG. 4 only in the portion surrounded by the broken line in FIG. 4, and only this portion is shown in FIG. 6, the same components as those in FIG. 4 are designated by the same reference numerals and the description thereof will be omitted.
【0073】図4の実施例においては再生された全デー
タを復号している。これに対し、本実施例においては、
イントラフレームデータI及びインターフレームデータ
Pのみを復号して、処理時間を短縮するようにしてい
る。スイッチ90の端子b(図4参照)を介して入力され
る再生信号は、スイッチ111 を介してデータバッファ11
3 に入力されると共に、ピクチャーヘッダ抽出回路112
にも入力される。ピクチャーヘッダ抽出回路112 は再生
信号がイントラフレームデータIであるか、インターフ
レームPであるか又はインターフレームBであるかを識
別し、この識別結果によってスイッチ111 のオンオフを
制御するようになっている。データバッファ113 はスイ
ッチ111 を介して入力されたデータを記憶して高圧縮復
号回路93に出力する。In the embodiment shown in FIG. 4, all the reproduced data are decoded. On the other hand, in this embodiment,
Only the intra-frame data I and the inter-frame data P are decoded to shorten the processing time. A reproduction signal input via the terminal b of the switch 90 (see FIG. 4) is transferred via the switch 111 to the data buffer 11
3 and the picture header extraction circuit 112
Is also entered. The picture header extraction circuit 112 discriminates whether the reproduction signal is the intra frame data I, the inter frame P or the inter frame B, and controls the on / off of the switch 111 according to the discrimination result. .. The data buffer 113 stores the data input via the switch 111 and outputs it to the high compression decoding circuit 93.
【0074】次に、このように構成された実施例の動作
について図7及び図8の説明図を参照して説明する。Next, the operation of the embodiment thus constructed will be described with reference to the explanatory views of FIGS. 7 and 8.
【0075】特殊再生時には、再生信号はスイッチ90を
介してスイッチ111 及びピクチャーヘッダ抽出回路112
に与えられる。いま、図7の斜線に示すデータで再生画
面を構成するものとする。ピクチャーヘッダ抽出回路11
2 は、ヘッドの第1スキャンにおいては、先ず、イント
ラフレームデータI1 を通過させる期間スイッチ111を
オンにし、次いで、インターフレームデータP4 を通過
させる期間スイッチ111 をオンにする。データバッファ
113 は入力されたデータを記憶して高圧縮復号回路93に
与える。高圧縮復号回路93はイントラフレームデータI
1 を復号した後、このデータI1 を用いてインターフレ
ームデータP4 を復号する。切り貼り回路97は高圧縮復
号回路93の出力を用いて1枚の画像データを出力する。At the time of special reproduction, the reproduction signal is transmitted through the switch 90 to the switch 111 and the picture header extraction circuit 112.
Given to. Now, it is assumed that the reproduction screen is composed of the data indicated by the diagonal lines in FIG. Picture header extraction circuit 11
In the first scan of the head, the switch 2 first turns on the switch 111 for passing the intra frame data I1, and then turns on the switch 111 for passing the inter frame data P4. Data buffer
113 stores the input data and gives it to the high compression decoding circuit 93. The high compression decoding circuit 93 uses the intra frame data I
After decoding 1, the interframe data P4 is decoded using this data I1. The cut-and-paste circuit 97 outputs one image data by using the output of the high compression decoding circuit 93.
【0076】第2スキャンにおいては、ピクチャーヘッ
ダ抽出回路112 はスイッチ111 を制御して、図7に示す
ように、インターフレームデータP7 とインターフレー
ムデータP10とをデータバッファ113 に与える。復号回
路93はこれらのデータを高圧縮復号し、切り貼り回路97
は復号データを用いて1枚の画像データを出力する。In the second scan, the picture header extraction circuit 112 controls the switch 111 to supply the inter frame data P7 and the inter frame data P10 to the data buffer 113 as shown in FIG. The decoding circuit 93 highly compresses and decodes these data, and the cutting and pasting circuit 97
Outputs one image data using the decoded data.
【0077】また、再生画面の構成を例えば図8の斜線
に示すものにすることもできる。図8は第1スキャンに
おいて、イントラフレームデータI1 及びインターフレ
ームデータP4 を用いて1枚の再生画面を構成し、第2
スキャンにおいては、インターフレームデータP7 及び
インターフレームデータP10を用いて1枚の再生画面を
構成し、第3スキャンにおいては、インターフレームデ
ータP13のみを用いて1枚の再生画面を構成した例を示
している。なお、本実施例では1スキャンにデータI,
Pから得た1枚分の再生画像データを用いることによっ
て、復号レートを記録レートと一致させている。Further, the structure of the reproduction screen can be made as shown by the diagonal lines in FIG. 8, for example. FIG. 8 shows that in the first scan, one intra-frame data I1 and the inter-frame data P4 are used to compose one reproduction screen.
In the scan, one playback screen is constructed using the inter-frame data P7 and the inter-frame data P10, and in the third scan, one playback screen is constructed using only the inter-frame data P13. ing. In this embodiment, the data I,
By using the reproduced image data for one sheet obtained from P, the decoding rate is matched with the recording rate.
【0078】このように、本実施例においては、イント
ラフレームデータI及びインターフレームデータPのみ
を復号して再生画面を得ており、処理レートを図4の実
施例に比して低減している。As described above, in the present embodiment, only the intra frame data I and the inter frame data P are decoded to obtain the reproduction screen, and the processing rate is reduced as compared with the embodiment of FIG. ..
【0079】図9は本発明の他の実施例を示すブロック
図である。図9において図6と同一の構成要素には同一
符号を付して説明を省略する。FIG. 9 is a block diagram showing another embodiment of the present invention. In FIG. 9, the same components as those of FIG. 6 are designated by the same reference numerals and the description thereof will be omitted.
【0080】図6の実施例においては、復号されるフレ
ームデータは連続したフレームのデータではないので、
再生画像の動き等は必ずしも滑らかなものとはならな
い。そこで、本実施例においては、イントラフレームデ
ータI及びインターフレームデータPの外に、インター
フレームデータBの一部を復号することによって、再生
画像を滑らかにすると共に、処理レートの低減を図って
いる。In the embodiment of FIG. 6, since the frame data to be decoded is not the data of consecutive frames,
The movement and the like of the reproduced image are not always smooth. Therefore, in the present embodiment, by decoding a part of the inter frame data B in addition to the intra frame data I and the inter frame data P, the reproduced image is smoothed and the processing rate is reduced. ..
【0081】すなわち、スイッチ90の端子bからの再生
信号はスイッチ111 を介してデータバッファ113 に入力
されると共に、ピクチャーブロック抽出回路121 に入力
される。ピクチャーブロック抽出回路121 は再生信号が
イントラフレームデータIであるかインターフレームデ
ータP,Bであるかを識別して識別結果を制御回路122
に出力する。制御回路122 はトラックカウンタ99(図4
参照)からのトラック番号も与えられており、スイッチ
111 、データバッファ113 、高圧縮復号回路93、B復号
画像メモリ123 及び切り貼り回路97に制御信号を出力す
る。That is, the reproduction signal from the terminal b of the switch 90 is input to the data buffer 113 via the switch 111 and also to the picture block extracting circuit 121. The picture block extraction circuit 121 discriminates whether the reproduced signal is the intra-frame data I or the inter-frame data P, B and determines the discrimination result by the control circuit 122.
Output to. The control circuit 122 is a track counter 99 (see FIG.
Track number from
The control signal is output to 111, the data buffer 113, the high compression decoding circuit 93, the B decoding image memory 123, and the cut and paste circuit 97.
【0082】次に、このように構成された実施例の動作
について図10を参照して説明する。Next, the operation of the embodiment thus constructed will be described with reference to FIG.
【0083】制御回路122 はピクチャーブロック抽出回
路121 及びトラックカウンタ99の出力に基づいてスイッ
チ111 を切換える。第1スキャンにおいては、再生され
たイントラフレームデータI1 及びインターフレームデ
ータP4 の外に、インターフレームデータB2 ,B3 ,
B5 の一部がスイッチ111 を介してデータバッファ113
に与えられる。同様に、第2,3スキャンにおいては、
インターフレームデータP7 ,P13の外に、インターフ
レームデータB6 ,B8 ,B9 ,B11,B12,B14,B
15の一部がスイッチ111 を介してデータバッファ113 に
供給される。The control circuit 122 switches the switch 111 based on the outputs of the picture block extraction circuit 121 and the track counter 99. In the first scan, in addition to the reproduced intra frame data I1 and inter frame data P4, inter frame data B2, B3,
Part of B5 passes through the switch 111 to the data buffer 113
Given to. Similarly, in the second and third scans,
In addition to the interframe data P7 and P13, the interframe data B6, B8, B9, B11, B12, B14, B
A part of 15 is supplied to the data buffer 113 via the switch 111.
【0084】高圧縮復号回路93はトラック番号に応じて
データバッファ113 からの再生信号を復号する。すなわ
ち、高圧縮復号回路93は先ずイントラフレームデータI
1 を復号した後、データI1 を用いてインターフレーム
データP4 を復号し、これらの復号データをI/P復号
画像メモリ124 に記憶させる。更に、高圧縮復号回路93
は、これらのデータI1 ,P4 を用いてインターフレー
ムデータB2 ,B3 ,B5 の一部のデータを復号してB
復号画像メモリ123 に記憶させる。切り貼り回路97は、
第1スキャンにおいては、I/P復号画像メモリ124 か
ら画面の最上部に対応する部分のデータI1 及び画面の
下から2番目の部分に対応する部分のデータP4 を読出
し、B復号画像メモリ123 から図10の第1スキャンの
斜線部に対応するデータB2 ,B3 ,B5 を読出して1
枚の画像データを構成して出力する。The high compression decoding circuit 93 decodes the reproduction signal from the data buffer 113 according to the track number. That is, the high compression decoding circuit 93 firstly receives the intra frame data I.
After decoding 1, the interframe data P4 is decoded using the data I1, and these decoded data are stored in the I / P decoded image memory 124. Furthermore, the high compression decoding circuit 93
Uses these data I1 and P4 to decode a part of the interframe data B2, B3 and B5, and B
It is stored in the decoded image memory 123. The cut and paste circuit 97 is
In the first scan, the data I1 of the portion corresponding to the uppermost portion of the screen and the data P4 of the portion corresponding to the second lowermost portion of the screen are read from the I / P decoded image memory 124, and read from the B decoded image memory 123. The data B2, B3, B5 corresponding to the shaded areas in the first scan of FIG.
The image data of one sheet is constructed and output.
【0085】また、第2,3スキャンにおいては、高圧
縮復号回路93はインターフレームデータP7 ,P13を復
号してI/P復号画像メモリ124 に記憶させ、インター
フレームデータB6 ,B8 ,B9 ,B11,B12,B14,
B15の一部を復号してB復号画像メモリ123 に記憶させ
る。また、切り貼り回路97は、第2スキャンではインタ
ーフレームデータB6 ,P7 ,B8 ,B9 ,P10の一部
の復号データを用いて1画面を構成し、第3スキャンで
はインターフレームデータB11,B12,P13,B14,B
15の一部の復号データを用いて1画面を構成する。In the second and third scans, the high compression decoding circuit 93 decodes the interframe data P7 and P13 and stores them in the I / P decoded image memory 124, and the interframe data B6, B8, B9 and B11. , B12, B14,
A part of B15 is decoded and stored in the B decoded image memory 123. The cut-and-paste circuit 97 forms one screen by using a part of the decoded data of the interframe data B6, P7, B8, B9, P10 in the second scan, and the interframe data B11, B12, P13 in the third scan. , B14, B
One screen is constructed using a part of the decoded data of 15.
【0086】このように、本実施例においては、イント
ラフレームデータI及びインターフレームデータPの外
に、インターフレームデータBを復号し、連続した各フ
レームの復号データを用いて1枚の再生画面を得ている
ので、図6の実施例よりも滑らかな画像を得ることがで
きる。更に、インターフレームデータBについては全デ
ータを復号する必要はなく、画面再生に用いる部分のデ
ータのみを復号しているので、処理レートを小さくする
ことができる。As described above, in this embodiment, in addition to the intra-frame data I and the inter-frame data P, the inter-frame data B is decoded, and one reproduction screen is displayed using the decoded data of each continuous frame. Since it has been obtained, it is possible to obtain a smoother image than the embodiment of FIG. Further, with respect to the interframe data B, it is not necessary to decode all the data, and only the data of the portion used for screen reproduction is decoded, so that the processing rate can be reduced.
【0087】図11は図9の実施例の変形例を示すブロ
ック図である。図11において図9と同一の構成要素に
は同一符号を付して説明を省略する。FIG. 11 is a block diagram showing a modification of the embodiment shown in FIG. 11, the same components as those in FIG. 9 are designated by the same reference numerals and the description thereof will be omitted.
【0088】スイッチ90の端子bからの再生信号は高圧
縮復号回路93及びヘッダ抽出回路131 に供給される。ヘ
ッダ抽出回路131 は再生信号からヘッダを抽出して再生
信号がイントラフレームIであるかインターフレーム
P,Bであるかを識別し識別結果を該当ブロック計算回
路132 に出力する。該当ブロック計算回路132 はトラッ
ク番号の情報も与えられており、再生データのうち復号
すべきブロックのデータを算出して復号制御回路133 に
出力する。復号制御回路133 は該当ブロック計算回路13
2 の出力に基づいて高圧縮復号回路134 の復号動作をオ
ンオフ制御するようになっている。The reproduced signal from the terminal b of the switch 90 is supplied to the high compression decoding circuit 93 and the header extraction circuit 131. The header extraction circuit 131 extracts the header from the reproduction signal, identifies whether the reproduction signal is the intra frame I or the inter frames P and B, and outputs the identification result to the corresponding block calculation circuit 132. The corresponding block calculation circuit 132 is also given the information of the track number, and calculates the data of the block to be decoded in the reproduction data and outputs it to the decoding control circuit 133. The decoding control circuit 133 is the block calculation circuit 13
On / off control of the decoding operation of the high compression decoding circuit 134 is performed based on the output of 2.
【0089】このような構成によれば、該当ブロック計
算回路132 はヘッダ抽出回路131 の出力及びトラック番
号の情報に基づいて、例えば図10の斜線にて示す復号
すべきブロックを算出する。高圧縮復号回路134 には再
生信号が時系列に入力されており、復号制御回路133 は
該当ブロック計算回路132 の出力によって復号動作のオ
ンオフを制御する。これにより、高圧縮復号回路134 は
図10の斜線部に対応するデータのみを復号することが
できる。他の作用は図9と同様である。With such a configuration, the corresponding block calculation circuit 132 calculates the block to be decoded, for example, the shaded area in FIG. 10, based on the output of the header extraction circuit 131 and the track number information. The reproduction signal is input to the high compression decoding circuit 134 in time series, and the decoding control circuit 133 controls the on / off of the decoding operation by the output of the corresponding block calculation circuit 132. As a result, the high compression decoding circuit 134 can decode only the data corresponding to the shaded area in FIG. Other operations are the same as in FIG.
【0090】図12は本発明の他の実施例の記録側を示
すブロック図である。図12において図1と同一の構成
要素には同一符号を付して説明を省略する。本実施例は
多段符号化システムに適用したものである。FIG. 12 is a block diagram showing the recording side of another embodiment of the present invention. 12, the same components as those of FIG. 1 are designated by the same reference numerals and the description thereof will be omitted. This embodiment is applied to a multi-stage coding system.
【0091】多段圧縮法は、先ず入力データを高圧縮比
で圧縮し、次に圧縮データに追加データを付加して画質
を改善するものであり、階層符号化とも呼ばれている。
すなわち、最初の高圧縮比処理では比較的粗い画像しか
得られないが、徐々に精細度の高い画像を得るための低
圧縮比処理を行って画質を改善するもので通信の分野等
で採用されている。The multistage compression method first compresses input data with a high compression ratio and then adds additional data to the compressed data to improve the image quality, and is also called hierarchical coding.
In other words, the first high compression ratio process can obtain only a relatively rough image, but it gradually improves the image quality by performing a low compression ratio process to obtain an image with high definition, and is used in the field of communication. ing.
【0092】入力映像信号は高圧縮比回路141 に入力さ
れる。高圧縮比回路141 は例えばMPEG1を採用して
入力映像信号を高圧縮比処理して高圧縮比処理信号を加
算器142 に出力する。加算器142 は高圧縮比回路141 の
出力に高圧縮フラグを付加して低圧縮比回路144 及び遅
延バッファ143 に出力する。低圧縮比回路144 は加算器
142 の出力を低圧縮比処理することにより、入力映像信
号の詳細データを付加して高画質の映像データを加算器
145 に出力する。加算器145 は低圧縮比回路144 の出力
に低圧縮フラグを付加してスイッチ86の端子aに与え
る。また、遅延バッファ143 は加算器142 の出力を遅延
させてスイッチ86の端子bに与えるようになっている。The input video signal is input to the high compression ratio circuit 141. The high compression ratio circuit 141 adopts, for example, MPEG1 to perform high compression ratio processing on the input video signal and outputs a high compression ratio processed signal to the adder 142. The adder 142 adds a high compression flag to the output of the high compression ratio circuit 141 and outputs it to the low compression ratio circuit 144 and the delay buffer 143. Low compression ratio circuit 144 is an adder
By processing the output of 142 with a low compression ratio, the detailed data of the input video signal is added and the high quality video data is added.
Output to 145. The adder 145 adds a low compression flag to the output of the low compression ratio circuit 144 and supplies it to the terminal a of the switch 86. The delay buffer 143 delays the output of the adder 142 and supplies it to the terminal b of the switch 86.
【0093】図13は多段符号化システムにおける再生
側の実施例を示すブロック図である。図13において図
4と同一の構成要素には同一符号を付して説明を省略す
る。FIG. 13 is a block diagram showing an embodiment on the reproducing side in the multistage encoding system. In FIG. 13, the same components as those in FIG.
【0094】再生信号は高圧縮復号回路147 に与えられ
る。高圧縮復号回路147 はモード制御回路95に制御され
て再生信号のうち高圧縮比処理された信号を復号して低
圧縮復号回路148 及び切り貼り回路97に与える。低圧縮
復号回路148 はモード制御回路95に制御されて高圧縮復
号回路147 の出力うち低圧縮比処理信号を復号してスイ
ッチ96の端子aに出力する。The reproduction signal is given to the high compression decoding circuit 147. The high-compression decoding circuit 147 is controlled by the mode control circuit 95 to decode the high-compression-ratio-processed signal of the reproduced signal and apply it to the low-compression decoding circuit 148 and the cut-and-paste circuit 97. The low compression decoding circuit 148 is controlled by the mode control circuit 95 to decode the low compression ratio processed signal of the output of the high compression decoding circuit 147 and output it to the terminal a of the switch 96.
【0095】このように構成された実施例においては、
記録側では、高圧縮比回路141 と低圧縮比回路144 とに
よって、入力映像信号は多段圧縮比処理される。図2
(d)は多段圧縮比処理信号を示しており、多段圧縮比
処理信号は高圧縮比処理信号と低圧縮比処理信号とで構
成されている。一方、高圧縮比処理信号は加算器142 に
おいて高圧縮フラグが付加され、遅延バッファ143 を介
してスイッチ86の端子bを供給される。スイッチ86は、
記録位置決定回路88に制御されて、特殊再生モードにお
ける特定配置エリア以外の部分に対応するタイミングで
は端子aを選択して多段圧縮比処理信号を出力し、特定
配置エリアに対応するタイミングでは端子bを選択して
高圧縮比処理信号を出力する。記録側の他の作用は図1
の実施例と同様である。In the embodiment constructed as described above,
On the recording side, the high compression ratio circuit 141 and the low compression ratio circuit 144 subject the input video signal to multistage compression ratio processing. Figure 2
(D) shows a multi-stage compression ratio processed signal, and the multi-stage compression ratio processed signal is composed of a high compression ratio processed signal and a low compression ratio processed signal. On the other hand, the high compression ratio processed signal is added with a high compression flag in the adder 142 and is supplied to the terminal b of the switch 86 via the delay buffer 143. Switch 86
Controlled by the recording position determination circuit 88, the terminal a is selected to output the multistage compression ratio processed signal at the timing corresponding to the portion other than the specific arrangement area in the special reproduction mode, and the terminal b is output at the timing corresponding to the specific arrangement area. To output a high compression ratio processed signal. Other actions on the recording side are shown in Fig. 1.
It is similar to the embodiment of.
【0096】一方、再生側においては、特殊再生モード
が指定されると、特定配置エリアからの再生データは高
圧縮復号回路147 によって再生されて切り貼り回路97に
与えられる。切り貼り回路97は特定配置エリアから再生
した連続した複数枚のフレームデータを用いて1枚の画
像データを作成して出力する。On the other hand, on the reproducing side, when the special reproduction mode is designated, the reproduction data from the specific arrangement area is reproduced by the high compression decoding circuit 147 and given to the cut and paste circuit 97. The cut-and-paste circuit 97 creates and outputs one image data by using a plurality of continuous frame data reproduced from the specific arrangement area.
【0097】また、通常再生モードにおいては、高圧縮
比復号回路147 の出力は低圧縮復号回路148 に供給され
て低圧縮比処理信号も復号される。こうして、トラック
に記録された全データが復号されて復号データがスイッ
チ96の端子aに供給される。他の作用は図4の実施例と
同様である。Further, in the normal reproduction mode, the output of the high compression ratio decoding circuit 147 is supplied to the low compression decoding circuit 148 and the low compression ratio processed signal is also decoded. In this way, all the data recorded on the track is decoded and the decoded data is supplied to the terminal a of the switch 96. Other functions are similar to those of the embodiment shown in FIG.
【0098】このように、本実施例においても図1及び
図4の実施例と同様の効果を得ることができる。As described above, also in this embodiment, the same effects as those of the embodiments of FIGS. 1 and 4 can be obtained.
【0099】なお、本発明は上記実施例に限定されるも
のではなく、例えば、高圧縮比処理及び低圧縮比処理は
MPEG1,2等でなくてもよく、本発明は圧縮方法に
は限定されない。The present invention is not limited to the above-mentioned embodiment, and for example, the high compression ratio processing and the low compression ratio processing may not be MPEG1, 2, etc., and the present invention is not limited to the compression method. ..
【0100】[0100]
【発明の効果】以上説明したように本発明によれば、高
能率符号化を採用した場合でも、高品質の特殊再生画像
を得ることができるという効果を有する。As described above, according to the present invention, it is possible to obtain a high quality special reproduction image even when high efficiency coding is adopted.
【図1】本発明に係る高能率符号化復号化装置の記録側
の一実施例を示すブロック図。FIG. 1 is a block diagram showing an embodiment of a recording side of a high efficiency encoding / decoding device according to the present invention.
【図2】実施例における圧縮比を説明するための説明
図。FIG. 2 is an explanatory diagram for explaining a compression ratio in the embodiment.
【図3】特殊再生時における再生領域を説明するための
説明図。FIG. 3 is an explanatory diagram for explaining a reproduction area during special reproduction.
【図4】本発明に係る高能率符号化復号化装置の再生側
の一実施例を示すブロック図。FIG. 4 is a block diagram showing an embodiment of the reproducing side of the high efficiency encoding / decoding device according to the present invention.
【図5】図1及び図4の実施例の動作を説明するための
説明図。5 is an explanatory diagram for explaining the operation of the embodiment of FIGS. 1 and 4. FIG.
【図6】本発明の他の実施例を示すブロック図。FIG. 6 is a block diagram showing another embodiment of the present invention.
【図7】図6の実施例の動作を説明するための説明図。7 is an explanatory diagram for explaining the operation of the embodiment of FIG.
【図8】図6の実施例の動作を説明するための説明図。8 is an explanatory diagram for explaining the operation of the embodiment of FIG.
【図9】本発明の他の実施例を示すブロック図。FIG. 9 is a block diagram showing another embodiment of the present invention.
【図10】図9の実施例の動作を説明するための説明
図。FIG. 10 is an explanatory diagram for explaining the operation of the embodiment of FIG.
【図11】図9の実施例の変形例を示すブロック図。FIG. 11 is a block diagram showing a modification of the embodiment of FIG.
【図12】本発明の他の実施例の記録側を示すブロック
図。FIG. 12 is a block diagram showing the recording side of another embodiment of the present invention.
【図13】図12の実施例の再生側を示すブロック図。13 is a block diagram showing the reproducing side of the embodiment of FIG.
【図14】従来例における画面上の位置と記録媒体の記
録トラック上の位置との対比を説明するための説明図。FIG. 14 is an explanatory diagram for explaining the comparison between the position on the screen and the position on the recording track of the recording medium in the conventional example.
【図15】3倍速再生時のトレースパターンと再生エン
ベロープの関係を示す説明図。FIG. 15 is an explanatory diagram showing a relationship between a trace pattern and a reproduction envelope during 3 × speed reproduction.
【図16】記録・再生ヘッドの構成を示す説明図。FIG. 16 is an explanatory diagram showing the structure of a recording / reproducing head.
【図17】従来例における再生画面の構成を説明するた
めの説明図。FIG. 17 is an explanatory diagram illustrating a configuration of a reproduction screen in a conventional example.
【図18】H.261勧告案の圧縮法を説明するための
説明図。FIG. 18: H. 261 is an explanatory view for explaining a compression method of the H.261 recommendation.
【図19】予測符号化を採用した従来の高能率符号化復
号化装置の記録側を示すブロック図。FIG. 19 is a block diagram showing the recording side of a conventional high-efficiency coding / decoding apparatus that employs predictive coding.
【図20】マクロブロックを説明するための説明図。FIG. 20 is an explanatory diagram illustrating a macro block.
【図21】図19の装置における記録信号のデータスト
リームを示す説明図。21 is an explanatory diagram showing a data stream of a recording signal in the apparatus of FIG.
【図22】従来の高能率符号化復号化装置の復号側(再
生側)を示すブロック図。FIG. 22 is a block diagram showing a decoding side (reproduction side) of a conventional high efficiency encoding / decoding device.
【図23】特殊再生時の再生領域に重要データを集中さ
せる従来例を説明するための説明図。FIG. 23 is an explanatory diagram for explaining a conventional example in which important data is concentrated in a reproduction area during special reproduction.
【図24】1トラックに記録されているデータの一般的
な構成を示す説明図。FIG. 24 is an explanatory diagram showing a general configuration of data recorded on one track.
【図25】図23の従来例におけるデータ配列を説明す
るための説明図である。FIG. 25 is an explanatory diagram for explaining a data array in the conventional example of FIG. 23.
【図26】図23を実現する従来の高能率符号化復号化
装置の記録側を示すブロック図。FIG. 26 is a block diagram showing a recording side of a conventional high-efficiency coding / decoding apparatus for realizing FIG. 23.
【図27】図23を実現する従来の高能率符号化復号化
装置の再生側を示すブロック図。FIG. 27 is a block diagram showing a reproducing side of a conventional high-efficiency coding / decoding apparatus for realizing FIG. 23.
【図28】図27においてエラー処理を考慮した回路を
示すブロック図。FIG. 28 is a block diagram showing a circuit considering error processing in FIG. 27.
81…低圧縮比回路、83…高圧縮比回路、84,85…加算
器、86…スイッチ、88…記録位置決定回路81 ... Low compression ratio circuit, 83 ... High compression ratio circuit, 84, 85 ... Adder, 86 ... Switch, 88 ... Recording position determining circuit
Claims (3)
圧縮手段と、 この圧縮手段の出力が記録される記録トラックのうちの
特殊再生時に再生されるデータエリアのみに記録可能な
データレートとなるように前記入力映像信号を圧縮する
高圧縮手段と、 前記圧縮手段の出力と前記高圧縮手段の出力とを再配列
させて前記高圧縮手段の出力を前記記録トラック上の特
殊再生時に再生されるデータエリアに記録させることを
可能にした配置手段と、 前記記録トラックの特殊再生時に再生されるデータエリ
アからの再生信号を復号する高圧縮復号手段と、 特殊再生時に前記高圧縮復号手段からの複数枚の復号デ
ータの所定の部分を特殊再生の状態に基づいて選択して
1枚の再生画像を形成する切り貼り手段とを具備したこ
とを特徴とする高能率符号化復号化装置。1. A compression means for compressing an input video signal at a predetermined compression ratio, and a data rate capable of being recorded only in a data area reproduced during special reproduction of a recording track on which the output of the compression means is recorded. A high compression means for compressing the input video signal so that the output of the compression means and the output of the high compression means are rearranged so that the output of the high compression means is reproduced during special reproduction on the recording track. And a high compression decoding means for decoding a reproduction signal from the data area reproduced at the time of special reproduction of the recording track, and a high compression decoding means for special reproduction at the time of special reproduction. A high efficiency code, comprising: a cut-and-paste means for selecting a predetermined portion of a plurality of pieces of decoded data on the basis of the special reproduction state and forming one reproduced image. Decoding apparatus.
ム内圧縮符号、片方向予測符号及び双方向予測符号に符
号化するものであって、前記高圧縮復号手段は、フレー
ム内圧縮符号及び片方向予測符号のみを選択的に復号す
ることを特徴とする請求項1に記載の高能率符号化復号
化装置。2. The high compression means encodes an input video signal into an intraframe compression code, a unidirectional prediction code, and a bidirectional prediction code, and the high compression decoding means includes an intraframe compression code and a unidirectional prediction code. The high-efficiency coding / decoding apparatus according to claim 1, wherein only the directional prediction code is selectively decoded.
ム内圧縮符号、片方向予測符号及び双方向予測符号に符
号化するものであって、前記高圧縮復号手段は、全ての
フレーム内圧縮符号及び片方向予測符号を復号すると共
に、双方向予測符号については一部のデータのみを復号
することを特徴とする請求項1に記載の高能率符号化復
号化装置。3. The high compression means encodes an input video signal into an intraframe compression code, a unidirectional prediction code and a bidirectional prediction code, and the high compression decoding means includes all intraframe compression codes. 2. The high-efficiency coding / decoding apparatus according to claim 1, wherein the unidirectional predictive code is decoded and only a part of the data of the bidirectional predictive code is decoded.
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---|---|---|---|
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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US6847781B1 (en) | 1999-11-30 | 2005-01-25 | Hitachi, Ltd. | Digital signal recording apparatus and recording medium |
JP2008252874A (en) * | 2007-03-07 | 2008-10-16 | Matsushita Electric Ind Co Ltd | Moving picture coding method, moving picture decoding method, moving picture coding device, and moving picture decoding device |
-
1992
- 1992-03-25 JP JP6761192A patent/JPH05276491A/en active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6771884B2 (en) | 1994-06-24 | 2004-08-03 | Mitsubishi Denki Kabushiki Kaisha | Specially formatted optical disk and method of playback |
US6826353B2 (en) | 1994-06-24 | 2004-11-30 | Mitsubishi Denki Kabushiki Kaisha | Specially formatted optical disk and method of playback |
US6842578B2 (en) | 1994-06-24 | 2005-01-11 | Mitsubishi Denki Kabushiki Kaisha | Specially formatted optical disk and method of playback |
US7457518B2 (en) | 1994-06-24 | 2008-11-25 | Mitsubishi Denki Kabushiki Kaisha | Specially formatted optical disk and method of playback |
US7593623B2 (en) | 1994-06-24 | 2009-09-22 | Mitsubishi Denki Kabushiki Kaisha | Specially formatted optical disk and method of playback |
US6847781B1 (en) | 1999-11-30 | 2005-01-25 | Hitachi, Ltd. | Digital signal recording apparatus and recording medium |
JP2008252874A (en) * | 2007-03-07 | 2008-10-16 | Matsushita Electric Ind Co Ltd | Moving picture coding method, moving picture decoding method, moving picture coding device, and moving picture decoding device |
US8300692B2 (en) | 2007-03-07 | 2012-10-30 | Panasonic Corporation | Moving picture coding method, moving picture decoding method, moving picture coding device, and moving picture decoding device |
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