JPH0527195B2 - - Google Patents
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- JPH0527195B2 JPH0527195B2 JP15872383A JP15872383A JPH0527195B2 JP H0527195 B2 JPH0527195 B2 JP H0527195B2 JP 15872383 A JP15872383 A JP 15872383A JP 15872383 A JP15872383 A JP 15872383A JP H0527195 B2 JPH0527195 B2 JP H0527195B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
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- Read Only Memory (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は内部に高電圧を発生する回路が設け
られ、ここで発生した高電圧を内部に供給制御す
るようにした半導体集積回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a semiconductor integrated circuit that is provided with a circuit that generates a high voltage therein and that controls the supply of the high voltage that is generated therein.
最近、浮遊ゲート構造を持ち、電気的にデータ
の消去や再書込みが行なえる不揮発性半導体メモ
リが、従来の紫外線消去型の不揮発性半導体メモ
リに代つて普及し始めている。このような半導体
メモリにおけるデータの書込みや消去は、フアウ
ラーノルドハイムのトンネル効果を利用して、薄
い酸化膜（たとえば100〜200Å）を介して浮遊ゲ
ートに電子を注入したり、また浮遊ゲートから放
出したりすることにより行なわれている。また、
このデータの書込みや消去のときには通常の電圧
よりも十分に高い電圧が用いられているが、この
高電圧の電流容量は極めて小さくてもよいので、
この高電圧はメモリと同一の集積回路内に設けら
れ通常の電圧たとえば5Vを昇圧する電圧昇圧回
路から供給されている。したがつて、集積回路に
外部から供給する電圧は１種類でよいので、使用
者にとつては有利である。
2. Description of the Related Art Recently, nonvolatile semiconductor memories having a floating gate structure and capable of electrically erasing and rewriting data have begun to become popular in place of conventional ultraviolet erasable nonvolatile semiconductor memories. Writing and erasing data in such semiconductor memories utilizes the Fauler-Nordheim tunneling effect to inject electrons into the floating gate through a thin oxide film (for example, 100 to 200 Å), or from the floating gate. This is done by releasing. Also,
When writing and erasing this data, a voltage that is sufficiently higher than normal voltage is used, but the current capacity of this high voltage may be extremely small, so
This high voltage is supplied from a voltage boosting circuit that is provided in the same integrated circuit as the memory and boosts a normal voltage, for example, 5V. Therefore, only one type of voltage is needed to be externally supplied to the integrated circuit, which is advantageous for the user.
第１図ａないしｄは上記のような電気的にデー
タの書込みや消去が行なわれるメモリの、１つの
メモリセルの構成の１例を示すものであり、第１
図ａはパターン平面図、第１図ｂは同図ａのＡ−
A′線に沿つた断面図、第１図ｃは同じくＢ−
B′線に沿つた断面図であり、第１図ｄは同じく
Ｃ−C′線に沿つた断面図である。第１図において
１０はＰ型の基板であり、１１，１２はＮ型のド
レイン、ソースであり、さらに１３はフローテイ
ングゲート（浮遊ゲート）、１４はコントロール
ゲート（制御ゲート）である。 FIGS. 1a to 1d show an example of the configuration of one memory cell of a memory in which data is electrically written and erased as described above.
Figure a is a pattern plan view, and Figure 1 b is A- in figure a.
A cross-sectional view along line A', Figure 1c is also B-
FIG. 1d is a sectional view taken along line B', and FIG. 1d is a sectional view taken along line C-C'. In FIG. 1, 10 is a P-type substrate, 11 and 12 are N-type drains and sources, 13 is a floating gate, and 14 is a control gate.
上記第１図のような構成のメモリセルにデータ
を書込む場合には、コントロールゲート１４に高
電圧が印加される。これにより、フローテイング
ゲート１３との間に寄生的に生じている容量を介
してこのフローテイングゲート１３の電位が上昇
され、第１図ｄで示されているドレイン１１とフ
ローテイングゲート１３との間の薄い酸化膜の部
分を示してドレイン１１からフローテイングゲー
ト１３に電子が注入される。フローテイングゲー
ト１３に電子が注入されると、等価的にそのメモ
リセルのしきい値が高くなるために、コントロー
ルゲート１４に通常の電圧たとえば5Vを印加し
てもドレイン１１とソース１２との間には導通チ
ヤネルが形成されない。これとは逆にフローテイ
ングゲート１３に電子が注入されておらず、その
しきい値が元の状態のままであれば、コントロー
ルゲート１４に通常の電圧を印加したときには導
通チヤネルが形成される。そしてこの導通チヤネ
ルの形成状態がデータの“１”，“０”の記憶状態
に対応したものとなる。 When writing data into a memory cell configured as shown in FIG. 1 above, a high voltage is applied to the control gate 14. As a result, the potential of the floating gate 13 is increased through the capacitance generated parasitically between the floating gate 13 and the drain 11 and the floating gate 13 shown in FIG. 1d. Electrons are injected from the drain 11 into the floating gate 13 through the thin oxide film in between. When electrons are injected into the floating gate 13, the threshold value of the memory cell equivalently increases. No conducting channel is formed in the On the other hand, if no electrons are injected into the floating gate 13 and its threshold remains in its original state, a conduction channel will be formed when a normal voltage is applied to the control gate 14. The formation state of this conductive channel corresponds to the storage state of data "1" and "0".
一方、フローテイングゲート１３に注入された
電子を放出するときには、コントロールゲート１
４が低電位たとえば0Vに設定されかつドレイン
１１に高電圧が印加される。このときは、その間
に存在する薄い酸化膜を介してフローテイングゲ
ート１３に注入された電子がドレイン１１に放出
される。 On the other hand, when releasing the electrons injected into the floating gate 13, the control gate 1
4 is set to a low potential, for example 0V, and a high voltage is applied to the drain 11. At this time, electrons injected into the floating gate 13 are emitted to the drain 11 via the thin oxide film existing therebetween.
ところで半導体メモリにおいて、メモリセルは
行、列方向にマトリクス状に配列されているの
で、アドレス信号によつて選択された特定のメモ
リセルにのみデータを書込む必要上、前記コント
ロールゲートに前記高電圧を選択的に印加しなけ
ればならない。しかるに同一集積回路内に、上記
高電圧を発生する電圧昇圧回路が設けられたメモ
リでは、前記したように通常の電圧を昇圧してこ
の高電圧を形成している。このような電圧昇圧回
路の１例を第２図ａに、またこの回路に入力され
るクロツク信号φ1，φ2を第２図ｂにそれぞれ示
す。この電圧昇圧回路は、コンデンサを用いた周
知のものであり、たとえば5Vの電圧VCをクロツ
ク信号φ1，φ2に同期して順次昇圧し、高電圧VH
を得る。このような回路で得られる昇圧された高
電圧の電流容量は非常に小さい。したがつて、上
記したようにこの高電圧を特定のメモリセルに供
給する場合、この高電圧の供給制御を行なう制御
回路では、非選択なメモリセルすなわちそのコン
トロールゲートに高電圧を印加する必要のないも
のに関しては高電圧からの電流流出をなくすきち
はもちろんのこと、選択されたものに対して高電
圧を供給するものに関しても高電圧からの電流流
出をできるだけ少なくすることが重要である。し
かしながら従来では、電圧昇圧回路で得られた高
電圧を各メモリセルに供給制御する制御回路にお
いて、高電圧からの定常的な電流流出を防止でき
るようなものは存在しておらず、高電圧の低下を
もたらすものさえあるのが実情である。 By the way, in a semiconductor memory, memory cells are arranged in a matrix in the row and column directions, so it is necessary to write data only to a specific memory cell selected by an address signal, so the high voltage is applied to the control gate. must be applied selectively. However, in a memory in which a voltage boosting circuit for generating the above-mentioned high voltage is provided in the same integrated circuit, the high voltage is generated by boosting the normal voltage as described above. An example of such a voltage boosting circuit is shown in FIG. 2a, and clock signals φ 1 and φ 2 input to this circuit are shown in FIG. 2b. This voltage boosting circuit is a well-known circuit that uses a capacitor, and boosts a voltage V C of, for example, 5V sequentially in synchronization with clock signals φ 1 and φ 2 to generate a high voltage V H
get. The boosted high voltage current capacity obtained with such a circuit is very small. Therefore, when this high voltage is supplied to a specific memory cell as described above, the control circuit that controls the supply of this high voltage has a control circuit that does not need to apply the high voltage to unselected memory cells, that is, to their control gates. It is important not only to eliminate the current outflow from high voltage for those that do not have one, but also to minimize the current outflow from high voltage for those that supply high voltage to the selected one. However, in the conventional control circuit that controls the supply of high voltage obtained by a voltage booster circuit to each memory cell, there is no control circuit that can prevent steady current flow from the high voltage. The reality is that there are some things that even cause a decline.
この発明は上記のような事情を考慮してなされ
たものであり、その目的は、高電圧を内部で供給
制御する際に高電圧からの定常的な電流流出が防
止できる半導体集積回路を提供することにある。
This invention was made in consideration of the above circumstances, and its purpose is to provide a semiconductor integrated circuit that can prevent steady current outflow from high voltage when controlling the supply of high voltage internally. There is a particular thing.
この発明によれば、アドレスデコーダからのデ
コード出力を反転するＰチヤネルおよびＮチヤネ
ルのMOSFETからなるCMOSインバータと、高
電圧が印加される回路点との間に、上記CMOS
インバータの出力信号がゲートに入力される高電
圧供給用のMOSFETを挿入して構成され、
CMOSインバータの出力信号が“０”レベルと
なるようなときにはこのCMOSインバータの出
力信号によつて上記高電圧供給用MOSFETをオ
フさせることにより、上記高電圧からの定常的な
電流流出が防止されている半導体集積回路が提供
されている。
According to this invention, the CMOS
It is configured by inserting a high voltage supply MOSFET into which the inverter output signal is input to the gate.
When the output signal of the CMOS inverter goes to the "0" level, the output signal of the CMOS inverter turns off the high voltage supply MOSFET, thereby preventing steady current outflow from the high voltage. Semiconductor integrated circuits are provided.
以下図面を参照してこの発明の一実施例を説明
する。
An embodiment of the present invention will be described below with reference to the drawings.
第３図はこの発明に係る半導体集積回路の一実
施例に従つた回路図である。この回路は、たとえ
ば前記第２図ａに示される電圧昇圧回路からの高
電圧VHを、前記第１図に示されるメモリセルの
コントロールゲート等に、入力信号INに応じて
供給制御するためのものである。この場合に、こ
の回路は半導体メモリ内のアドレスデコーダに結
合して使用され、したがつてこのときに上記入力
信号INはデコーダからのデコード出力となつて
いる。 FIG. 3 is a circuit diagram according to an embodiment of the semiconductor integrated circuit according to the present invention. This circuit is for controlling the supply of the high voltage V H from the voltage booster circuit shown in FIG. 2a to the control gate of the memory cell shown in FIG. 1 in accordance with the input signal IN. It is something. In this case, this circuit is used in conjunction with an address decoder in the semiconductor memory, so that at this time the input signal IN is the decoded output from the decoder.
すなわち、第３図において、Ｐチヤネル
MOSFET２１とＮチヤネルMOSFET２２とは、
回路点２３とアース電圧VS（0V）が印加される回
路点２４との間に直列接続されている。上記両
MOSFET２１，２２のゲートは共通接続され、
この共通ゲートは入力信号INが印加されている
回路点２５に接続されており、この両MOSFET
２１，２２はこの入力信号を反転するCMOS型
のインバータ２６を構成している。上記インバー
タ２６への一方の電源電圧が印加されるべき上記
回路点２３と、前記第２図ａに示される電圧昇圧
回路の出力として得られる前記高電圧VHもしく
は通常の電圧たとえば5Vに設定されており集積
回路の外部から供給される電圧VCが印加される
回路点２７との間には、２つのデイプレツシヨン
型のＮチヤネルMOSFET２８，２９が直列接続
されている。上記両MOSFET２８，２９のゲー
トは、前記インバータ２６の出力端である回路点
３０に共通に接続されている。上記２つの
MOSFET２８，２９の直列接続点である回路点
３１と、前記5Vに設定される電圧VCが印加され
る回路点３２との間には、デイプレツシヨン型の
ＮチヤネルMOSFET３３が接続されており、こ
のMOSFET３３のゲートは前記回路点２５に接
続されている。さらに前記電圧VCが印加される
上記回路点３２と、前記インバータ２６の出力端
である前記回路点３０との間には、デイプレツシ
ヨン型のＮチヤネルMOSFET３４とＰチヤネル
MOSFET３６とが直列接続されている。上記
MOSFET３４のゲートは、図示しないメモリセ
ルにおいて、データの書込みおよび読出しの際に
互いに異なるレベルに設定される制御信号Ｒ／Ｗ
が印加される回路点３６に接続されている。上記
MOSFET３５のゲートは前記回路点２５に接続
されている。また上記MOSFET２１，３５のバ
ツクゲート（基板）は前記回路点３１に接続さ
れ、MOSFET２２のバツクゲート（基板）は前
記回路点２４に接続されている。さらに前記回路
点３０で得られる信号OUTは、たとえば前記第
１図に示すような構成のメモリセルの、前記コン
トロールゲート１４に供給される。なお、第３図
において特に型を指定していないMOSFETはす
べてエンハンスメント型のものである。 That is, in FIG. 3, the P channel
What is MOSFET21 and N-channel MOSFET22?
It is connected in series between circuit point 23 and circuit point 24 to which earth voltage V S (0V) is applied. Both above
The gates of MOSFET21 and 22 are commonly connected,
This common gate is connected to circuit point 25 to which input signal IN is applied, and both MOSFETs
21 and 22 constitute a CMOS type inverter 26 that inverts this input signal. The circuit point 23 to which one power supply voltage is applied to the inverter 26 and the high voltage V H obtained as the output of the voltage booster circuit shown in FIG. Two depletion type N-channel MOSFETs 28 and 29 are connected in series between the integrated circuit and a circuit point 27 to which a voltage V C supplied from outside the integrated circuit is applied. The gates of both MOSFETs 28 and 29 are commonly connected to a circuit point 30 which is the output end of the inverter 26. The above two
A depletion type N-channel MOSFET 33 is connected between a circuit point 31, which is the series connection point of the MOSFETs 28 and 29, and a circuit point 32, to which the voltage V C set to 5V is applied. The gate of is connected to the circuit point 25. Furthermore, between the circuit point 32 to which the voltage V C is applied and the circuit point 30 which is the output end of the inverter 26, a depletion type N-channel MOSFET 34 and a P-channel MOSFET 34 are connected.
MOSFET36 is connected in series. the above
The gate of the MOSFET 34 is connected to a control signal R/W which is set to different levels when writing and reading data in a memory cell (not shown).
is connected to a circuit point 36 to which is applied. the above
The gate of MOSFET 35 is connected to the circuit point 25. The back gates (substrates) of the MOSFETs 21 and 35 are connected to the circuit point 31, and the back gate (substrate) of the MOSFET 22 is connected to the circuit point 24. Furthermore, the signal OUT obtained at the circuit point 30 is supplied to the control gate 14 of the memory cell having the configuration shown in FIG. 1, for example. In addition, all MOSFETs whose type is not specified in FIG. 3 are of the enhancement type.
次に上記のように構成された回路の動作を説明
する。まず、回路点３６に印加される制御信号
Ｒ／Ｗが“０”レベルのとき、すなわちこの回路
からの出力OUTが供給される図示しないメモリ
セルにおいてデータ書込みが行なわれるときに、
回路点２７には高電圧VHが印加される。この状
態で回路点２５に印加される入力信号INが“０”
レベル（アース電圧VS＝0V）にされると、イン
バータ２６内のMOSFET２１がオンし、
MOSFET２２はオフする。一方、回路点２７に
高電圧VHが印加された後は、回路点３１が
MOSFET２８を介し、VHに向つて充電される。
このとき、MOSFET３３のゲートは“０”レベ
ル（0V）になつており、かつソースには5Vの電
圧VCが印加されており、このMOSFET３３のゲ
ート電位はそのソースからみて−5Vに設定され
ている。ここでMOSFET３３のしきい値電圧の
絶対値が5V以下に設定されているとすれば（他
のデイプレツシヨン型MOSFETも同様である）、
このMOSFET３３はオフする。このため、
MOSFET２８を介してVHに向つて充電される回
路点３１は、上記MOSFET３３によつて放電は
されず、これによりMOSFET２９および
MOSFET２１を介して回路点３０がVHに向つて
充電される。これにより、そのゲートが上記回路
点３０に接続されているMOSFET２９，２９
は、それぞれのソース・ドレイン間のインピーダ
ンスが下げられ、回路点３０は急速にVHに向つ
て充電される。また、このときMOSFET３４は
制御信号Ｒ／Ｗによつてオフしているので、回路
点３０が２つのMOSFET３５，３４を介して回
路点３２に放電されることもない。 Next, the operation of the circuit configured as described above will be explained. First, when the control signal R/W applied to the circuit point 36 is at the "0" level, that is, when data is written in a memory cell (not shown) to which the output OUT from this circuit is supplied,
A high voltage V H is applied to circuit point 27 . In this state, the input signal IN applied to circuit point 25 is “0”
When the level is set (earth voltage V S = 0V), MOSFET 21 in the inverter 26 turns on,
MOSFET 22 is turned off. On the other hand, after high voltage V H is applied to circuit point 27, circuit point 31 becomes
It is charged toward VH via MOSFET28.
At this time, the gate of MOSFET 33 is at the "0" level (0V), and a voltage of 5V is applied to the source, and the gate potential of MOSFET 33 is set to -5V from the source. There is. Here, if the absolute value of the threshold voltage of MOSFET 33 is set to 5V or less (the same is true for other depletion type MOSFETs),
This MOSFET 33 is turned off. For this reason,
The circuit point 31, which is charged towards V H via MOSFET 28, is not discharged by the MOSFET 33, which causes MOSFET 29 and
The circuit point 30 is charged toward VH via the MOSFET 21. As a result, MOSFETs 29 and 29 whose gates are connected to the circuit point 30
The impedance between each source and drain is lowered, and the circuit point 30 is rapidly charged toward VH . Further, since the MOSFET 34 is turned off by the control signal R/W at this time, the circuit point 30 is not discharged to the circuit point 32 via the two MOSFETs 35 and 34.
このように入力信号INが“０”レベルにされ
た場合には、出力信号OUTとして高電圧VHに近
い電圧が得られる。そしてこの信号OUTがその
コントロールゲートに印加される図示しないメモ
リセルでは、前記したようにしてデータ書込みが
行なわれる。そして出力信号OUTとして高電圧
VHを得る場合、VHが印加されている回路点２７
からの電流流出は回路点３０を充電するためのも
ののみでよく、定常的な電流流出は生じない。 When the input signal IN is set to the "0" level in this manner, a voltage close to the high voltage VH is obtained as the output signal OUT. In a memory cell (not shown) to which this signal OUT is applied to its control gate, data is written as described above. And high voltage as output signal OUT
When obtaining V H , circuit point 27 where V H is applied
The current outflow from the circuit 30 only needs to be for charging the circuit point 30, and no steady current outflow occurs.
一方、制御信号Ｒ／Ｗが“０”レベルのとき
に、今度は入力信号INが“１”レベル（VC＝
5V）にされる。これによりMOSFET２２がオン
する。MOSFET２２がオンすることによつて、
回路点３０はアース電圧VSに向つて放電され、
信号OUTは“０”レベルにされる。一方、入力
信号INが“１”レベルにされることによつて
MOSFET３３がオンし、回路点３１は5Vに充電
される。このとき、MOSFET２８のゲートはア
ース電圧VSすなわち0Vにされているので、回路
点３１側をソースとするMOSFET２８のそのソ
ース側からみたゲート電位は−5Vに設定される。
このため、上記MOSFET２８はカツトオフす
る。また２つのＰチヤネルMOSFET２１，３５
のバツクゲートは5Vに充電された回路点３１に
接続されているので、この両MOSFET２１，３
５もカツトオフする。 On the other hand, when the control signal R/W is at the "0" level, the input signal IN is at the "1" level (V C =
5V). This turns on MOSFET 22. By turning on MOSFET22,
The circuit point 30 is discharged towards the earth voltage VS ,
The signal OUT is set to "0" level. On the other hand, by setting the input signal IN to the “1” level,
MOSFET 33 is turned on and circuit point 31 is charged to 5V. At this time, since the gate of the MOSFET 28 is set to the ground voltage V S , that is, 0V, the gate potential of the MOSFET 28 whose source is the circuit point 31 side as seen from the source side is set to -5V.
Therefore, the MOSFET 28 is cut off. Also two P-channel MOSFETs 21, 35
Since the back gate of MOSFET 21 and 3 are connected to circuit point 31 charged to 5V, both MOSFETs 21 and 3
5 is also cut off.
このように入力信号INが“１”レベルにされ
た場合には、出力信号OUTとしてアース電圧VS
すなわち0Vが得られる。そしてこの電圧がその
コントロールゲートに印加されるメモリセルでは
しきい値電圧の変化が生じない。出力信号OUT
として0Vを得る場合には、回路点２７からの電
流流出はリーク電流のみとなる。 When the input signal IN is set to the “1” level in this way, the output signal OUT is set to the ground voltage V S
In other words, 0V is obtained. In a memory cell to which this voltage is applied to its control gate, no change in threshold voltage occurs. Output signal OUT
When obtaining 0V as 0V, the current flowing out from the circuit point 27 is only a leak current.
すなわち、回路点２７に高電圧VHが印加され
この高電圧VHを入力信号INに応じて出力する場
合に、この高電圧VHからの電流流出は回路点３
０に存在する容量のみを一時的に充電するための
もののみであり、定常的な流出電流の発生は防止
されている。 That is, when high voltage V H is applied to circuit point 27 and this high voltage V H is output in response to input signal IN, current outflow from this high voltage V H is applied to circuit point 3.
It is only for temporarily charging the capacity existing at 0, and the generation of steady outflow current is prevented.
次にこの回路からの出力信号OUTが供給され
る図示しないメモリセルにおいてデータ読出しが
行なわれるときに、回路点３６に印加される制御
信号Ｒ／Ｗは“１”レベルにされる。また回路点
２７には高電圧VHの代りに通常の電圧VCが印加
される。この状態で入力信号INが“０”レベル
にされると、MOSFET２８，２９，２１を直列
に介して回路点３０が5Vに充電される。一方、
このとき制御信号Ｒ／Ｗは“１”レベルとなつて
いるのでMOSFET３４がオンする。また入力信
号INによりMOSFET３５もオンする。このため
に、回路点３０は、MOSFET３４，３５を介し
ても充電される。回路点３０を２つの経路で5V
に充電する理由は次の通りである。すなわち、回
路点２７に高電圧VHが印加されている際に入力
信号INが“１”レベルから“０”レベルに、又
は“０”レベルから“１”レベルに切り変わる
と、VHとVSとの間に一時的に貫通電流が生じ、
高電圧VHが極端に低下してしまうことがある。
このため、上記貫通電流の値をできるだけ小さく
するために前記MOSFET２９が設けられてい
る。したがつて、MOSFET２８，２９，２１か
らなる経路による回路点３０の充電能力は十分で
はない。このため、回路点３０を急速に5Vに充
電するために、上記MOSFET３４，３５からな
る経路でも充電するようにしている。 Next, when data is read in a memory cell (not shown) to which the output signal OUT from this circuit is supplied, the control signal R/W applied to the circuit point 36 is set to the "1" level. Further, a normal voltage V C is applied to the circuit point 27 instead of the high voltage V H. When the input signal IN is set to the "0" level in this state, the circuit point 30 is charged to 5V through the MOSFETs 28, 29, and 21 in series. on the other hand,
At this time, since the control signal R/W is at the "1" level, the MOSFET 34 is turned on. Furthermore, the MOSFET 35 is also turned on by the input signal IN. For this purpose, circuit point 30 is also charged via MOSFETs 34, 35. 5V through two paths to circuit point 30
The reason for charging is as follows. In other words, when the input signal IN changes from "1" level to "0" level or from "0" level to "1" level while high voltage V H is applied to circuit point 27, V H and A through current is temporarily generated between V S and
High voltage VH may drop extremely.
Therefore, the MOSFET 29 is provided to reduce the value of the through current as much as possible. Therefore, the charging capacity of the circuit point 30 by the path consisting of MOSFETs 28, 29, and 21 is not sufficient. Therefore, in order to rapidly charge the circuit point 30 to 5V, the path consisting of the MOSFETs 34 and 35 is also charged.
一方、入力信号INが“１”レベルのときには
MOSFET２２がオンし、MOSFET３５はオフ
するので、回路点３０は0Vに放電される。 On the other hand, when the input signal IN is at the “1” level,
Since MOSFET 22 is turned on and MOSFET 35 is turned off, circuit point 30 is discharged to 0V.
すなわち、制御信号Ｒ／Ｗが“１”レベルにさ
れているとき、この回路からの出力信号OUTは
入力信号INのレベルに対応して5Vかもしくは0V
に設定される。そして出力信号OUTが5Vに設定
されている場合、この信号がそのコントロールゲ
ートに供給されているメモリセルは選択状態とな
り、予め記憶しているデータを出力し、他方、信
号OUTが0Vに設定される場合には非選択状態と
なる。 In other words, when the control signal R/W is at the "1" level, the output signal OUT from this circuit is either 5V or 0V depending on the level of the input signal IN.
is set to When the output signal OUT is set to 5V, the memory cell whose control gate is supplied with this signal becomes selected and outputs the pre-stored data, while the signal OUT is set to 0V. If it is selected, it will be in a non-selected state.
このように上記実施例回路によれば、高電圧
VHから定常的な電流流出を伴なわずにVHをメモ
リセルのコントロールゲートに供給することがで
きる。しかも入力信号INの切り変わりに発生す
る一時的な貫通電流の値も十分に小さなものとす
ることができる。 In this way, according to the above embodiment circuit, high voltage
V H can be supplied to the control gate of the memory cell without constant current flowing out from V H. Furthermore, the value of the temporary through current that occurs when the input signal IN changes can also be made sufficiently small.
第４図はこの発明の他の実施例に従つた回路図
である。この実施例回路が第３図の実施例のもの
と異なるところは、インバータ２６の出力端であ
る回路点３０とＮチヤネルMOSFET２２との間
にデイプレツシヨン型のMOSFET３７が接続さ
れている点にある。そしてこのMOSFET３７の
ゲートには0V以上の所定電位が印加されている。
この実施例回路では、上記MOSFET３７を設け
ることによつてMOSFET２２に高電圧VHが直接
に印加されることを防止している。なお、上記
MOSFET３７のゲートに0V以上の電位を印加す
る理由は次の通りである。すなわち、MOSFET
でのブレークダウンは、ゲート電位が0Vのとき
に最も発生し易くなる。このため、上記
MOSFET３７のゲートに0V以上の電位を印加し
てこのMOSFET３７のブレークダウン電圧を上
げて、しかもMOSFET２２のドレインに高電圧
が印加されないようにしている。 FIG. 4 is a circuit diagram according to another embodiment of the invention. This embodiment circuit differs from the embodiment shown in FIG. 3 in that a depletion type MOSFET 37 is connected between a circuit point 30, which is the output end of an inverter 26, and an N-channel MOSFET 22. A predetermined potential of 0V or more is applied to the gate of this MOSFET 37.
In this embodiment circuit, the provision of the MOSFET 37 prevents the high voltage V H from being directly applied to the MOSFET 22. In addition, the above
The reason for applying a potential of 0V or more to the gate of MOSFET 37 is as follows. That is, MOSFET
Breakdown at is most likely to occur when the gate potential is 0V. For this reason, the above
A potential of 0V or higher is applied to the gate of MOSFET 37 to increase the breakdown voltage of MOSFET 37, and high voltage is not applied to the drain of MOSFET 22.
第５図はこの発明のさらに他の実施例に従つた
回路図である。この実施例回路では、第３図中の
前記２つのMOSFET２９，３３が省略され、
MOSFET２８のソースが回路点２３に直接に接
続されている。しかも前記MOSFET２１のバツ
クゲートは、前記回路点３１に接続される代りに
回路点２３に接続されている。しかも回路点３２
と３０との間には、前記２つのMOSFET３４，
３５の代りにエンハンスメント型のＰチヤネル
MOSFET３８とデイプレツシヨン型の
MOSFET３９とが直列接続されていて、一方の
MOSFET３８のゲートは入力信号INが印加され
る回路点２５に、他方のMOSFET３９のゲート
は制御信号Ｒ／Ｗが印加される前記回路点３６に
それぞれ接続されている。 FIG. 5 is a circuit diagram according to yet another embodiment of the invention. In this embodiment circuit, the two MOSFETs 29 and 33 in FIG. 3 are omitted,
The source of MOSFET 28 is directly connected to circuit point 23. Moreover, the back gate of the MOSFET 21 is connected to the circuit point 23 instead of being connected to the circuit point 31. Moreover, circuit point 32
and 30, the two MOSFETs 34,
Enhancement type P channel instead of 35
MOSFET38 and depression type
MOSFET39 is connected in series, and one
The gate of the MOSFET 38 is connected to the circuit point 25 to which the input signal IN is applied, and the gate of the other MOSFET 39 is connected to the circuit point 36 to which the control signal R/W is applied.
このような構成において、いま制御信号Ｒ／Ｗ
が“０”レベルでありかつ回路点２７に高電圧
VHが印加されているときに入力信号INが“０”
レベルにされると、MOSFET２２がオフし、回
路点３０は２つのMOSFET２８，２１を直列に
介してVHに向つて充電される。すなわち、この
ときに出力信号OUTとして高電圧が出力される。
一方、入力信号INが“１”レベルにされると、
MOSFET２２がオンし、回路点３０はVSに放電
される。このとき、MOSFET２３のゲート電位
は0Vであり、回路点２３の電位がMOSFET２８
のしきい値電圧に対応した電位V1に充電される
と、このMOSFET２８はカツトオフする。一
方、このときMOSFET２１のゲート電位は
“１”レベルすなわち5Vであり、かつこのバツク
ゲートは回路点２３に接続されているので、上記
回路点２３の電位V1にMOSFET２１のしきい値
電圧を加えたものが入力信号INの“１”レベル
すなわち5Vよりも小さい設定されていれば、
MOSFET２１はカツトオフする。すなわち、こ
の実施例の場合にも高電圧VHからの定常的な電
流流出を防ぐことができる。 In such a configuration, now the control signal R/W
is at “0” level and high voltage is present at circuit point 27.
Input signal IN is “0” when V H is applied
When set to level, MOSFET 22 is turned off and circuit point 30 is charged towards V H via two MOSFETs 28 and 21 in series. That is, at this time, a high voltage is output as the output signal OUT.
On the other hand, when the input signal IN is set to “1” level,
MOSFET 22 is turned on and circuit point 30 is discharged to V S . At this time, the gate potential of MOSFET 23 is 0V, and the potential of circuit point 23 is
When charged to the potential V 1 corresponding to the threshold voltage of , this MOSFET 28 is cut off. On the other hand, at this time, the gate potential of MOSFET 21 is at the "1" level, that is, 5V, and this back gate is connected to circuit point 23, so the threshold voltage of MOSFET 21 is added to the potential V 1 of circuit point 23. If the voltage is set lower than the “1” level of the input signal IN, that is, 5V,
MOSFET21 is cut off. That is, in this embodiment as well, steady current outflow from the high voltage VH can be prevented.
この実施例回路において制御信号Ｒ／Ｗが
“１”レベルにされる場合には、入力信号INに応
じてオン、オフ制御される、主にＰチヤネル
MOSFET３８とＮチヤネルMOSFET２２とに
よつて回路点３０が充放電され、出力信号OUT
が5Vもしくは0Vに設定される。 In this embodiment circuit, when the control signal R/W is set to the "1" level, the P channel is mainly controlled on and off according to the input signal IN.
The circuit point 30 is charged and discharged by MOSFET 38 and N-channel MOSFET 22, and the output signal OUT
is set to 5V or 0V.
なお、この発明は上記実施例に限定されるもの
ではなく種々の変形が可能であることはいうまで
もない。たとえば前記第３図の実施例回路におい
て、回路点３２と３０との間に直列接続された２
つのMOSFET３４，３５は一方のMOSFET３
４を回路点３２側に、他方のMOSFET３５を回
路点３０側にそれぞれ配置する場合について説明
したが、これは逆に配置するようにしてもよい。
ただし配置を逆にした場合にMOSFET３５のバ
ツクゲートは回路点３２に接続する必要がある。 It goes without saying that the present invention is not limited to the above-mentioned embodiments, and that various modifications can be made. For example, in the embodiment circuit of FIG. 3, two
The two MOSFETs 34 and 35 are one MOSFET 3.
Although the case has been described in which MOSFET 4 is placed on the circuit point 32 side and the other MOSFET 35 is placed on the circuit point 30 side, the arrangement may be reversed.
However, when the arrangement is reversed, the back gate of MOSFET 35 needs to be connected to circuit point 32.
また、上記各実施例ではこの発明をメモリセル
のコントロールゲートに高電圧を選択的に供給す
るデコーダに実施した場合について説明したが、
高電圧を入力信号に応じて供給制御するようなも
のであればどのような半導体集積回路にも実施が
可能である。 Furthermore, in each of the above embodiments, the present invention is applied to a decoder that selectively supplies a high voltage to the control gate of a memory cell.
The present invention can be implemented in any semiconductor integrated circuit as long as it controls the supply of high voltage according to an input signal.
以上説明したようにこの発明によれば、高電圧
を内部で供給制御する際に高電圧からの定常的な
電流流出が防止できる半導体集積回路が提供でき
る。
As described above, according to the present invention, it is possible to provide a semiconductor integrated circuit that can prevent steady current flow from high voltage when supplying and controlling high voltage internally.
第１図ａないしｄは浮遊ゲート構造をもつメモ
リセルの構成図、第２図ａは電圧昇圧回路の１例
を示す回路図、第２図ｂは第２図ａの回路で用い
られるクロツク信号を示す図、第３図はこの発明
の一実施例を示す回路図、第４図はこの発明の他
の実施例を示す回路図、第５図はこの発明のさら
に他の実施例を示す回路図である。
２３…回路点（第３の回路点）、２５…回路点
（第１の回路点）、２６…インバータ（信号反転回
路）、２７…回路点（第２の回路点）、２８…デイ
プレツシヨン型のMOSFET（トランジスタ）。
Figures 1a to d are block diagrams of memory cells with a floating gate structure, Figure 2a is a circuit diagram showing an example of a voltage booster circuit, and Figure 2b is a clock signal used in the circuit of Figure 2a. 3 is a circuit diagram showing one embodiment of this invention, FIG. 4 is a circuit diagram showing another embodiment of this invention, and FIG. 5 is a circuit diagram showing still another embodiment of this invention. It is a diagram. 23...Circuit point (third circuit point), 25...Circuit point (first circuit point), 26...Inverter (signal inversion circuit), 27...Circuit point (second circuit point), 28...Depression type MOSFET (transistor).
Claims (1)
電位に、ドレインが出力にそれぞれ接続されるＮ
チヤネルの第１のMOSFETと、 ゲートに上記入力信号が供給され、ドレインが
上記出力に接続されるＰチヤネルの第２の
MOSFETと、 ゲートが上記出力に接続され、ソースが上記第
２のMOSFETのソースに接続され、ドレインが
高電圧供給端に接続されるデイプレツシヨン型で
Ｎチヤネルの第３のMOSFETとを具備し、 上記第３のMOSFETにより上記第２の
MOSFETのソース側の電位を制御して、上記入
力信号が“１”レベルのときに上記第２の
MOSFETが非導通状態となるように設定し、上
記高電圧供給端から上記第１、第２及び第３の
MOSFETを通じて上記基準電位に定常的に流れ
る電流経路を無くするように構成したことを特徴
とする半導体集積回路。 ２ 前記第２のMOSFETのバツクゲートがこの
第２のMOSFETのソースに接続されている特許
請求の範囲第１項に記載の半導体集積回路。 ３ 浮遊ゲートと制御ゲートとを有し、上記浮遊
ゲートに蓄えられる電子の量によつてデータを記
憶するMOSFETからなるメモリセルと、 電源電圧供給端と、 上記電源電圧供給端に供給される電圧をこれよ
りも高い電圧に昇圧する電圧昇圧回路と、 上記浮遊ゲートへの電子の注入あるいは放出と
を制御するための信号がゲートに供給され、ソー
スが基準電位に、ドレインが出力に接続されるＮ
チヤネルの第１のMOSFETと、 ゲートに上記信号が供給され、ドレインが上記
出力に接続されるＰチヤネルの第２のMOSFET
と、 ゲートが上記出力に接続され、ソースが上記第
２のMOSFETのソースに接続され、ドレインが
上記電圧昇圧回路の昇圧電圧供給端に接続される
デイプレツシヨン型でＮチヤネルの第３の
MOSFETと、 上記第３のMOSFETにより上記第２の
MOSFETのソース側の電位を制御して、上記信
号が“１”レベルのときに上記第２のMOSFET
が非導通状態となるように設定し、上記昇圧電圧
供給端から上記第１、第２及び第３のMOSFET
を通じて上記基準電位に定常的に流れる電流経路
を無くするように制御し、かつ上記信号に応答し
て上記電圧昇圧回路から昇圧電圧を出力せしめ、
この昇圧電圧を用いて上記メモリセルの制御ゲー
トに昇圧された電圧を供給して浮遊ゲートへの電
子の注入あるいは放出を制御する回路手段 とを具備したことを特徴とする半導体集積回路。[Claims] 1. N whose gate is supplied with an input signal, whose source is connected to a reference potential, and whose drain is connected to an output.
a first MOSFET of the channel and a second MOSFET of the P channel whose gate is supplied with the above input signal and whose drain is connected to the above output.
a depletion type N-channel third MOSFET whose gate is connected to the output, whose source is connected to the source of the second MOSFET, and whose drain is connected to the high voltage supply end, The third MOSFET allows the above second
By controlling the potential on the source side of the MOSFET, when the input signal is at the "1" level, the second
The MOSFET is set to be in a non-conducting state, and the first, second and third
A semiconductor integrated circuit characterized in that the semiconductor integrated circuit is configured such that a current path that constantly flows to the reference potential through a MOSFET is eliminated. 2. The semiconductor integrated circuit according to claim 1, wherein the back gate of the second MOSFET is connected to the source of the second MOSFET. 3. A memory cell consisting of a MOSFET that has a floating gate and a control gate and stores data based on the amount of electrons stored in the floating gate, a power supply voltage supply end, and a voltage supplied to the power supply voltage supply end. A voltage boosting circuit that boosts the voltage to a higher voltage than this, a signal for controlling the injection or ejection of electrons into the floating gate is supplied to the gate, the source is connected to a reference potential, and the drain is connected to the output. N
a first MOSFET of the channel, and a second MOSFET of the P channel, whose gate is supplied with the above signal and whose drain is connected to the above output.
and a depletion type N-channel third MOSFET whose gate is connected to the output, whose source is connected to the source of the second MOSFET, and whose drain is connected to the boost voltage supply end of the voltage boost circuit.
MOSFET and the third MOSFET
By controlling the potential on the source side of the MOSFET, when the above signal is at the "1" level, the second MOSFET is
is set so that it is in a non-conducting state, and the first, second, and third MOSFETs are
control so as to eliminate a current path that steadily flows to the reference potential through the voltage booster circuit, and output a boosted voltage from the voltage booster circuit in response to the signal;
1. A semiconductor integrated circuit comprising circuit means for supplying a boosted voltage to a control gate of the memory cell using the boosted voltage to control injection or emission of electrons into the floating gate.
Priority Applications (4)
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|---|---|---|---|
| JP58158723A JPS6050697A (en) | 1983-08-30 | 1983-08-30 | Semiconductor integrated circuit |
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| Application Number | Priority Date | Filing Date | Title |
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Related Child Applications (1)
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Family Applications (1)
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1983
- 1983-08-30 JP JP58158723A patent/JPS6050697A/en active Granted
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