JPS6050697A - Semiconductor integrated circuit - Google Patents
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は内部に高電圧を発生する回路が設けられ、こ
こで発生した高電圧を内部に供給制御するようにした半
導体集積回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a semiconductor integrated circuit that is provided with a circuit that generates a high voltage therein and that controls the supply of the high voltage that is generated therein.
最近、浮遊ダート構造金持ち、電気的にデータの消去や
再書込みが行なえる不揮発性半導体メモリが、従来の紫
外線消去型の不揮発性半導体メモリに代って普及し始め
ている。このような半導体メモリにおけるデータの書込
みや消去は、ノア９ラーノルドハイムのトンネル効果全
利用して、簿い酸化膜（たとえば１００〜２００Ｘ）を
介して浮遊ダートに電子を注入したり、丑た浮遊ダート
から放出したりすることにより行なわれている。また、
このデータの書込みや消去のときには通常の電圧よりも
十分に高い電圧が用いられているが、この高電圧の電流
容邦は極めて小さくてもよいので、この高電圧妹メモリ
と同一の集積回路内に設けられ通常の電圧たとえば５ｖ
を昇圧する電圧昇圧回路から供給されている。したがっ
て、集積回路に外部から供給する電圧は１種類でよいの
で、使用者にとっては有利である。2. Description of the Related Art Recently, nonvolatile semiconductor memories with a floating dart structure, in which data can be electrically erased and rewritten, have become popular in place of conventional ultraviolet erasable nonvolatile semiconductor memories. Writing and erasing data in such semiconductor memories is done by making full use of the Noah 9-Lanoldheim tunnel effect and injecting electrons into floating dirt through a thin oxide film (for example, 100 to 200X). This is done by releasing it from floating darts. Also,
When writing and erasing this data, a voltage that is sufficiently higher than normal voltage is used, but the current capacity of this high voltage may be extremely small, so Provided with a normal voltage such as 5V
It is supplied from a voltage booster circuit that boosts the voltage. Therefore, only one type of voltage is needed to be externally supplied to the integrated circuit, which is advantageous for the user.
第１図（ａ）ないしくｄ）は上記のような電気的にデー
タの書込みや消去が行なわれるメモリの、１つのメモリ
セルの構成の１例を示すものであり、第１図（、）は・
ぐターン平面図、第１図（ｂ）は同図（ａ）のＡ−’Ａ
’線に沿った断面図、第１図（０）は同じくＩＩ −Ｂ
’線に沿った断面図であり、第１図（ｄ）は同じ（Ｃ−
Ｃ’線に沿った断面図である。第１図において１０はＰ
型の基板であｐ、１ｘ、１：ｚはＮ型のドレイン、ソー
スであり、さらに１３はフローティングゲート（浮遊ダ
ート）、１４はコントロールゲート（制御ケ゛−ト）で
ある。FIGS. 1(a) to 1d) show an example of the configuration of one memory cell of a memory in which data is electrically written and erased as described above. teeth·
Fig. 1(b) is a plan view of the turn turn, taken from A-'A in Fig. 1(a).
'A cross-sectional view along the line II-B, Figure 1 (0) is also
Figure 1(d) is the same (C-
FIG. 3 is a cross-sectional view taken along line C'. In Figure 1, 10 is P
In the type substrate, p, 1x, 1:z are N type drain and source, 13 is a floating gate, and 14 is a control gate.
上記第１図のような構成のメモリセルにデータを書込む
場合には、コントロールゲート１４に高電圧が印加され
る。これにより、フローティングゲート１３との間に寄
生的に住じている容量を介してこのフローティングゲー
ト１３の電位が上昇され、第１図（ｄ）で示されている
ドレイニア１ノとフローティングゲート１３との間の薄
い酸化膜の部分を介してドレイン１ノからフローティン
グゲート１３に電子が注入される。When writing data into a memory cell configured as shown in FIG. 1 above, a high voltage is applied to the control gate 14. As a result, the potential of the floating gate 13 is increased via the capacitance that resides parasitically between it and the floating gate 13, and the drainia 1 and the floating gate 13 shown in FIG. Electrons are injected from the drain 1 to the floating gate 13 through the thin oxide film in between.
フローティンググー）７．９に１１１子が注入されると
、等制約にそのメモリセルのしきい呟が高くなるために
、コントロールダート１４に通常の電圧たとえば５Ｖｉ
印加してもげレイン１１とソース１２との間には４電チ
ヤネルが形成されない。これとは逆にフローティングゲ
ート１３に電子が注入されておらず、そのしきい１直が
元の低い状態のままでちれば、コントローフレダート１
４に通常の電圧を印加したときには導電チャネルが形成
される。そしてこの導電チャネルの形成状態がデータの
ｊ″、“０”の記憶状態に対応したものとなる。When 111 cells are injected into 7.9 (floating goo), the threshold of the memory cell becomes high due to constraints such as
No four-channel channel is formed between the applied voltage and the source 11 and the source 12. On the other hand, if no electrons are injected into the floating gate 13 and the threshold 1 remains in its original low state, then the control 1
When a normal voltage is applied to 4, a conductive channel is formed. The formation state of this conductive channel corresponds to the storage state of data j'', "0".
一方、フローティンググー１・１３に注入された電子を
放出するときには、コントロールゲート１４が低電位た
とえばＯＶに設定されかつドレイン１１に高電圧が印加
される。このときは、その間に存在する薄い酸化膜を介
してフローティングゲート１３に注入された電子がドレ
イン１１に放出される。On the other hand, when releasing the electrons injected into the floating gooses 1 and 13, the control gate 14 is set to a low potential, for example OV, and a high voltage is applied to the drain 11. At this time, electrons injected into the floating gate 13 are emitted to the drain 11 via the thin oxide film existing therebetween.
ところで半導体メモリにおいて、メモリセルは行、列方
向にマトリクス状に配列されているので、アドレス信号
によって選択された特定のメモリセルにのみデータ’ｋ
’ＪＪｒ込む必要上、前記コントロールダートに前記
高電圧を選択的に印加しな・ければならない。しかるに
同一集積回路内に、上記高電圧を発生する電圧昇圧回路
が設けられたメモリでは、前記したように通常の電圧を
昇圧してこの高電圧を形成している。このよ５な電圧外
圧回路の１例を第２図（、）に・またこの回路に入力さ
れるクロック信号φｌ 、φ２を第２図（ｂ）にそれぞ
れ示す。この電圧昇圧回路は、コンデンサを用いた周知
のものであシ、たとえば５Ｖの電圧ｖｃをクロック信号
φ１．φ２に同期して順次昇圧し、高電圧Ｖ、、に得る
。このような回路で得られる昇圧された高電圧の電流容
量は非常に小さい。したがって、上記したようにこの高
電圧を特定のメモリセルに供給する場合、この高電圧の
供給制御を行なう制御回路では、非選択なメモリセルす
なわちそのコントロールダートに高電圧を印加する必要
のないものに関しては高電圧からの電流流出をなくずこ
とはもちろんのこと、選択されたものに対して高電圧を
供給するものに関しても高電圧からの電流流出をできる
だけ少なくすることが重要である。しかしながら従来で
は、電圧昇圧回路で得られた高電圧を各メモリセルに供
給制御する制御回路において、高電圧からの定常的な電
流流出を防止できるようなものは存在しておらず、高電
圧の低下をもたらすものさえちるのが実情である。By the way, in a semiconductor memory, memory cells are arranged in a matrix in the row and column directions, so data 'k' is sent only to a specific memory cell selected by an address signal.
'JJr must be applied selectively to the control dart to apply the high voltage. However, in a memory in which a voltage boosting circuit for generating the above-mentioned high voltage is provided in the same integrated circuit, the high voltage is generated by boosting the normal voltage as described above. An example of such a voltage external pressure circuit is shown in FIG. 2(,), and clock signals φl and φ2 input to this circuit are shown in FIG. 2(b), respectively. This voltage boosting circuit is a well-known type using a capacitor, and for example, converts a voltage VC of 5V into a clock signal φ1. The voltage is increased sequentially in synchronization with φ2 to obtain a high voltage V, . The boosted high voltage current capacity obtained with such a circuit is very small. Therefore, when this high voltage is supplied to a specific memory cell as described above, the control circuit that controls the supply of this high voltage does not need to apply the high voltage to the unselected memory cells, that is, the control circuit. It is important not only to eliminate the current outflow from the high voltage when it comes to the device, but also to minimize the current outflow from the high voltage when it comes to the device that supplies the high voltage to the selected device. However, in the conventional control circuit that controls the supply of the high voltage obtained by the voltage booster circuit to each memory cell, there is no control circuit that can prevent steady current flow from the high voltage. The reality is that even the things that cause decline are to be avoided.
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、高電圧を内部で供給制御する際に高
電圧からの定常的な電流流出が防止できる半導体集積回
路を提供することにある。This invention was made in consideration of the above circumstances, and its purpose is to provide a semiconductor integrated circuit that can prevent steady current outflow from high voltage when controlling the supply of high voltage internally. There is a particular thing.
この発明によれば、°アドレスデコーダからのデコード
出力を反転するＰチャネルおよびＮチャネルの八り０８
ＦＥＴからなるＣＭＯＳインバータと、高電圧が印加さ
れる回路点との間に、上記ＣＭＯＳインノぐ一夕の出力
信号が’ｙ” −１’に入力される高電圧供給用のＭＯ
ＳＦＥＴ （（挿入して構成され、ＣＭＯＳインバータ
の出力信号が″Ｏ″レベルとなるようなときにはこのＣ
ＭＯＳインノ々−夕の出力信号によって上記高電圧供給
用ＭＯＳＦＥＴ’ｔオフさせることにより、上記高電圧
からの定常的な電流流出が防止されている半導体集積回
路が提供されている〇
〔発明の実施例〕
以下図面を参照してこの発明の一実施例全説明する。According to the invention, the P-channel and N-channel eights 08 for inverting the decoded output from the address decoder
Between the CMOS inverter consisting of FET and the circuit point to which high voltage is applied, there is a MO for high voltage supply where the output signal of the above CMOS input is inputted to 'y'-1'.
SFET ((When the CMOS inverter output signal becomes "O" level, this C
A semiconductor integrated circuit is provided in which steady current outflow from the high voltage is prevented by turning off the high voltage supply MOSFET't by an output signal of MOS Innovative. Example] An embodiment of the present invention will be fully described below with reference to the drawings.
第３図はこの発明に係る半導体集積回路の一実施例に従
った回路図である。この回路は、たとえば前記第２図（
、）に示される電圧昇圧回路からの高電圧■Ｈヲ、前記
第１図に示されるメモリセルのコントロールゲート等に
、入力信号ＩＮに応じて供給制御するためのものである
。この場合に、この回路は半導体メモリ内のアトＩ／ス
デコーダに結合して使用され、シタがりてこのときに上
記入力信号ＩＮはデコー？からのデコード出力となって
いる。FIG. 3 is a circuit diagram according to an embodiment of the semiconductor integrated circuit according to the present invention. This circuit is, for example, shown in FIG.
, ) is used to control supply of the high voltage (1H) from the voltage booster circuit shown in FIG. 1 to the control gates of the memory cells shown in FIG. In this case, this circuit is used in conjunction with an AT/S decoder in a semiconductor memory, and at this time the input signal IN is decoded. This is the decoded output from .
すなわち、第３図において、ＰチャネルＭＯ３ＦＥＴ
２１とＮチャネルＭＯＳＦＥＴ ２２とは、回路点２３
と、アース電圧Ｖ８（ＯＶ ）が印加される回路点２４
との間に直列接続されている。上記両ＭＯ８ＦＥＴ ２
１ 、２２のダートは共通接続され、この共通ダートは
入力信号ＩＮが印加されている回路点２５に接続されて
おり、この両ＭＯ８ＦＥＴ２１．２２はこの入力信号を
反転するＣＭＯ８型のインバーｊ’２６’ｃ構成してい
る。上記インバータ２６への一方の電源電圧が印加され
るべき上記回路点２３と、前記第２図（ａ）に示される
電圧昇圧回路の出力として得られる前記高電圧ｖＩ（も
しくは通常の電圧たとえば５ｖに設定されており集積回
路の外部から供給される電圧Ｖ。が印加される回路点２
７との間には、２つのディプレッション型のＮチャネル
ＭＯ８Ｆ’ＥＴ ２８ 、２９が直列接続されている。That is, in FIG. 3, the P-channel MO3FET
21 and N-channel MOSFET 22 are connected to circuit point 23
and circuit point 24 to which ground voltage V8 (OV) is applied.
are connected in series. Both MO8FETs 2 above
The darts 1 and 22 are connected in common, and this common dart is connected to the circuit point 25 to which the input signal IN is applied, and both MO8FETs 21 and 22 are connected to a CMO8 type inverter j'26 that inverts this input signal. 'c is configured. The circuit point 23 to which one power supply voltage is applied to the inverter 26 and the high voltage vI obtained as the output of the voltage booster circuit shown in FIG. A circuit point 2 to which a voltage V which has been set and is supplied from outside the integrated circuit is applied.
Two depletion type N-channel MO8F'ET 28 and 29 are connected in series between 7 and 7.
上記両ＭＯ８ＦＥＴ ２８ 、２９のダートは、前記イ
ンバータ２６の出力端である回路点３０に共通に接続さ
れている。上記２つのＭＯＳＦＥＴ ２８ 、２９の直
列接続点である回路点３１と、前記５ｖに設定される電
圧Ｖ。が印加される回路点３２との間には、ディプレッ
ション型のＮチャネルＭＯＳＦＥＴ ３３が接続されて
おり、このＭＯＳＦＥＴ ３３のダートは前記回路点２
５に接続されている。さらに前記電圧ｖｃが印加される
上記回路点３２と、前記インノ々−タＬ！の出力端であ
る前記回路点３０との間には、ディプレッション型のＮ
チャネルＭＯＳＦＥＴ Ｊ ４とＰチャネルＭＯ８ＦＥ
Ｔ ３５とが直列接続されている。上記ＭＯｓＦＥＴ
ｓ ４のダートは、図示しないメモリセルにおいて、デ
ータの書込みおよび読出しの際に互いに異なるレベルに
設定される制御信号■が印加される回路点３６に接続さ
れ°〔いる。上記ＭＯ８ＦＥＴ ３５のダートは前記回
路点２５に接続されている。また上記ＭＯ８ＦＥＴ ２
Ｊ 、 ３５の／Ｊラックート（基板）は前記回路点
３ノに接続され、ＭＯＳＦＥＴ ２２のパックダート（
基板）は前記回路点２４に接続されている。さらに前記
回路点３０で得られる信号ＯＵＴは、たとえば前記第１
図に示すような構成のメモリセルの、前記コントロール
ゲート１４に供給される。なお、第３図において特に型
を指定していないＭＯＳＦＥＴ ｉｊ：すべてエンハン
スメント型のものである。The darts of both MO8FETs 28 and 29 are commonly connected to a circuit point 30 which is the output end of the inverter 26. A circuit point 31 that is a series connection point of the two MOSFETs 28 and 29, and a voltage V set to 5V. A depletion type N-channel MOSFET 33 is connected between the circuit point 32 to which the voltage is applied, and the dirt of this MOSFET 33 is connected to the circuit point 2
5. Further, the circuit point 32 to which the voltage vc is applied and the inverter L! A depletion type N
Channel MOSFET J4 and P channel MO8FE
T35 are connected in series. The above MOsFET
The dart s4 is connected to a circuit point 36 in a memory cell (not shown) to which a control signal (2), which is set to different levels when writing and reading data, is applied. The dart of the MO8FET 35 is connected to the circuit point 25. In addition, the above MO8FET 2
The /J racket (board) of J, 35 is connected to the circuit point 3, and the pack dart (board) of MOSFET 22 is connected to the circuit point 3.
(substrate) is connected to the circuit point 24. Further, the signal OUT obtained at the circuit point 30 is, for example, the first
The signal is supplied to the control gate 14 of the memory cell configured as shown in the figure. In FIG. 3, the MOSFETs ij whose types are not specified are all of the enhancement type.
次に上記のように構成されｆｃ回路の動作を説明する。Next, the operation of the fc circuit configured as described above will be explained.
まず、回路点３６に印加される制御信号Ｒ／Ｗが”０ル
ベルのとき、すなわちこの回路からの出力ＯＵＴが供給
される図示しないメモリセルにおいてデータ書込みンう
；行なわれるときに、回路点２７には高電圧■１□が印
加芒れる。この状態で回路点２５に印加される入力信号
ＩＮが″０″レベル（アース電圧Ｖ、＝ＯＶ）にされる
と、インバータ２６内のＭＯＳＦＥＴ ２１がオンし、
ＭＯＳＦＥＴ ２２はオフする。一方、回路点２７に高
電圧■８が印加された後は、回路点３１がＭＯＳＦＥＴ
２８を介し、■Ｉ□に向って充電される。このとき、Ｍ
ＯＳＦＥＴ ３３ ノ’ｌ −トｕ ” ０ ” Ｖ
ｄ ル（ＯＶ ） Ｋなっておシ、かつソースには５ｖ
の電圧ＶＣが印加されており、このＭＯ８ＦＦ：ＪＴ
３３のゲート電位はそのソースからみて一５■ｌＬ′Ｃ
設定されている。First, when the control signal R/W applied to the circuit point 36 is "0 level", that is, when data is written in a memory cell (not shown) to which the output OUT from this circuit is supplied; A high voltage ■1□ is applied to the circuit.In this state, when the input signal IN applied to the circuit point 25 is set to the "0" level (earth voltage V, = OV), the MOSFET 21 in the inverter 26 Turn on,
MOSFET 22 is turned off. On the other hand, after high voltage ■8 is applied to circuit point 27, circuit point 31 becomes MOSFET.
28, it is charged toward ■I□. At this time, M
OSFET 33 ノ'l-u"0"V
d le (OV) K becomes oshi, and the source is 5v
voltage VC is applied, and this MO8FF:JT
The gate potential of 33 is -5 lL'C as seen from its source.
It is set.
ここでＭＯＳＦＥＴ ３３のしきい値電圧の絶対値が５
Ｖ以下に設定でれているとすれば（他のディプレッショ
ン型ＭＯ８ＦＥＴも同様でるる）、このＭＯＳＦＥＴ
３３はオフする。このため、ＭＯＳＦＥＴ ２ｓ全介し
てＶ□に向って充電される回路点３１は、上記ＭＯ８Ｆ
ＥＴ ３３によって放電はされず、これによりＭＯＳＦ
ＥＴ ２９およびＭＯ８ＦＰ２Ｔ ２１を介して回路点
３０がＶ□に向って充電される。これによシ、そのダー
トが上記回路点３０に接続されているＭＯＳＦＥＴ ２
８ 、２９は、それぞれのソース・ドレ・イン間のイン
ピーダンスが下げられ、回路点３０は急速にＶ□に向っ
て充電される。また、このときＭＯＳＦＥＴ ３４は制
御信号Ｒ／Ｗによってオフしているので、回路点３０が
２つのＭＯＳＦＥＴ ３５ 。Here, the absolute value of the threshold voltage of MOSFET 33 is 5
If it is set below V (other depletion type MO8FETs are also set), this MOSFET
33 is turned off. Therefore, the circuit point 31, which is charged toward V□ through all MOSFETs 2s, is
No discharge is caused by ET 33, which causes the MOSF
Via ET 29 and MO8FP2T 21, circuit point 30 is charged towards V□. Accordingly, MOSFET 2 whose dart is connected to the above circuit point 30
8 and 29, the impedance between the respective sources, drains, and ins is lowered, and the circuit point 30 is rapidly charged toward V□. Moreover, since the MOSFET 34 is turned off by the control signal R/W at this time, the circuit point 30 is two MOSFETs 35 .
３４を介して回路点３２に放電されることもない。34 to circuit point 32.
このように入力信号ＩＮが”０″レベルニサれた場合に
は、出力信号ＯＵＴとして高電圧Ｖ１゜に近い電圧が得
られる。そしてこの信号ＯＵＴがそのコントロールゲー
トに印加される図示しないメモリセルでは、前記′シタ
ようにしてデータ書込みが行なわれる。そして出力信号
ＯＵＴとして高電圧ＶＩ（を得る閉会、ＶＨが印加され
ている回路点２７からの電流流出は回路点３θを充電す
るだめのもののみでよく、定常的な電流流出は生じない
。In this way, when the input signal IN is negated to the "0" level, a voltage close to the high voltage V1° is obtained as the output signal OUT. In a memory cell (not shown) to which this signal OUT is applied to its control gate, data is written in the same manner as described above. When the high voltage VI is obtained as the output signal OUT, the current flowing out from the circuit point 27 to which VH is applied is only for charging the circuit point 3θ, and no steady current flowing out occurs.
一方、制御信号Ｒ／Ｗが０”レベルのときに、今度は入
力イｄ号ＩＮが”１″レベル（ＶＣ，＝５Ｖ）処される
。これによりＭＯＳＦＥＴ ２２がオンする。On the other hand, when the control signal R/W is at the 0'' level, the input ID signal IN is now set at the 1'' level (VC,=5V).This turns on the MOSFET 22.
ＭＯＳＦＥＴ ２．９がオンすることによって、回路点
３０はアース電圧■８に向って放電され、信号−０ＵＴ
ｉ−１： ” Ｏ”レベルにされる。−力、入力信号
ＩＮが″１″レベルにされることによってＩＶＩＯ３Ｆ
ＥＴ ３３ カ、ｄ−７Ｌ、回路点３１は５ｖに充゛ｒ
ｗされる。このとき、ＭＯＳＦＥＴ ２ Ｂのり８−ト
はアース電圧■、すなわちＯＶにされているので、回路
点３１ＢＩＱ’ｅ７−スとすルＭＯ３ＦＥＴ、？ ８
（７）ソノ：／ −ヌ側からみたダート電位は一５ＶＫ
設定される。By turning on MOSFET 2.9, the circuit point 30 is discharged toward the ground voltage ■8, and the signal -0UT
i-1: Set to "O" level. - IVIO3F by input signal IN being set to "1" level.
ET 33, d-7L, circuit point 31 is filled with 5V.
W is done. At this time, since the MOSFET 2B gate is set to the ground voltage ■, that is, OV, the circuit point 31BIQ'e7-gate and the MO3FET ? 8
(7) Sono: / - The dirt potential seen from the -nu side is -5VK
Set.
このため、上記ＭＯ８ＦＥＴ ２ Ｂはカットオフする
。Therefore, the MO8FET 2B is cut off.
咬た２つのＰチャネルＭＯ８ＦＥＴ ２１ 、３５ （
Ｄ ハ。Two P-channel MO8FETs 21, 35 (
D Ha.
クダートは５Ｖに充電された回路点３１に接続されてい
るので、この両ＭＯ３ＦＥＴ ２１ 、３５もカットオ
フする。Both MO3FETs 21, 35 are also cut off since they are connected to the circuit point 31 charged to 5V.
このように入力信号ＩＮがＩ＋１１ルベルにされた場合
には、出力信号ＯＵＴとしてアース電圧ｖ６すなわちＯ
ｖが得られる。そしてこの電圧がそのコントロールダー
トに印加されるメモリセルではしきい呟電圧の変化が生
じない。出力信号ＯＵＴとしてＯＶを得る場合には、回
路点２７からの電流流出はリーク電流のみとなる。In this way, when the input signal IN is set to I+11 levels, the output signal OUT is set to the ground voltage v6, that is, O
v is obtained. In the memory cell to which this voltage is applied to the control dart, no change in threshold voltage occurs. When obtaining OV as the output signal OUT, the current flowing out from the circuit point 27 is only a leak current.
すなわち、回路点２７１１Ｃ高電圧ｖＨが印加されこの
高電圧ＶＲを入力信号ＩＮに応じて出力する場合に、こ
の高電圧■□からの電流流出は回路点３０に存在する容
量のみを一時的に充電するためのもののみであり、定常
的な流出電流の発生は防止されている。That is, when the high voltage vH at circuit point 2711C is applied and this high voltage VR is output in response to the input signal IN, the current flowing out from this high voltage ■□ temporarily charges only the capacitance present at circuit point 30. This prevents steady outflow current from occurring.
次にこの回路からの出力信号ＯＵＴが供給される図示し
ないメモリセルにおいてデータ読出しが行なわれるとき
に、回路点３６ｔｌＣ印加される制御信号Ｒ／Ｗは１”
レベルにされる。また回路点２７には高電圧■□の代り
に通常の電圧ＶＣが印加される。この状態で入力信号Ｉ
Ｎが”０”レベルにされると、ＭＯＳＦＥＴ ２ Ｂ
、 ２９ 、２１を直列に介して回路点３ｏが５ｖに充
電される。Next, when data is read in a memory cell (not shown) to which the output signal OUT from this circuit is supplied, the control signal R/W applied to circuit point 36tlC is 1''
be leveled. Further, a normal voltage VC is applied to the circuit point 27 instead of the high voltage ■□. In this state, the input signal I
When N is set to “0” level, MOSFET 2 B
, 29 and 21 in series, the circuit point 3o is charged to 5V.
一方、このとき制御信号Ｒ／Ｗ［”１”レベルとなって
いるのでＭＯＳＦＥＴ ３４がオンする。また入力信号
ＩＮＫＪ：、シＭＯ８ＦＥＴ ３５もオンする。このた
めに、回路点３０は、ＭＯＳＦＥＴ Ｊ ４ 、３５
’ｉ介しても充電される。回路点３０ｆ２つの経路で５
Ｖに充、電する理由は次の通りである。すなわち、回路
点２２に高電圧Ｖ□が印加されている隙に入力信号ＩＮ
が゛Ｉ’レベルから０”レベルに、又は″０″レベルか
ら”ｌ １１ 、、ベルに切り変わると、ｖ６とｖＳと
の間に一時的に貫通電流が生じ、高電圧ｖＨが極端に低
下してしまうことがある。このため、上記貫通電流の＠
をできるだけ小さくするために前記ＭＯ３ＦＥＴ 、？
！？が設けられている。しｆｃがって、ＭＯＳＦＥＴ
２ Ｂ 、 ２９．２１からガる経路による回路点３
ｏの充電能力は十分ではない。このため、回路点３０を
急速に５Ｖに充電するために、上記ＭＯＳＦＥＴ ３４
、 、？ ５からなる経路でも充電するようにしてい
る。On the other hand, since the control signal R/W is at the "1" level at this time, the MOSFET 34 is turned on. Furthermore, input signal INKJ: and MO8FET 35 are also turned on. For this purpose, circuit point 30 connects MOSFETs J 4 , 35
'i can also be charged. Circuit point 30f 5 with two routes
The reason for charging V is as follows. In other words, the input signal IN is applied to the circuit point 22 while the high voltage V□ is applied.
When switching from the ``I'' level to the 0'' level, or from the ``0'' level to the ``l11,'' level, a through current temporarily occurs between v6 and vS, and the high voltage vH drops extremely. Sometimes I end up doing it. For this reason, the above through current @
In order to make the MO3FET as small as possible, ?
! ? is provided. Then fc, MOSFET
2B, 29.Circuit point 3 by path leading from 21
The charging capacity of o is not sufficient. Therefore, in order to rapidly charge the circuit point 30 to 5V, the MOSFET 34
, ,? I also try to charge the battery along the route consisting of 5.
一方、入力信号ＩＮが”１″レベルのときにＩｄ ＭＯ
ＳＦＥＴ ２．）がオンし、ＭＯＳＦＥＴ ３５はオフ
するので、回路点３０はＱＶに放電される。On the other hand, when the input signal IN is at the "1" level, Id MO
SFET 2. ) turns on and MOSFET 35 turns off, so that node 30 is discharged to QV.
すなわち、制御信号Ｒ／Ｗが゛１″レベルにされている
とき、この回路からの出力信号ＯＵＴは入力信号ＩＮの
レベルに対応して５ｖかもしくはＯＶに設定される。そ
して出力信号ＯＵＴ ｉｆ ５Ｖに設定されている場合
、この信号がそのコントロールゲートに供給されている
メモリセルは選択状態となり、予め記憶しているデータ
を出力し、他方、信号ＯＵＴがＯＶに設定される場合に
は非選択状態となる。That is, when the control signal R/W is set to the "1" level, the output signal OUT from this circuit is set to 5V or OV corresponding to the level of the input signal IN.Then, the output signal OUT if 5V If the signal OUT is set to OV, the memory cell whose control gate is supplied with this signal becomes selected and outputs the previously stored data, while if the signal OUT is set to OV, it becomes unselected. state.
このように上記実施例回路によれば、高電圧Ｖ１□から
の定常的な電流流出を伴なわずにｖＨヲメモリセルのコ
ントロールゲートに供給することができる。しかも入力
信号ＩＮの切り変わりに発生する一時的な貫通Ｎ流の１
直も十分に小さなものとすることができる。As described above, according to the above embodiment circuit, vH can be supplied to the control gate of the memory cell without constant current outflow from the high voltage V1□. Moreover, 1 of the temporary through-flow N current that occurs when the input signal IN changes.
The length can also be made sufficiently small.
第４図はこの発明の他の実施例に従った回路図である。FIG. 4 is a circuit diagram according to another embodiment of the invention.
この実施例回路が第３図の実施レリのものと異なるとこ
ろは、インバータ２６カ端でちる回路点３０とＮチャネ
ルＭＯＳＦＥＴ ２２との間にディゾレッシ、ン型のＭ
Ｏ！ＥＦＥＴ ３７が接続されている点にある。そして
このＭＯＳＦＥＴ 、９７のグー）Ｋは０７以上の所定
電位が印加されている。This embodiment circuit differs from that of the embodiment shown in FIG.
O! It is at the point where EFET 37 is connected. A predetermined potential of 07 or more is applied to this MOSFET, 97.
この実施例回路では、上記ＭＯ８ＦＥＴ ３７ （ｉ７
設けることによってＭＯＳＦＥＴ ２２に高電圧ｖ、（
が直接に印加される。ことを防止している。なお、上記
ＭＯ８ＦＫＴ ３７のダートに０７以上の電位を印加す
る理由は次の通りである。すなわち、ＭＯＳＦＥＴでの
ブレークダウンは、ダート電位がＱＶのときに最も発生
し易くなる。このため、上記ＭＯ８ＦＥＴ ３７のダー
トに０７以上の電位全印加してこのＭＯＳＦＥＴ ３７
のブレークダウン電圧を上げて、しかもＭＯＳＦＥＴ
２ 、？のドレインに高電圧が印加されないようにして
いる。In this example circuit, the MO8FET 37 (i7
By providing a high voltage v, (
is applied directly. This is prevented. The reason why a potential of 07 or higher is applied to the dirt of the MO8FKT 37 is as follows. That is, breakdown in the MOSFET is most likely to occur when the dirt potential is QV. Therefore, the entire potential of 07 or more is applied to the dart of the MO8FET 37, and this MOSFET 37
Increasing the breakdown voltage of MOSFET
2,? This prevents high voltage from being applied to the drain of the
第５図はこの発明のさらに他の実施例に従っ几回路図で
ある。この実施列回路では、第３図中の前記２つのＭＯ
ＳＦＥＴ ２９ 、３３が省略され、ＭＯＳＦＥＴ ２
８のソースが回路点２３に直接に接続されている。しか
も前記ＭＯ８ＦＥＴ ２ Ｊの／６ツクグー１・は、前
記回路点３〕に接続される代シに回路点２３に接続され
ている。しかも回路点３２と３０との開には、前記２つ
のＭＯＳＦＥＴ ｊ ４ 、 Ｊ ５のａＫエンハンス
メント型のＰチャネルＭＯ８ＦＥＴ Ｊ ＆とディグレ
ッション型のＭＯＳ、””ＥＴ ３９とが直列接続され
ていて、−力のＭＯＳＦＥＴ ３８ （７）ダートは入
力信号ＩＮが印加さする回路点２５に、他方のＭＯＳＦ
ＥＴ ３９のダートは制御信号Ｒ席が印加される前記回
路点３６にそれぞれ接続されている。FIG. 5 is a circuit diagram according to yet another embodiment of the present invention. In this implementation column circuit, the two MOs shown in FIG.
SFETs 29 and 33 are omitted, and MOSFET 2
8 sources are connected directly to circuit point 23. Moreover, the /6 transistor 1 of the MO8FET 2J is connected to the circuit point 23 instead of being connected to the circuit point 3]. Moreover, the aK enhancement type P-channel MO8FET J & of the two MOSFETs j 4 and J 5 and the degradation type MOS "ET 39" are connected in series between the circuit points 32 and 30. - power MOSFET 38 (7) Dart connects the other MOSFET to the circuit point 25 to which the input signal IN is applied.
The darts of ET 39 are each connected to said circuit point 36 to which a control signal R is applied.
このような構成において、いま制御信号Ｒ／Ｗが”０”
レベルでありかつ回路点２７に高電圧■□が印加されて
いるときに入力信号ＩＮが″０″レベルにされると、Ｍ
ＯＳＦＥＴ ２．？がオンし、回路点＆Ｏは２つのＭＯ
ＳＦＥＴ２ Ｂ 、 ２ Ｊを直列に介してｖＩＩに向
って充電される。す々わち、このときに出力信号ＯＵＴ
として高電圧が出力される。一方、入力信号ＩＮがＷｉ
ｌｌレベルにされると、ＭＯＳＦＥＴ ２ｘがオンし、
回路点３０は■８に放電される。このとき、ＭＯＳＦＥ
Ｔ Ｅ ８のダート電位はＯＶであシ、回路点２３の電
位がＭＯＳＦＥＴ ２Ｂのしきい値電圧に対応した電位
ｖ１に充電されると、このＭＯＳＦＥＴ Ｅ ８ ｕカ
ットオフする。一方、このときＭＯＳＦＥＴ ２１のダ
ート電位は″０ルベルすなわちＱＶであり、かつこのバ
ックダートは回路点２３に接続されているので、上記回
路点２３の電位Ｖ 、 Ｋ ＭＯＳＦＥＴ ２１のしき
い値電圧を加えたものが入力信号ＩＮの”１”レベルす
なわち５ｖよりも小さく設定されていれば、ＭＯＳＦＥ
Ｔ ２１はカットオンする。すなわち、この実施例の場
合にも高電圧ｖＨからの定常的な電流流出を防ぐことが
できる。In such a configuration, the control signal R/W is now “0”
When the input signal IN is set to the "0" level while the high voltage ■□ is applied to the circuit point 27, the M
OSFET 2. ? is turned on, and the circuit point &O is connected to two MOs.
It is charged towards vII via SFET2B, 2J in series. That is, at this time, the output signal OUT
A high voltage is output as. On the other hand, the input signal IN is Wi
When set to ll level, MOSFET 2x turns on,
The circuit point 30 is discharged to ■8. At this time, the MOSFE
The dirt potential of T E 8 is OV, and when the potential of circuit point 23 is charged to the potential v1 corresponding to the threshold voltage of MOSFET 2B, this MOSFET E 8 u is cut off. On the other hand, at this time, the dart potential of the MOSFET 21 is "0 level", that is, QV, and this back dart is connected to the circuit point 23, so the potential V of the circuit point 23, K is the threshold voltage of the MOSFET 21. If the added value is set lower than the “1” level of the input signal IN, that is, 5V, the MOSFE
T21 cuts on. That is, in this embodiment as well, steady current outflow from the high voltage vH can be prevented.
この実施例回路において制御信号Ｒ／Ｗが”１”レベル
にされる場合には、入力信号ＩＮに応じてオン、オフ制
御される、主にＰチャネルＭＯ８ＦＥＴ ３８とＮチャ
ネルＭＯ３ＦＦＪＴ ２２とによって回路点３０が充放
電され、出力信号ＯＵＴが５ｖもしくはＯＶＫ設定され
る。In this embodiment circuit, when the control signal R/W is set to the "1" level, the circuit points are mainly controlled by the P-channel MO8FET 38 and the N-channel MO3FFJT 22, which are controlled on and off according to the input signal IN. 30 is charged and discharged, and the output signal OUT is set to 5V or OVK.
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。たとえ
ば前記第３図の実施例回路において、回路点３２と３０
との間に直列接続された２つのＭＯＳＦＥＴ ３４ 、
３５は一方のＭＯ８ＦＫＴ３４を回路点３２側に、他方
のＭＯＳＦＥＴ 、？ ５を回路点３０側にそれぞれ配
置する場合について説明したが、これは逆に配置するよ
うにしてもよい・ただし配置を逆にした場合Ｋ ＭＯＳ
ＦＥＴ ３５のバックゲートは回路点３２に接続する必
要がある。It goes without saying that the present invention is not limited to the above-mentioned embodiments, and that various modifications can be made. For example, in the embodiment circuit of FIG. 3, circuit points 32 and 30
two MOSFETs 34 connected in series between
35 is one MO8FKT34 on the circuit point 32 side, and the other MOSFET, ? 5 is placed on the circuit point 30 side, but this may be arranged in the opposite direction.However, if the arrangement is reversed, K MOS
The back gate of FET 35 must be connected to circuit point 32.
また、上記各実施例ではこの発明をメモリセルのコント
ロールゲートに高電圧を選択的ニ供給するデコーダに実
施した場合について説明しｋが、高電圧を入力信号に応
じて供給制御するようなものであればどのような半導体
集積回路にも実施が可能である。Furthermore, in each of the above embodiments, a case will be described in which the present invention is implemented in a decoder that selectively supplies a high voltage to the control gate of a memory cell. It can be implemented in any semiconductor integrated circuit.
以上説明したようにこの発明によれば、高電圧を内部で
供給制御する際に高電圧からの定常的な電流流出が防止
できる半導体集積回路が提供できる。As described above, according to the present invention, it is possible to provide a semiconductor integrated circuit that can prevent steady current outflow from high voltage when controlling the supply of high voltage internally.
【図面の簡単な説明】
第１図ｒａ）ないしくｄ）は浮遊ダート構造をもつメモ
リセルの構成図、第２図（、）は電圧昇圧回路の１例を
示す回路図、第２図（ｂ）は第２図（ａ）の回路で用い
られるクロック信号を示す図、第３図はこの発明の一実
施例を示す回路図、第４図はこの発明の他の実施例を示
す回路図、第５図はこの発明のさらに他の実施例を示す
回路図である。
２３・・・回路点（第３の回路点）、２５・・・回路点
（第１の回路点）、２６・・・インバータ（信号反転回
路）、２７・・・回路点（第２の回路点）、２８・・・
ディプレッション型のＭＯＳＦＥＴ （１−ランゾスタ
）。
出願人代理人 弁理士 鈴 江 武 彦第１図
（Ｃ）（ｄ）
第２図
（ｂン
φ１ ・
φ２
第３図[Brief Description of the Drawings] Figure 1 (ra) to d) is a block diagram of a memory cell with a floating dart structure, Figure 2 (,) is a circuit diagram showing an example of a voltage booster circuit, and Figure 2 () is a circuit diagram showing an example of a voltage booster circuit. b) is a diagram showing a clock signal used in the circuit of FIG. 2(a), FIG. 3 is a circuit diagram showing one embodiment of this invention, and FIG. 4 is a circuit diagram showing another embodiment of this invention. , FIG. 5 is a circuit diagram showing still another embodiment of the present invention. 23...Circuit point (third circuit point), 25...Circuit point (first circuit point), 26...Inverter (signal inversion circuit), 27...Circuit point (second circuit points), 28...
Depression type MOSFET (1-Lanzosta). Applicant's representative Patent attorney Takehiko Suzue Figure 1 (C) (d) Figure 2 (b φ1 / φ2 Figure 3
Claims (1)
れる第２の回路点と、上記第１の回路点に印加される信
号が入力される信号反転回路と、上記第２の回路点と上
記信号反転回路に対する一方の電源電圧が印加される第
３の回路点との間に挿入され上記信号反転回路の出カ信
号洗よって制御されるトランジスタと全具備したことを
特徴とする半導体集積回路。a first circuit point to which an input signal is applied; a second circuit point to which a high voltage is applied; a signal inversion circuit to which the signal applied to the first circuit point is input; A transistor inserted between a circuit point and a third circuit point to which one of the power supply voltages for the signal inverting circuit is applied and controlled by the output signal of the signal inverting circuit. Semiconductor integrated circuit.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58158723A JPS6050697A (en) | 1983-08-30 | 1983-08-30 | Semiconductor integrated circuit |
| DE8484109957T DE3481668D1 (en) | 1983-08-30 | 1984-08-21 | INTEGRATED SEMICONDUCTOR CIRCUIT. |
| EP19840109957 EP0137245B1 (en) | 1983-08-30 | 1984-08-21 | Semiconductor integrated circuit |
| US06/645,392 US4697101A (en) | 1983-08-30 | 1984-08-29 | Read/write control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58158723A JPS6050697A (en) | 1983-08-30 | 1983-08-30 | Semiconductor integrated circuit |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24497392A Division JP2553290B2 (en) | 1992-09-14 | 1992-09-14 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6050697A true JPS6050697A (en) | 1985-03-20 |
| JPH0527195B2 JPH0527195B2 (en) | 1993-04-20 |
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ID=15677930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58158723A Granted JPS6050697A (en) | 1983-08-30 | 1983-08-30 | Semiconductor integrated circuit |
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| Country | Link |
|---|---|
| JP (1) | JPS6050697A (en) |
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Also Published As
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| JPH0527195B2 (en) | 1993-04-20 |
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