JPH05268022A - Clock switching circuit - Google Patents
Clock switching circuitInfo
- Publication number
- JPH05268022A JPH05268022A JP4062458A JP6245892A JPH05268022A JP H05268022 A JPH05268022 A JP H05268022A JP 4062458 A JP4062458 A JP 4062458A JP 6245892 A JP6245892 A JP 6245892A JP H05268022 A JPH05268022 A JP H05268022A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- switching
- timing
- inhibit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Electronic Switches (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、第１のクロックと、周
波数は同じだが位相の異なる第２のクロックとを切り替
えるクロック切替回路の改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an improvement of a clock switching circuit for switching between a first clock and a second clock having the same frequency but different phase.
【０００２】[0002]
【従来の技術】図６は従来例のクロック切替回路のブロ
ック図、図７はクロックＡからクロックＢに切り替え時
の図６の各部のタイムチャート、図８はクロックＢから
クロックＡに切り替え時の図６の各部のタイムチャート
である。2. Description of the Related Art FIG. 6 is a block diagram of a conventional clock switching circuit, FIG. 7 is a time chart of each part in FIG. 6 when switching from clock A to clock B, and FIG. 8 is when switching from clock B to clock A. 7 is a time chart of each part of FIG. 6.
【０００３】図６のクロック切替回路は、図７，図８
（Ａ）に示すクロックＡから（Ｂ）に示す周波数は同じ
だが位相の異なるクロックＢに切り替える場合、Ｈレベ
ルの期間が短くなり周波数が該クロックを使用する装置
の動作限界を越えないようにする為に、クロックＡとク
ロックＢ共にＬレベルになつた時切り替えるようにして
いるものであり、クロックＡとクロックＢはラッチパル
ス生成部２０及びクロック切替部２２に入力し、図７，
図８（Ｃ）に示すクロックＡよりクロックＢ又はクロッ
クＢよりクロックＡへの切り替える切替信号はクロック
切替タイミング生成部２１に入力している。The clock switching circuit of FIG. 6 is similar to that of FIGS.
When the clock A shown in (A) is switched to the clock B having the same frequency but different phase shown in (B), the H level period is shortened so that the frequency does not exceed the operation limit of the device using the clock. Therefore, both the clock A and the clock B are switched when they become L level, and the clock A and the clock B are input to the latch pulse generation unit 20 and the clock switching unit 22.
The switching signal for switching from clock A to clock B or from clock B to clock A shown in FIG. 8C is input to the clock switching timing generation unit 21.
【０００４】ラッチパルス生成部２０では、図７，図８
（Ｄ）に示すクロックＡとクロックＢが共にＬレベルの
間Ｈレベルのパルスを生成し、クロック切替タイミング
生成部２１に入力し、クロック切替タイミング生成部２
１では、図７（Ｃ）に示す如く切替信号がクロックＡか
らクロックＢに切り替えるＨレベルになると、次のラッ
チパルス生成部２０にて発したパルスにて図７（Ｅ）に
示す如き切替タイミングの信号を生成しクロック切替部
２２に入力する。In the latch pulse generator 20, FIG. 7 and FIG.
While the clock A and the clock B shown in (D) are both at the L level, an H level pulse is generated and input to the clock switching timing generation unit 21, and the clock switching timing generation unit 2
In FIG. 1, when the switching signal becomes the H level for switching from the clock A to the clock B as shown in FIG. 7C, the pulse generated by the next latch pulse generation unit 20 causes the switching timing as shown in FIG. 7E. Signal is input to the clock switching unit 22.
【０００５】すると、クロック切替部２２では図７
（Ｆ）に示す如く、クロックＡを出力していたものをク
ロックＢに切り替え出力する。又図８（Ｃ）に示す如く
切替信号がクロックＢからクロックＡに切り替えるＬレ
ベルになると、次のラッチパルス生成部２０にて発した
パルスにて図８（Ｅ）に示す如き切替タイミングの信号
を生成しクロック切替部２２に入力する。Then, in the clock switching unit 22, FIG.
As shown in (F), the output of the clock A is switched to the clock B and output. Further, when the switching signal becomes the L level for switching from the clock B to the clock A as shown in FIG. 8C, a pulse generated by the next latch pulse generation unit 20 causes a signal of the switching timing as shown in FIG. 8E. Is generated and input to the clock switching unit 22.
【０００６】すると、クロック切替部２２では図８
（Ｆ）に示す如く、クロックＢを出力していたものをク
ロックＡに切り替え出力する。Then, in the clock switching unit 22, FIG.
As shown in (F), the output of the clock B is switched to the clock A and output.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、従来の
クロック切替回路では、クロックＡからクロックＢに切
り替えた時、図７（Ｆ）のイに示す如く、クロックＡと
クロックＢが共にＬレベルの間Ｌレベルとなる、クロッ
クＡ、クロックＢの周波数より高いひげ状のパルス状態
が発生し、このひげ状のパルスの周波数がこのクロック
を使用する装置の動作限界を越えると装置が誤動作を起
こす問題点がある。However, in the conventional clock switching circuit, when the clock A is switched to the clock B, the clock A and the clock B are both at the L level as shown in (a) of FIG. 7 (F). When a whisker-shaped pulse state that is at the L level and is higher than the frequencies of the clock A and the clock B is generated, and the frequency of the whisker-shaped pulse exceeds the operation limit of the device using this clock, the device malfunctions. There is.
【０００８】本発明は、一方のクロックを周波数は同じ
だが位相の異なる他方のクロックに切り替えた時該クロ
ックより周波数の高い状態を発生しないクロック切替回
路の提供を目的としている。It is an object of the present invention to provide a clock switching circuit which does not generate a state of higher frequency than one clock when one clock is switched to another clock having the same frequency but different phase.
【０００９】[0009]
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図１に示す如く、第１のクロックと、周
波数は同じだが位相の異なる第２のクロックと、クロッ
ク切替信号を入力し、クロック切替信号が第１のクロッ
クより第２のクロックへの切り替え信号となると、該第
１のクロックの立ち下がりで切り替えタイミング及びク
ロックインヒビットスタートタイミングの信号を出力
し、該第２のクロックの立ち下がりでクロックインヒビ
ット終了タイミングの信号を出力するタイミング信号発
生部１と、該第１，第２のクロック及び該切り替えタイ
ミング及びクロックインヒビットスタートタイミングの
信号及び該クロックインヒビット終了タイミングの信号
を入力し、該切り替えタイミングで該第１のクロックよ
り該第２のクロックに切り替え且つ該クロックインヒビ
ットスタートタイミングより該クロックインヒビット終
了タイミング迄のクロックをインヒビットして該第２の
クロックを出力するクロックインヒビット・クロック切
替部２とを有する構成とする。FIG. 1 is a block diagram showing the principle of the present invention. As shown in FIG. 1, a first clock, a second clock having the same frequency but a different phase, and a clock switching signal are input, and the clock switching signal is a switching signal from the first clock to the second clock. Then, the timing signal generator 1 that outputs the signal of the switching timing and the clock inhibit start timing at the falling edge of the first clock and the signal of the clock inhibit end timing at the falling edge of the second clock; 1, a second clock, a signal of the switching timing and the clock inhibit start timing, and a signal of the clock inhibit end timing are input, and at the switching timing, the first clock is switched to the second clock and the clock inhibit start timing From the black Kuinhibitto to inhibit the clock until end timing configured to have a clock inhibit clock switching unit 2 for outputting the second clock.
【００１０】[0010]
【作用】図２は図１の各部のタイムチャートである。図
２の前半は第１のクロックをクロックＡとし、第２のク
ロックをクロックＢとしクロックＡよりクロックＢへの
変換の場合を示し、後半は第１のクロックをクロックＢ
とし、第２のクロックをクロックＡとし、クロックＢよ
りクロックＡへに変換して元に返す場合を示している。2 is a time chart of each part in FIG. The first half of FIG. 2 shows the case where the first clock is clock A, the second clock is clock B, and the conversion from clock A to clock B is shown, and the second half is the first clock is clock B.
Then, the case where the second clock is the clock A and the clock B is converted into the clock A and returned to the original is shown.
【００１１】本発明によれば、図２（Ａ）に示すクロッ
クＡと図２（Ｂ）に示す周波数は同じだが位相の異なる
クロックＢ及び図２（Ｃ）に示すクロック切替信号がタ
イミング信号発生部１に入力しており、クロック切替信
号がクロックＡからクロックＢに切り替える信号となる
と、クロックＡの立ち下がりで切り替えタイミング及び
クロックインヒビットスタートタイミングの信号を発
し、クロックＢの立ち下がりでクロックインヒビット終
了タイミングの信号を発し、クロックインヒビット・ク
ロック切替部２に入力する。According to the present invention, the clock A shown in FIG. 2A and the clock B shown in FIG. 2B having the same frequency but different phases and the clock switching signal shown in FIG. 2C generate timing signals. When the clock switching signal input to the unit 1 becomes a signal for switching from the clock A to the clock B, the switching timing and the clock inhibit start timing signal are issued at the falling edge of the clock A, and the clock inhibit end timing is generated at the falling edge of the clock B. Signal is input to the clock inhibit / clock switching unit 2.
【００１２】クロックインヒビット・クロック切替部２
では、切り替えタイミングで出力をクロックＡよりクロ
ックＢに切り替え、クロックインヒビットスタートタイ
ミングよりクロックインヒビット終了タイミング迄の図
２（Ｂ）の斜線を施した部分をインヒビットして図２
（Ｄ）に示す如く出力する。Clock inhibit / clock switching unit 2
Then, at the switching timing, the output is switched from the clock A to the clock B, and the hatched portion in FIG. 2B from the clock inhibit start timing to the clock inhibit end timing is inhibited and the result shown in FIG.
Output as shown in (D).
【００１３】又後半の図２（Ｃ）に示すクロック切替信
号がクロックＢからクロックＡに切り替える信号となる
と、タイミング信号発生部１では、クロックＢの立ち下
がりで切り替えタイミング及びクロックインヒビットス
タートタイミングの信号を発し、クロックＡの立ち下が
りでクロックインヒビット終了タイミングの信号を発
し、クロックインヒビット・クロック切替部２に入力す
る。When the clock switching signal shown in FIG. 2 (C) in the latter half becomes a signal for switching from the clock B to the clock A, the timing signal generator 1 outputs the signals of the switching timing and the clock inhibit start timing at the falling edge of the clock B. When the clock A falls, a signal of the clock inhibit end timing is issued and input to the clock inhibit / clock switching unit 2.
【００１４】クロックインヒビット・クロック切替部２
では、切り替えタイミングで出力をクロックＢよりクロ
ックＡに切り替え、クロックインヒビットスタートタイ
ミングよりクロックインヒビット終了タイミング迄の図
２（Ａ）の斜線を施した部分をインヒビットして図２
（Ｄ）に示す如く出力する。Clock inhibit / clock switching unit 2
Then, at the switching timing, the output is switched from the clock B to the clock A, and the hatched portion in FIG. 2A from the clock inhibit start timing to the clock inhibit end timing is inhibited.
Output as shown in (D).
【００１５】即ち、クロックを切り替えた時、第１，第
２のクロックより周波数の高い状態を生じないので該ク
ロックを使用する装置が誤動作をすることはなくなる。That is, when the clocks are switched, a state in which the frequency is higher than that of the first and second clocks does not occur, so that the device using the clocks does not malfunction.
【００１６】[0016]
【実施例】図３は本発明の実施例のクロック切替回路の
回路図、図４はクロックＡからクロックＢに切り替えた
時の図３の各部のタイムチャート、図５はクロックＢか
らクロックＡに切り替えた時の図３の各部のタイムチャ
ートである。FIG. 3 is a circuit diagram of a clock switching circuit according to an embodiment of the present invention, FIG. 4 is a time chart of each part of FIG. 3 when switching from clock A to clock B, and FIG. 5 is clock B to clock A. It is a time chart of each part of FIG. 3 at the time of switching.
【００１７】図３では、図４，図５（Ａ）に示すクロッ
クＡはアンド回路１２，１５，３１に入力し、図４，図
５（Ｂ）に示すクロックＢはアンド回路１１，１４，３
０に入力し、図４，図５（Ｃ）に示す切替信号はアンド
回路１２，１４，フリップフロップ１７に入力すると共
に、ノット回路１０にて反転されてアンド回路１１，１
５に入力している。In FIG. 3, the clock A shown in FIGS. 4 and 5A is input to the AND circuits 12, 15 and 31, and the clock B shown in FIGS. 4 and 5B is the AND circuits 11, 14 and. Three
0, and the switching signals shown in FIGS. 4 and 5C are input to the AND circuits 12, 14 and the flip-flop 17, and are inverted by the NOT circuit 10 to be AND circuits 11, 1.
Entering in 5.
【００１８】図４（Ｃ）に示す切替信号がＬレベルの時
は、図３の、アンド回路１１，１２、ノア回路１３より
なるクロック選択部３３はクロックＢを選択し、反転ク
ロックＢをフリップフロップ１７のクロックとして入力
し、アンド回路１４，１５、ノア回路１６よりなるクロ
ック選択部３４はクロックＡを選択し、反転クロックＡ
をフリップフロップ１８のクロックとして入力してい
る。When the switching signal shown in FIG. 4C is at the L level, the clock selector 33, which is composed of the AND circuits 11 and 12 and the NOR circuit 13 in FIG. 3, selects the clock B and flips the inverted clock B. The clock selection unit 34, which is composed of AND circuits 14 and 15 and the NOR circuit 16, selects the clock A and outputs the inverted clock A.
Is input as the clock of the flip-flop 18.
【００１９】すると、フリップフロップ１７の出力Ｑは
Ｌレベルでフリップフロップ１８及びアンド回路３０に
入力し、反転出力ｘＱは図４（Ｄ）に示す如くＨレベル
でアンド回路３１に入力すると共にオア回路１９を介し
てアンド回路３０，３１に入力する。Then, the output Q of the flip-flop 17 is input to the flip-flop 18 and the AND circuit 30 at L level, and the inverted output xQ is input to the AND circuit 31 at H level as shown in FIG. It is input to the AND circuits 30 and 31 via 19.
【００２０】従って、アンド回路３０，３１、ノア回路
３２よりなるクロックインヒビット・クロック切替部２
よりは図４（Ｇ）に示す如くクロックＡを出力してい
る。切替信号が図４（Ｃ）に示す如くクロックＢに切り
替える為にＨレベルとなると、クロック選択部３３は選
択をクロックＡに切り替え、反転クロックＡを出力し、
クロック選択部３４は選択をクロックＢに切り替え、反
転クロックＢを出力するようになる。Therefore, the clock inhibit / clock switching unit 2 including the AND circuits 30 and 31 and the NOR circuit 32
Rather, the clock A is output as shown in FIG. When the switching signal becomes H level to switch to the clock B as shown in FIG. 4C, the clock selection unit 33 switches the selection to the clock A and outputs the inverted clock A,
The clock selection unit 34 switches the selection to the clock B and outputs the inverted clock B.
【００２１】するとフリップフロップ１７の出力ＱはＨ
レベルとなり、フリップフロップ１８及びアンド回路３
０に入力し、反転出力ｘＱは図４（Ｄ）に示す如く図４
（Ａ）に示すクロックＡの立ち下がりでＬレベルとな
り、これが切り替えタイミングとなり、アンド回路３１
及びオア回路１９に入力しオア回路１９の出力は図４
（Ａ）に示すクロックＡの立ち下がりでＬレベルとな
る。Then, the output Q of the flip-flop 17 is H
It becomes the level, and the flip-flop 18 and the AND circuit 3
0, and the inverted output xQ is as shown in FIG.
At the falling edge of the clock A shown in (A), it becomes L level, which becomes the switching timing, and the AND circuit 31
And the input to the OR circuit 19 and the output of the OR circuit 19 is as shown in FIG.
At the falling edge of the clock A shown in (A), it becomes L level.
【００２２】フリップフロップ１８の出力は図４（Ｂ）
に示すクロックＢの立ち下がりでＨレベルとなり、オア
回路１９を介してアンド回路３０，３１に入力する。こ
の時オア回路１９の出力は図４（Ｆ）に示す如く、図４
（Ａ）に示すクロックＡの立ち下がりから図４（Ｂ）に
示すクロックＢの立ち下がり迄の間Ｌレベルを出力し、
クロックインヒビット・クロック切替部２のアンド回路
３０，３１に入力する。The output of the flip-flop 18 is shown in FIG.
It goes high at the falling edge of the clock B shown in, and is input to the AND circuits 30 and 31 via the OR circuit 19. At this time, the output of the OR circuit 19 is as shown in FIG.
The L level is output from the fall of the clock A shown in FIG. 4A to the fall of the clock B shown in FIG.
It is input to the AND circuits 30 and 31 of the clock inhibit / clock switching unit 2.
【００２３】従って、クロックインヒビット・クロック
切替部２では、図４（Ａ）のクロックＡの立ち下がりで
出力をクロックＢに切り替え、図４（Ｂ）の斜線で示す
部分をインヒビットして図４（Ｇ）に示す如くクロック
Ｂを出力するようになる。Therefore, in the clock inhibit / clock switching unit 2, the output is switched to the clock B at the falling edge of the clock A in FIG. 4A, and the hatched portion in FIG. The clock B is output as shown in G).
【００２４】図５（Ｃ）に示す如く、切替信号がクロッ
クＢよりクロックＡに切り替える為にＬレベルとなる
と、クロック選択部３３は選択をクロックＢに切り替
え、反転クロックＢを出力し、クロック選択部３４は選
択をクロックＡに切り替え、反転クロックＡを出力する
ようになる。As shown in FIG. 5C, when the switching signal goes to L level to switch from clock B to clock A, the clock selector 33 switches the selection to clock B, outputs the inverted clock B, and selects the clock. The unit 34 switches the selection to the clock A and outputs the inverted clock A.
【００２５】するとクロックＢの立ち下がりで、フリッ
プフロップ１７の出力ＱはＨレベルとなり、フリップフ
ロップ１８及びアンド回路３０に入力し、反転出力ｘＱ
は図５（Ｄ）に示す如くクロックＢの立ち下がりでＬレ
ベルとなり、これが切り替えタイミングとなり、アンド
回路３１及びオア回路１９に入力しオア回路１９の出力
もクロックＢの立ち下がりでＬレベルとなる。Then, at the falling edge of the clock B, the output Q of the flip-flop 17 becomes H level, which is input to the flip-flop 18 and the AND circuit 30, and the inverted output xQ.
5 becomes L level at the falling edge of the clock B as shown in FIG. 5D, and this becomes the switching timing, and the output of the AND circuit 31 and the OR circuit 19 also becomes L level at the falling edge of the clock B. ..
【００２６】フリップフロップ１８の出力はクロックＡ
の立ち下がりでＨレベルとなり、オア回路１９を介して
アンド回路３０，３１に入力する。この時オア回路１９
の出力は図５（Ｆ）に示す如く、クロックＡの立ち下が
りからクロックＢの立ち下がり迄の間Ｌレベルを出力
し、クロックインヒビット・クロック切替部２のアンド
回路３０，３１に入力する。The output of the flip-flop 18 is the clock A.
Goes to H level at the trailing edge of and is input to the AND circuits 30 and 31 via the OR circuit 19. At this time, the OR circuit 19
As shown in FIG. 5 (F), the output of is output at the L level from the fall of the clock A to the fall of the clock B, and is input to the AND circuits 30 and 31 of the clock inhibit / clock switching unit 2.
【００２７】従って、クロックインヒビット・クロック
切替部２では、クロックＢの立ち下がりで出力をクロッ
クＡに切り替え、図５（Ａ）の斜線で示す部分をインヒ
ビットして図５（Ｇ）に示す如くクロックＡを出力する
ようになる。Therefore, in the clock inhibit / clock switching unit 2, the output is switched to the clock A at the falling edge of the clock B, and the hatched portion in FIG. 5A is inhibited to generate the clock as shown in FIG. 5G. Outputs A.
【００２８】従って、クロックＡ，Ｂより周波数の高い
状態は生ぜずにクロックＡよりクロックＢに、又クロッ
クＢよりクロックＡに切り替えが出来るようになる。Therefore, the clock A can be switched to the clock B and the clock B can be switched to the clock A without generating a higher frequency state than the clocks A and B.
【００２９】[0029]
【発明の効果】以上詳細に説明せる如く本発明によれ
ば、一方のクロックを周波数は同じだが位相の異なる他
方のクロックに切り替えた時、該クロックより周波数の
高い状態を発生せずに切り替えることが出来、このクロ
ックを使用する装置が誤動作を起こすことがなくなる効
果がある。As described in detail above, according to the present invention, when one clock is switched to another clock having the same frequency but a different phase, switching is performed without generating a state in which the frequency is higher than the clock. Therefore, there is an effect that a device using this clock does not malfunction.
【図面の簡単な説明】[Brief description of drawings]
【図１】は本発明の原理ブロック図、FIG. 1 is a block diagram of the principle of the present invention,
【図２】は図１の各部のタイムチャート、2 is a time chart of each part in FIG.
【図３】は本発明の実施例のクロック切替回路の回路
図、FIG. 3 is a circuit diagram of a clock switching circuit according to an embodiment of the present invention,
【図４】はクロックＡからクロックＢに切り替えた時の
図３の各部のタイムチャート、FIG. 4 is a time chart of each part in FIG. 3 when switching from clock A to clock B,
【図５】はクロックＢからクロックＡに切り替えた時の
図３の各部のタイムチャート、5 is a time chart of each part in FIG. 3 when switching from clock B to clock A,
【図６】は従来例のクロック切替回路のブロック図、FIG. 6 is a block diagram of a conventional clock switching circuit,
【図７】はクロックＡからクロックＢに切り替え時の図
６の各部のタイムチャート、FIG. 7 is a time chart of each part of FIG. 6 when switching from clock A to clock B,
【図８】はクロックＢからクロックＡに切り替え時の図
６の各部のタイムチャートである。FIG. 8 is a time chart of each part in FIG. 6 when switching from clock B to clock A.
１はタイミング信号発生部、２はクロックインヒビット
・クロック切替部、１０はノット回路、１１，１２，１
４，１５，３０，３１はアンド回路、１３，１６はノア
回路、１７，１８はフリップフロップ、１９，３２はオ
ア回路、２０はラッチパルス生成部、２１はクロック切
替タイミング生成部、２２はクロック切替部、３３，３
４はクロック選択部を示す。Reference numeral 1 is a timing signal generation unit, 2 is a clock inhibit / clock switching unit, 10 is a knot circuit, 11, 12, 1
4,15,30,31 are AND circuits, 13 and 16 are NOR circuits, 17 and 18 are flip-flops, 19 and 32 are OR circuits, 20 is a latch pulse generation unit, 21 is a clock switching timing generation unit, and 22 is a clock. Switching unit, 33, 3
Reference numeral 4 denotes a clock selection unit.
Claims (1)
相の異なる第２のクロックと、クロック切替信号を入力
し、クロック切替信号が第１のクロックより第２のクロ
ックへの切り替え信号となると、該第１のクロックの立
ち下がりで切り替えタイミング及びクロックインヒビッ
トスタートタイミングの信号を出力し、該第２のクロッ
クの立ち下がりでクロックインヒビット終了タイミング
の信号を出力するタイミング信号発生部（１）と、 該第１，第２のクロック及び該切り替えタイミング及び
クロックインヒビットスタートタイミングの信号及び該
クロックインヒビット終了タイミングの信号を入力し、
該切り替えタイミングで該第１のクロックより該第２の
クロックに切り替え、且つ該クロックインヒビットスタ
ートタイミングより該クロックインヒビット終了タイミ
ング迄のクロックをインヒビットして該第２のクロック
を出力するクロックインヒビット・クロック切替部
（２）とを有することを特徴とするクロック切替回路。1. A second clock having the same frequency as the first clock but having a different phase and a clock switching signal are input, and the clock switching signal becomes a switching signal from the first clock to the second clock. A timing signal generation unit (1) that outputs a signal of switching timing and a clock inhibit start timing at the falling edge of the first clock and outputs a signal of a clock inhibit end timing at the falling edge of the second clock; The signals of the first and second clocks, the switching timing and the clock inhibit start timing, and the signal of the clock inhibit end timing are input,
A clock-inhibit clock switching unit that switches from the first clock to the second clock at the switching timing, and inhibits a clock from the clock inhibit start timing to the clock inhibit end timing to output the second clock. (2) A clock switching circuit comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4062458A JPH05268022A (en) | 1992-03-18 | 1992-03-18 | Clock switching circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4062458A JPH05268022A (en) | 1992-03-18 | 1992-03-18 | Clock switching circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05268022A true JPH05268022A (en) | 1993-10-15 |
Family
ID=13200785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4062458A Withdrawn JPH05268022A (en) | 1992-03-18 | 1992-03-18 | Clock switching circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05268022A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5703507A (en) * | 1995-03-24 | 1997-12-30 | Siemens Aktiengesellschaft | Device for switching among clock signals allocated to a plurality of users |
| US5731728A (en) * | 1995-11-13 | 1998-03-24 | National Semiconductor Corporation | Digital modulated clock circuit for reducing EMI spectral density |
| US5770952A (en) * | 1995-06-13 | 1998-06-23 | Holtek Microelectronics Inc. | Timer that provides both surveying and counting functions |
| US7515646B2 (en) | 2004-02-05 | 2009-04-07 | Lexmark International, Inc. | Method and apparatus for reducing EMI emissions for data signals traveling over a data pathway |
-
1992
- 1992-03-18 JP JP4062458A patent/JPH05268022A/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5703507A (en) * | 1995-03-24 | 1997-12-30 | Siemens Aktiengesellschaft | Device for switching among clock signals allocated to a plurality of users |
| US5770952A (en) * | 1995-06-13 | 1998-06-23 | Holtek Microelectronics Inc. | Timer that provides both surveying and counting functions |
| US5731728A (en) * | 1995-11-13 | 1998-03-24 | National Semiconductor Corporation | Digital modulated clock circuit for reducing EMI spectral density |
| US7515646B2 (en) | 2004-02-05 | 2009-04-07 | Lexmark International, Inc. | Method and apparatus for reducing EMI emissions for data signals traveling over a data pathway |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6570425B2 (en) | Phase difference signal generator and multi-phase clock signal generator having phase interpolator | |
| US5552732A (en) | High speed divide by 1.5 clock generator | |
| JP2002271189A (en) | Counter circuit and counting method | |
| JPH05268022A (en) | Clock switching circuit | |
| US6329861B1 (en) | Clock generator circuit | |
| JPH1198007A (en) | Frequency divider | |
| JPH0879029A (en) | Four-phase clock pulse generating circuit | |
| JP2923175B2 (en) | Clock generation circuit | |
| JPH0998161A (en) | Clock switching circuit | |
| JP2586712B2 (en) | Asynchronous signal selection circuit | |
| JP2592522B2 (en) | PN code phase modulation circuit | |
| JPH067383Y2 (en) | Clock generator | |
| JP3011047B2 (en) | Phase comparison circuit | |
| JP2705174B2 (en) | Oscillation circuit | |
| JPH01290013A (en) | Asynchronous clock selecting/synchronizing circuit | |
| KR930004894Y1 (en) | Speed selecting circuit of p.c. | |
| JP2757090B2 (en) | Divider / multiplier circuit | |
| JP2693798B2 (en) | Control signal generation circuit | |
| JP2710476B2 (en) | Clock generation circuit | |
| JPH05291893A (en) | Clock selection circuit | |
| JP2682306B2 (en) | Clock advancer | |
| JPH01188871A (en) | Laser beam generator | |
| JPH10261953A (en) | Odd number frequency division clock generating circuit | |
| JPH0691425B2 (en) | Frequency divider using D-type flip-flop | |
| KR19980025520A (en) | Clock synchronization circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |