JPH05267658A - Ｃｍｏｓ半導体集積回路 - Google Patents
Ｃｍｏｓ半導体集積回路Info
- Publication number
- JPH05267658A JPH05267658A JP4031213A JP3121392A JPH05267658A JP H05267658 A JPH05267658 A JP H05267658A JP 4031213 A JP4031213 A JP 4031213A JP 3121392 A JP3121392 A JP 3121392A JP H05267658 A JPH05267658 A JP H05267658A
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- JP
- Japan
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- power supply
- terminal
- circuit
- electrode
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- Logic Circuits (AREA)
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Abstract
(57)【要約】
【目的】使用電源電圧よりも高い他の回路からの信号が
入力端子に印加された場合でも、電源電圧の変動や信頼
性の劣化を生じることなく信号を内部回路に伝達する。 【構成】入力端子１が直接接続される拡散層がＮ型拡散
層のみで構成された入力保護回路５と、ソース電極およ
びドレイン電極の一方が入力保護回路５に接続され他方
が内部回路６に接続されかつゲート電極が電源端子３に
接続され基板電極が接地端子４に接続されたＮＭＯＳト
ランジスタＮ1 を含み構成される。入力保護回路５とし
ては、Ｎ型の拡散抵抗兼ダイオードＲD を用いることが
できる。また電源端子３と接地端子４との間に直列接続
された２つのＮＭＯＳトランジスタＮ2 ，Ｎ3 で構成す
れば、更に高速動作させることができる。
入力端子に印加された場合でも、電源電圧の変動や信頼
性の劣化を生じることなく信号を内部回路に伝達する。 【構成】入力端子１が直接接続される拡散層がＮ型拡散
層のみで構成された入力保護回路５と、ソース電極およ
びドレイン電極の一方が入力保護回路５に接続され他方
が内部回路６に接続されかつゲート電極が電源端子３に
接続され基板電極が接地端子４に接続されたＮＭＯＳト
ランジスタＮ1 を含み構成される。入力保護回路５とし
ては、Ｎ型の拡散抵抗兼ダイオードＲD を用いることが
できる。また電源端子３と接地端子４との間に直列接続
された２つのＮＭＯＳトランジスタＮ2 ，Ｎ3 で構成す
れば、更に高速動作させることができる。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ半導体集積回路
に関し、特に使用電源電圧の高い他の回路からの信号を
扱うＣＭＯＳ半導体集積回路に関する。
に関し、特に使用電源電圧の高い他の回路からの信号を
扱うＣＭＯＳ半導体集積回路に関する。
【０００２】
【従来の技術】従来のＣＭＯＳ半導体集積回路では、図
２に示すように、入力端子１に入力された信号は入力保
護回路５を介して内部回路６に直接伝達されていた。図
２の例では、入力保護回路５はＰＮ接合ダイオード
Ｄ1 ，Ｄ2 により構成され、内部回路６は一例として、
ＰＭＯＳトランジスタＰ0 およびＮＭＯＳトランジスタ
Ｎ0により構成されたインバータ回路を示した。入力保
護回路５は、電源端子３あるいは接地端子４と入力端子
１間に静電気や外部雑音等により高電圧が印加された場
合に、ＮＭＯＳトランジスタＰ0 やＮＭＯＳトランジス
タＮ0 の薄いゲート絶縁膜が絶縁破壊されない様に保護
する回路である。すなわち、入力端子１に電源端子３よ
りも高電圧が印加された場合、ＰＮ接合ダイオードＤ1
が順バイアスされ、一方、入力端子１に接地端子４より
も低電圧が印加された場合には、ＰＮ接合ダイオードＤ
2 が順バイアスされて内部回路には電源電圧以上の電圧
が印加されない様に保護するものである。
２に示すように、入力端子１に入力された信号は入力保
護回路５を介して内部回路６に直接伝達されていた。図
２の例では、入力保護回路５はＰＮ接合ダイオード
Ｄ1 ，Ｄ2 により構成され、内部回路６は一例として、
ＰＭＯＳトランジスタＰ0 およびＮＭＯＳトランジスタ
Ｎ0により構成されたインバータ回路を示した。入力保
護回路５は、電源端子３あるいは接地端子４と入力端子
１間に静電気や外部雑音等により高電圧が印加された場
合に、ＮＭＯＳトランジスタＰ0 やＮＭＯＳトランジス
タＮ0 の薄いゲート絶縁膜が絶縁破壊されない様に保護
する回路である。すなわち、入力端子１に電源端子３よ
りも高電圧が印加された場合、ＰＮ接合ダイオードＤ1
が順バイアスされ、一方、入力端子１に接地端子４より
も低電圧が印加された場合には、ＰＮ接合ダイオードＤ
2 が順バイアスされて内部回路には電源電圧以上の電圧
が印加されない様に保護するものである。
【０００３】一方、ＣＭＯＳ半導体集積回路では、ＭＯ
Ｓトランジスタの微細化が進むにつれホットキャリア効
果によりチャネル長０．６μｍ程度からは電源電圧を３
Ｖ程度に下げなければならない状況になってきた。従っ
て、この様な１μｍ以下のＣＭＯＳ半導体集積回路を使
用した電子装置では、従来一般に用いられていた５Ｖ電
源の半導体集積回路と３Ｖ程度の低電源電圧のＣＭＯＳ
半導体集積回路とが混在する様な場合がある。この様な
場合には、５Ｖ電源の半導体集積回路と３Ｖ電源のＣＭ
ＯＳ半導体集積回路との間で信号の授受が行なわれるこ
とになる。
Ｓトランジスタの微細化が進むにつれホットキャリア効
果によりチャネル長０．６μｍ程度からは電源電圧を３
Ｖ程度に下げなければならない状況になってきた。従っ
て、この様な１μｍ以下のＣＭＯＳ半導体集積回路を使
用した電子装置では、従来一般に用いられていた５Ｖ電
源の半導体集積回路と３Ｖ程度の低電源電圧のＣＭＯＳ
半導体集積回路とが混在する様な場合がある。この様な
場合には、５Ｖ電源の半導体集積回路と３Ｖ電源のＣＭ
ＯＳ半導体集積回路との間で信号の授受が行なわれるこ
とになる。
【０００４】
【発明が解決しようとする課題】図２に示した従来の入
力信号伝達方式では、電源端子３を３Ｖ、接地端子４を
０Ｖとした電源電圧３Ｖの場合、入力端子１に０Ｖから
５Ｖまで変化する５Ｖ電源の半導体集積回路からの信号
が印加されると不都合が生じてくる。例えば、ディジタ
ル信号のハイレベルである５Ｖが入力端子１に印加され
るとＰＮ接合ダイオードＤ1 が順方向にバイアスされ、
電源端子３に対して電流が流れ電源端子３の電位を変動
させてしまう。一方、この問題を解決する為にＰＮ接合
ダイオードＤ1 を取り除いた様な入力保護回路５にした
場合、内部回路６のＭＯＳトランジスタＰ0 およびＭＯ
ＳトランジスタＮ0 のゲート電極に５Ｖの入力信号電圧
が直接印加されてしまうので、３Ｖ電源で動作する様に
製造されたＭＯＳトランジスタの信頼性を劣化させてし
まうという問題が生じてくる。
力信号伝達方式では、電源端子３を３Ｖ、接地端子４を
０Ｖとした電源電圧３Ｖの場合、入力端子１に０Ｖから
５Ｖまで変化する５Ｖ電源の半導体集積回路からの信号
が印加されると不都合が生じてくる。例えば、ディジタ
ル信号のハイレベルである５Ｖが入力端子１に印加され
るとＰＮ接合ダイオードＤ1 が順方向にバイアスされ、
電源端子３に対して電流が流れ電源端子３の電位を変動
させてしまう。一方、この問題を解決する為にＰＮ接合
ダイオードＤ1 を取り除いた様な入力保護回路５にした
場合、内部回路６のＭＯＳトランジスタＰ0 およびＭＯ
ＳトランジスタＮ0 のゲート電極に５Ｖの入力信号電圧
が直接印加されてしまうので、３Ｖ電源で動作する様に
製造されたＭＯＳトランジスタの信頼性を劣化させてし
まうという問題が生じてくる。
【０００５】
【課題を解決するための手段】本発明のＣＭＯＳ半導体
集積回路は、入力端子に接続される拡散層がＮ型拡散層
のみで構成された入力保護回路と、ソース電極およびド
レイン電極の一方の電極が前記保護回路に接続され、他
方の電極が内部回路に接続され、ゲート電極が電源端子
に接続され、基板電極が接地端子に接続されたＮチャン
ネル型ＭＯＳ電界効果トランジスタとを含んだ回路構成
となっている。
集積回路は、入力端子に接続される拡散層がＮ型拡散層
のみで構成された入力保護回路と、ソース電極およびド
レイン電極の一方の電極が前記保護回路に接続され、他
方の電極が内部回路に接続され、ゲート電極が電源端子
に接続され、基板電極が接地端子に接続されたＮチャン
ネル型ＭＯＳ電界効果トランジスタとを含んだ回路構成
となっている。
【０００６】
【実施例】次に本発明の最適な実施例について図面を参
照して説明する。図１（ａ）は本発明の第１の実施例の
回路図である。保護用抵抗とダイオードの機能をかねた
Ｎ型拡散層抵抗兼ＰＮ接合ダイオードＲD からなる入力
保護回路５が入力端子１に接続され、入力保護回路５と
内部回路６との間にＭＯＳトランジスタＮ1 が接続され
ている。ここで内部回路６としては、一例としてＰＭＯ
ＳトランジスタＰ0とＮＭＯＳトランジスタＮ0 とから
なるＣＭＯＳインバータ回路を示した。またＮＭＯＳト
ランジスタＮ1 のゲート電極は電源端子３に接続され基
板電極は接地端子４に接続されている。
照して説明する。図１（ａ）は本発明の第１の実施例の
回路図である。保護用抵抗とダイオードの機能をかねた
Ｎ型拡散層抵抗兼ＰＮ接合ダイオードＲD からなる入力
保護回路５が入力端子１に接続され、入力保護回路５と
内部回路６との間にＭＯＳトランジスタＮ1 が接続され
ている。ここで内部回路６としては、一例としてＰＭＯ
ＳトランジスタＰ0とＮＭＯＳトランジスタＮ0 とから
なるＣＭＯＳインバータ回路を示した。またＮＭＯＳト
ランジスタＮ1 のゲート電極は電源端子３に接続され基
板電極は接地端子４に接続されている。
【０００７】この様な構成であるから、接地端子４の電
位を０Ｖ，電源端子３の電位を３Ｖとし、ＮＭＯＳトラ
ンジスタＮ0 ，Ｎ1 のしきい値電圧を０．７Ｖ，ＰＭＯ
ＳトランジスタＰ0 のしきい値電圧を−０．７Ｖとする
と、入力端子１が０Ｖから５Ｖまで変化した場合でも内
部回路６を構成するＰＭＯＳトランジスタＰ0 およびＮ
ＭＯＳトランジスタＮ0 のゲート電極には、電源端子３
の電圧３ＶよりもＮＭＯＳトランジスタＮ1 の基板バイ
アス効果を受けたしきい値電圧約１Ｖ低い電圧である約
２Ｖしか加わらない。従って、入力端子１に電源電圧よ
りも高い電圧が印加されても電源端子３の電位は変動し
ない。また、内部回路６へは０Ｖから２Ｖ程度までの電
圧しか印加されないので、低電源電圧用に製造されたＭ
ＯＳトランジスタＰ0 ，Ｎ0 の信頼性を劣化させること
もない。さらにＮＭＯＳトランジスタＮ1 のゲート電
極，ソース電極，ドレイン電極および基板電極間には高
々３Ｖ以下の電位差しか加わらないので内部回路を構成
するＭＯＳトランジスタと全く同一の製造方法でＮＭＯ
ＳトランジスタＮ1 を実現する事ができる。
位を０Ｖ，電源端子３の電位を３Ｖとし、ＮＭＯＳトラ
ンジスタＮ0 ，Ｎ1 のしきい値電圧を０．７Ｖ，ＰＭＯ
ＳトランジスタＰ0 のしきい値電圧を−０．７Ｖとする
と、入力端子１が０Ｖから５Ｖまで変化した場合でも内
部回路６を構成するＰＭＯＳトランジスタＰ0 およびＮ
ＭＯＳトランジスタＮ0 のゲート電極には、電源端子３
の電圧３ＶよりもＮＭＯＳトランジスタＮ1 の基板バイ
アス効果を受けたしきい値電圧約１Ｖ低い電圧である約
２Ｖしか加わらない。従って、入力端子１に電源電圧よ
りも高い電圧が印加されても電源端子３の電位は変動し
ない。また、内部回路６へは０Ｖから２Ｖ程度までの電
圧しか印加されないので、低電源電圧用に製造されたＭ
ＯＳトランジスタＰ0 ，Ｎ0 の信頼性を劣化させること
もない。さらにＮＭＯＳトランジスタＮ1 のゲート電
極，ソース電極，ドレイン電極および基板電極間には高
々３Ｖ以下の電位差しか加わらないので内部回路を構成
するＭＯＳトランジスタと全く同一の製造方法でＮＭＯ
ＳトランジスタＮ1 を実現する事ができる。
【０００８】次に、本発明の第２の実施例を図１（ｂ）
を参照して説明する。図１（ｂ）では第１の実施例と同
様なＮＭＯＳトランジスタＮ１と内部回路６とを有し、
入力保護回路５はゲート電極および基板電極が接地端子
４に接続された２つのＮＭＯＳトランジスタＮ2 ，Ｎ3
から構成されている。ここで入力保護回路５を構成する
ＮＭＯＳトランジスタＮ2 ，Ｎ3 は内部回路６を構成す
るＭＯＳトランジスタＰ0 ，Ｎ0 よりもゲート絶縁膜を
厚く、チャネル長を長く設計してある。この様な構成を
とることにより、第１の実施例と同様に、入力端子１に
電源電圧よりも高い電圧が印加されても電源端子３の電
位は変動せず、内部回路６には電源端子３の電圧よりも
約１Ｖ程度低い電圧しか印加されないので信頼性が劣化
することがない。この時、入力保護回路５を構成するＮ
ＭＯＳトランジスタＮ2 ，Ｎ3 のゲート電極，ソース電
極，ドレイン電極，基板電極間には電源電圧よりも高電
圧が加わるのであるが、これらのＭＯＳトランジスタ
は、内部回路６のＭＯＳトランジスタＰ0 ，Ｎ0 よりも
ゲート絶縁膜を厚くチャネル長を長くして高電圧に耐え
られる様にしてあるので、なんら問題はない。むしろ第
１の実施例とは異り、抵抗を介していない分だけ高速の
回路が実現できるという利点がある。
を参照して説明する。図１（ｂ）では第１の実施例と同
様なＮＭＯＳトランジスタＮ１と内部回路６とを有し、
入力保護回路５はゲート電極および基板電極が接地端子
４に接続された２つのＮＭＯＳトランジスタＮ2 ，Ｎ3
から構成されている。ここで入力保護回路５を構成する
ＮＭＯＳトランジスタＮ2 ，Ｎ3 は内部回路６を構成す
るＭＯＳトランジスタＰ0 ，Ｎ0 よりもゲート絶縁膜を
厚く、チャネル長を長く設計してある。この様な構成を
とることにより、第１の実施例と同様に、入力端子１に
電源電圧よりも高い電圧が印加されても電源端子３の電
位は変動せず、内部回路６には電源端子３の電圧よりも
約１Ｖ程度低い電圧しか印加されないので信頼性が劣化
することがない。この時、入力保護回路５を構成するＮ
ＭＯＳトランジスタＮ2 ，Ｎ3 のゲート電極，ソース電
極，ドレイン電極，基板電極間には電源電圧よりも高電
圧が加わるのであるが、これらのＭＯＳトランジスタ
は、内部回路６のＭＯＳトランジスタＰ0 ，Ｎ0 よりも
ゲート絶縁膜を厚くチャネル長を長くして高電圧に耐え
られる様にしてあるので、なんら問題はない。むしろ第
１の実施例とは異り、抵抗を介していない分だけ高速の
回路が実現できるという利点がある。
【０００９】なお、本実施例ではＮＭＯＳトランジスタ
Ｎ2 ，Ｎ3 を利用した入力保護回路について説明した
が、本発明はこれらの入力保護回路に限らず従来のＮＭ
ＯＳ半導体集積回路の入力保護回路も含め、電源電圧よ
りも高い電圧が入力端子１に印加されても電源端子３の
電位が変動しない様に、入力端子が直接接続される拡散
層がＮ型の拡散層のみで構成された入力保護回路全般に
適用可能である。
Ｎ2 ，Ｎ3 を利用した入力保護回路について説明した
が、本発明はこれらの入力保護回路に限らず従来のＮＭ
ＯＳ半導体集積回路の入力保護回路も含め、電源電圧よ
りも高い電圧が入力端子１に印加されても電源端子３の
電位が変動しない様に、入力端子が直接接続される拡散
層がＮ型の拡散層のみで構成された入力保護回路全般に
適用可能である。
【００１０】
【発明の効果】以上説明したように、本発明のＣＭＯＳ
半導体集積回路では、入力保護回路の、入力端子に接続
される拡散層をＮ型拡散層のみで構成し、更にこの保護
回路の出力端と内部回路との間にＮＭＯＳトランジスタ
を設け、そのゲート電極を電源端子に、基板電極を接地
端子に接続している。入力信号は、このＮＭＯＳトラン
ジスタを介して内部回路に伝達される。従って本発明
は、使用電源電圧よりも高い他の回路からの信号が入力
端子に印加された場合でも、簡単な入力保護回路の変更
およびＮＭＯＳトランジスタの追加により、ＭＯＳトラ
ンジスタの信頼性を劣化させることなく信号を伝達する
ことができ、しかも電源電圧が変動しないようにするこ
とができるという効果を有する。
半導体集積回路では、入力保護回路の、入力端子に接続
される拡散層をＮ型拡散層のみで構成し、更にこの保護
回路の出力端と内部回路との間にＮＭＯＳトランジスタ
を設け、そのゲート電極を電源端子に、基板電極を接地
端子に接続している。入力信号は、このＮＭＯＳトラン
ジスタを介して内部回路に伝達される。従って本発明
は、使用電源電圧よりも高い他の回路からの信号が入力
端子に印加された場合でも、簡単な入力保護回路の変更
およびＮＭＯＳトランジスタの追加により、ＭＯＳトラ
ンジスタの信頼性を劣化させることなく信号を伝達する
ことができ、しかも電源電圧が変動しないようにするこ
とができるという効果を有する。
【図１】分図（ａ）は、本発明の第１の実施例における
入力部分の回路図である。分図（ｂ）は、本発明の第２
の実施例における入力部分の回路図である。
入力部分の回路図である。分図（ｂ）は、本発明の第２
の実施例における入力部分の回路図である。
【図２】従来の半導体集積回路における入力部分の回路
図である。
図である。
１ 入力端子 ２ 出力端子 ３ 電源端子 ４ 接地端子 ５ 入力保護回路 ６ 内部回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/00 Ｈ 9184−5Ｊ 17/08 Ｃ 9184−5Ｊ 19/003 Ｅ 8941−5Ｊ
Claims (3)
- 【請求項１】 入力端子に接続される拡散層がＮ型拡散
層のみで構成された入力保護回路と、 ソース電極およびドレイン電極の一方の電極が前記保護
回路に接続され、他方の電極が内部回路に接続され、ゲ
ート電極が電源端子に接続され、基板電極が接地端子に
接続されたＮチャンネル型ＭＯＳ電界効果トランジスタ
とを含むＣＭＯＳ半導体集積回路。 - 【請求項２】 一端が入力端子に接続されたＮ型拡散層
と、ソース電極およびドレイン電極の一方の電極が前記
拡散層の他端に接続され、他方の電極が内部回路に接続
され、ゲート電極が電源端子に接続され、基板電極が接
地端子に接続されたＮチャンネル型ＭＯＳ電界効果トラ
ンジスタとを含むＣＭＯＳ半導体集積回路。 - 【請求項３】 第１のＮチャンネル型ＭＯＳ電界効果ト
ランジスタと第２のＮチャンネルＭＯＳ電界効果トラン
ジスタとを高位電源端子と接地端子との間に直列に接続
してなり、前記第１のＮチャンネル型ＭＯＳ電界効果ト
ランジスタおよび前記第２のＮチャンネルＭＯＳ電界効
果トランジスタは、それぞれの基板電極およびそれぞれ
のゲート電極が前記接地端子に接続された入力保護回路
と、 ソース電極およびドレイン電極の一方の電極が、前記第
１のＮチャンネルＭＯＳ電界効果トランジスタおよび前
記第２のＮチャンネルＭＯＳ電界効果トランジスタの直
列接続点に接続され、他方の電極が内部回路に接続さ
れ、ゲート電極が電源端子に接続され、基板電極が接地
端子に接続されたＮチャンネル型ＭＯＳ電界効果トラン
ジスタとを含むＣＭＯＳ半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4031213A JPH05267658A (ja) | 1992-02-19 | 1992-02-19 | Ｃｍｏｓ半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4031213A JPH05267658A (ja) | 1992-02-19 | 1992-02-19 | Ｃｍｏｓ半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267658A true JPH05267658A (ja) | 1993-10-15 |
Family
ID=12325158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4031213A Pending JPH05267658A (ja) | 1992-02-19 | 1992-02-19 | Ｃｍｏｓ半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267658A (ja) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54140481A (en) * | 1978-04-21 | 1979-10-31 | Nec Corp | Semiconductor device |
| JPS6187357A (ja) * | 1984-09-18 | 1986-05-02 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
| JPS61276249A (ja) * | 1985-05-30 | 1986-12-06 | Toshiba Corp | 入力保護回路 |
| JPS6265360A (ja) * | 1985-09-18 | 1987-03-24 | Hitachi Ltd | 半導体集積回路装置 |
| JPS62279675A (ja) * | 1986-05-29 | 1987-12-04 | Hitachi Ltd | 半導体集積回路の保護回路 |
| JPH01225361A (ja) * | 1988-03-04 | 1989-09-08 | Fujitsu Ltd | 入力保護回路 |
| JPH03196677A (ja) * | 1989-12-26 | 1991-08-28 | Nec Corp | 半導体装置 |
-
1992
- 1992-02-19 JP JP4031213A patent/JPH05267658A/ja active Pending
Patent Citations (7)
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| JPS54140481A (en) * | 1978-04-21 | 1979-10-31 | Nec Corp | Semiconductor device |
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| JPH03196677A (ja) * | 1989-12-26 | 1991-08-28 | Nec Corp | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980728 |