JPH05265872A - Access control circuit - Google Patents
Access control circuitInfo
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- JPH05265872A JPH05265872A JP4060575A JP6057592A JPH05265872A JP H05265872 A JPH05265872 A JP H05265872A JP 4060575 A JP4060575 A JP 4060575A JP 6057592 A JP6057592 A JP 6057592A JP H05265872 A JPH05265872 A JP H05265872A
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体メモリで各々構
成された記憶回路のアクセス制御を行なうアクセス制御
回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an access control circuit for controlling access to a memory circuit each composed of a semiconductor memory.
【0002】アクセス制御回路は半導体記憶装置に内蔵
され、各記憶回路(同装置に内蔵され半導体メモリで構
成されている)のアクセスがそのアクセス制御回路によ
って制御される。ここで、半導体記憶装置が大容量化さ
れると、各記憶回路を構成する半導体メモリの素子数が
膨大となり、したがって、メモリ異常の発生頻度が統計
的に高まる。その大容量装置がセンタなどのコンピュー
タシステムに組み込まれる場合、記憶回路で発生したメ
モリ異常がしばしば装置運用およびシステム全体に影響
を及ぼすので、これを確実に防止することが必要とな
る。An access control circuit is built in a semiconductor memory device, and access to each memory circuit (built in the device and made up of a semiconductor memory) is controlled by the access control circuit. Here, when the capacity of the semiconductor memory device is increased, the number of elements of the semiconductor memory forming each memory circuit becomes enormous, so that the frequency of occurrence of memory abnormality statistically increases. When the large-capacity device is incorporated in a computer system such as a center, a memory abnormality that occurs in a storage circuit often affects the device operation and the entire system, and it is necessary to prevent this reliably.
【0003】[0003]
【従来の技術】半導体記憶装置の各記憶回路には、メモ
リ異常(ハードエラー)が発生したメモリ部分に代えて
アクセスされる交代メモリ,上位側のアクセス対象を正
常なメモリ部分と交代メモリとに切り替える切替回路が
設けられる。2. Description of the Related Art In each memory circuit of a semiconductor memory device, an alternate memory that is accessed instead of a memory portion in which a memory abnormality (hard error) has occurred, and an upper side access target is a normal memory portion and an alternate memory. A switching circuit for switching is provided.
【0004】またアクセス制御回路には、アクセスデー
タから記憶回路のエラー発生を検出する回路部分,ソフ
トエラーの発生が確認されたときにデータの再書き込み
でこのエラーの修復を試みる回路部分,ハードエラーの
発生が確認されたとき(ソフトエラーが修復されないと
き)に交代メモリへの切り替えを該当した記憶回路の切
替回路に指示する回路部分が設けられる。In the access control circuit, a circuit portion for detecting an error occurrence in the memory circuit from the access data, a circuit portion for rewriting the data when the occurrence of a soft error is confirmed, and a hard error. A circuit portion is provided for instructing the switching circuit of the corresponding memory circuit to switch to the alternate memory when the occurrence of is confirmed (when the soft error is not repaired).
【0005】したがって、いずれかの記憶回路にハード
エラーのメモリ異常が発生すると、異常なメモリ部分が
交代メモリで代替され、このため、半導体記憶装置がメ
モリ異常の発生にもかかわらずそのまま正常に運用され
る。Therefore, when a memory error of a hard error occurs in any of the storage circuits, the abnormal memory portion is replaced by the alternate memory, and therefore the semiconductor memory device operates normally as it is, despite the occurrence of the memory error. To be done.
【0006】[0006]
【発明が解決しようとする課題】メモリ異常の発生は散
発的なもので、同時に多発しないことが確認されてお
り、このため、交代メモリには記憶容量の少ないものが
利用されている。It has been confirmed that memory abnormalities occur sporadically and do not occur frequently at the same time. Therefore, an alternate memory having a small storage capacity is used.
【0007】しかしながら、半導体記憶装置の大容量化
がさらに進められており、これに伴い記憶回路の数も増
加しているので、各記憶回路に設けられる交代メモリ及
び切替回路の回路規模が無視できないものとなり、半導
体記憶装置が大型化する。However, as the capacity of the semiconductor memory device is further increased, and the number of memory circuits is also increasing accordingly, the circuit scale of the alternate memory and the switching circuit provided in each memory circuit cannot be ignored. As a result, the semiconductor memory device becomes larger.
【0008】本発明は上記従来の事情に鑑みてなされた
ものであり、その目的は、大容量化された半導体記憶装
置の回路規模を縮小してこれをより小型化することが可
能となるアクセス制御回路を提供することにある。The present invention has been made in view of the above conventional circumstances, and an object of the present invention is to make it possible to reduce the circuit scale of a semiconductor memory device having a large capacity and to make it more compact. It is to provide a control circuit.
【0009】[0009]
【課題を解決するための手段】上記目的を達成するため
に、本発明にかかるアクセス制御回路は図1のように構
成されており、同図のアクセス制御回路は、半導体メモ
リで各々構成された記憶回路2のいずれかをデータアク
セスの対象として選択するアクセス対象選択手段100
と、データアクセスの対象と上位側との間で行なわれる
アクセスデータの転送制御を行なうデータ転送制御手段
102と、アクセスされた記憶回路2のハードエラーを
アクセスデータから検出するハードエラー検出手段10
4と、ハードエラーが検出された記憶回路2のメモリ部
分に代えてアクセスされる交代メモリ8と、ハードエラ
ーが検出された記憶回路2と交代メモリ8のデータを予
備記憶回路3に転送する記憶データ退避手段106と、
ハードエラー検出の記憶回路2と交換された正常な記憶
回路2に予備記憶回路3のデータを転送する退避データ
復帰手段108と、データアクセスの対象を記憶回路2
と交代メモリ8と予備記憶回路3とのいずれかへ強制的
に切り替えるアクセス対象切替手段110と、を有して
いる。In order to achieve the above object, an access control circuit according to the present invention is constructed as shown in FIG. 1, and the access control circuit shown in the figure is constructed by a semiconductor memory. Access target selection means 100 for selecting one of the storage circuits 2 as a target of data access
A data transfer control means 102 for controlling transfer of access data performed between a data access target and an upper side, and a hard error detection means 10 for detecting a hard error of the accessed storage circuit 2 from the access data.
4, a replacement memory 8 that is accessed instead of the memory portion of the storage circuit 2 in which a hard error has been detected, and a memory that transfers the data in the storage circuit 2 and the replacement memory 8 in which a hard error has been detected to the spare storage circuit 3. Data saving means 106,
Saved data restoring means 108 for transferring the data of the spare memory circuit 3 to the normal memory circuit 2 that has been exchanged with the memory circuit 2 for detecting the hard error, and the memory circuit 2 for the object of data access.
And access target switching means 110 forcibly switching to either the alternation memory 8 or the spare memory circuit 3.
【0010】[0010]
【作用】本発明では、アクセス制御回路に交代メモリ8
が設けられ、その交代メモリ8によって各記憶回路2の
異常メモリ部分が代替される。In the present invention, the alternation memory 8 is used in the access control circuit.
Are provided, and the replacement memory 8 replaces the abnormal memory portion of each storage circuit 2.
【0011】そして、メモリ異常の記憶回路2を正常な
ものと交換する際には、メモリ異常の記憶回路2と交代
メモリ8に記憶されていたデータが予備の記憶回路3に
退避され、この退避データは予備の記憶回路3から交換
の完了した正常な記憶回路2に戻される。When the memory abnormal memory circuit 2 is replaced with a normal one, the data stored in the memory abnormal memory circuit 2 and the alternate memory 8 is saved in the spare memory circuit 3, and this save is performed. The data is returned from the spare memory circuit 3 to the normal memory circuit 2 whose exchange has been completed.
【0012】[0012]
【実施例】以下、図面に基づいて本発明にかかるアクセ
ス制御回路の好適な実施例を説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS A preferred embodiment of an access control circuit according to the present invention will be described below with reference to the drawings.
【0013】図2では実施例の構成が説明されており、
アクセス制御回路1には半導体メモリで各々構成された
複数の記憶回路2(同図では2枚とされているが、実際
には数枚がより多くなる),予備の記憶回路3が接続さ
れる(予備の記憶回路3はハードエラーが発生した記憶
回路2を正常なものと交換するときにのみ接続され
る)。FIG. 2 illustrates the configuration of the embodiment,
The access control circuit 1 is connected to a plurality of storage circuits 2 each formed of a semiconductor memory (the number of storage circuits 2 is two in the figure, but the number is actually larger), and a spare storage circuit 3 is connected. (The spare memory circuit 3 is connected only when the memory circuit 2 in which a hard error has occurred is replaced with a normal one).
【0014】このアクセス制御回路1には交換時制御回
路4,メモリ制御回路5,データ制御回路6,チェック
回路7,交代メモリ8が設けられており、記憶回路2は
メモリ制御回路5,データ制御回路6と接続され、予備
の記憶回路3は交換時制御回路4,メモリ制御回路5,
データ制御回路6と接続される。The access control circuit 1 is provided with a replacement control circuit 4, a memory control circuit 5, a data control circuit 6, a check circuit 7, and a replacement memory 8, and a storage circuit 2 is a memory control circuit 5 and a data control circuit. The spare storage circuit 3 is connected to the circuit 6, and the spare storage circuit 3 is replaced with the control circuit 4, the memory control circuit 5,
It is connected to the data control circuit 6.
【0015】図3にはメモリ制御回路5,データ制御回
路6の構成が示されており、メモリ制御回路5には制御
処理部5a,デコーダ5b,比較回路5c,レジスタ回
路5d,カウンタ回路5e,マルチプレクサ5fが,デ
ータ制御回路6にはデータ転送回路6a,6bが、各々
設けられる。FIG. 3 shows the configurations of the memory control circuit 5 and the data control circuit 6. In the memory control circuit 5, the control processing section 5a, the decoder 5b, the comparison circuit 5c, the register circuit 5d, the counter circuit 5e, The multiplexer 5f is provided, and the data control circuit 6 is provided with data transfer circuits 6a and 6b.
【0016】図4,図5,図6,図7,図8,図9では
本実施例の作用がフローチャートを用いて説明されてお
り、上位側から制御処理回路5a,デコーダ5bがアク
セス要求信号10a,アドレス信号11aを受信すると
(ステップ400)、比較回路5cはレジスタ5dの内
容とアドレス信号11aとを比較する(ステップ40
2)。In FIGS. 4, 5, 6, 7, 8, and 9, the operation of this embodiment is described with reference to a flow chart, in which the control processing circuit 5a and the decoder 5b are controlled by the access request signal from the upper side. When 10a and the address signal 11a are received (step 400), the comparison circuit 5c compares the content of the register 5d with the address signal 11a (step 40).
2).
【0017】/* 正常動作 */ デコーダ5bとマルチプレクサ5fは比較回路5cの出
力9cがレジスタ5dの内容とアドレス信号11aの不
一致(アクセスするアドレスでハードエラーが発生して
いない)を示すときに(ステップ404でNO)、メモ
リ選択信号11c,11dとアドレス信号11bを記憶
回路2へ送信する(ステップ406,408)。/ * Normal operation * / When the output 9c of the comparison circuit 5c indicates a mismatch between the contents of the register 5d and the address signal 11a (a hard error has not occurred at the accessed address), the decoder 5b and the multiplexer 5f ( If NO in step 404), the memory selection signals 11c and 11d and the address signal 11b are transmitted to the memory circuit 2 (steps 406 and 408).
【0018】制御処理回路5aはライトアクセスとリー
ドアクセスのいずれが行なわれるかをアクセス要求信号
10aから判断し(ステップ410)、ライトアクセス
が行なわれる場合には、データ制御信号10cをデータ
伝送回路6a,6bへ順に送信してから(ステップ41
2,418)、ライト制御信号10bを記憶回路2へ送
信する(ステップ422)。The control processing circuit 5a determines from the access request signal 10a whether the write access or the read access is performed (step 410). When the write access is performed, the data control signal 10c is transferred to the data transmission circuit 6a. , 6b in that order (step 41
2, 418), and the write control signal 10b is transmitted to the memory circuit 2 (step 422).
【0019】データ制御信号10cを受信すると、デー
タ伝送回路6aはデータ信号12aを取り込み(ステッ
プ414)、データ信号12aに冗長データを付加して
ライトデータの信号12bを生成する(ステップ41
6)。When the data control signal 10c is received, the data transmission circuit 6a takes in the data signal 12a (step 414) and adds redundant data to the data signal 12a to generate a write data signal 12b (step 41).
6).
【0020】そして、データ伝送回路6bはデータ制御
信号10cを受信するとデータ信号12bを記憶回路2
へ送信し(ステップ420)、記憶回路2は制御処理回
路5aからライト制御信号10bを受信したときに(ス
テップ422)、データ信号12bの内容を格納する
(ステップ424)。When the data transmission circuit 6b receives the data control signal 10c, it stores the data signal 12b in the storage circuit 2.
When the write control signal 10b is received from the control processing circuit 5a (step 422), the memory circuit 2 stores the content of the data signal 12b (step 424).
【0021】またリードアクセスが行なわれる場合に
は、制御処理回路5aがリードアクセスの制御信号10
bを記憶回路2に送信し(ステップ426)、記憶回路
2がデータ信号12bをデータ伝送回路6bに送信する
(ステップ428)。When a read access is performed, the control processing circuit 5a controls the read access control signal 10.
b is transmitted to the memory circuit 2 (step 426), and the memory circuit 2 transmits the data signal 12b to the data transmission circuit 6b (step 428).
【0022】さらに、制御処理部5aがデータ制御信号
10cをデータ伝送回路6bへ送信すると(ステップ4
30)、データ伝送回路6bがデータ信号12bを記憶
回路2から受信し(ステップ432)、データ伝送回路
6bの受信したデータ信号12bをチェック回路7がチ
ェックする(ステップ434)。Further, when the control processor 5a transmits the data control signal 10c to the data transmission circuit 6b (step 4)
30), the data transmission circuit 6b receives the data signal 12b from the storage circuit 2 (step 432), and the check circuit 7 checks the data signal 12b received by the data transmission circuit 6b (step 434).
【0023】制御処理部5aはチェック回路7から信号
7aが出力されない(データ異常が発生していない)こ
とを確認すると(ステップ436でNO)、データ制御
信号10cをデータ伝送回路6aへ送信し(ステップ4
38)、データ伝送回路6aはデータ伝送回路6bから
受け取ったリードデータの信号12aを上位側へ送信す
る(ステップ440)。When the control processing unit 5a confirms that the signal 7a is not output from the check circuit 7 (no data abnormality has occurred) (NO in step 436), it sends the data control signal 10c to the data transmission circuit 6a ( Step 4
38), the data transmission circuit 6a transmits the read data signal 12a received from the data transmission circuit 6b to the upper side (step 440).
【0024】/* メモリのソフトエラー発生 */ 制御処理部5aがチェック回路7の出力からデータ異常
の発生を確認したとき(ステップ436でYES,ステ
ップ450)には、デコーダ5bが選択信号11c,1
1dを記憶回路2へ出力し(ステップ452)、マルチ
プレクサ5fがアドレス信号11bを出力する(ステッ
プ454)。/ * Occurrence of soft error in memory * / When the control processing unit 5a confirms occurrence of data abnormality from the output of the check circuit 7 (YES in step 436, step 450), the decoder 5b outputs the selection signal 11c, 1
1d is output to the memory circuit 2 (step 452), and the multiplexer 5f outputs the address signal 11b (step 454).
【0025】次いで、チェック回路7が異常データを修
正してそのデータ信号12bをデータ伝送回路6bへ送
信し(ステップ456)、制御処理回路5aが制御信号
10bとデータ制御信号10cを送出すると(ステップ
458)、異常データを修正したデータ信号12bをデ
ータ伝送回路6bが記憶回路2へ送信する(ステップ4
60)。Then, the check circuit 7 corrects the abnormal data and sends the data signal 12b to the data transmission circuit 6b (step 456), and the control processing circuit 5a sends the control signal 10b and the data control signal 10c (step). 458), the data transmission circuit 6b transmits the data signal 12b in which the abnormal data is corrected to the storage circuit 2 (step 4).
60).
【0026】この送信が行なわれると、データ信号12
bが記憶回路2に書き込まれ(ステップ462)、制御
処理回路5aが制御信号10cとデータ制御信号10c
を送出する(ステップ464)。When this transmission is performed, the data signal 12
b is written in the memory circuit 2 (step 462), the control processing circuit 5a controls the control signal 10c and the data control signal 10c.
Is transmitted (step 464).
【0027】さらに、記憶回路2がデータ信号12bを
データ伝送回路12bへ送出し(ステップ466)、そ
のデータ信号12bをデータ伝送回路6bが取り込むと
(ステップ468)、チェック回路7はデータ伝送回路
6bが受信したデータ信号12bを再びチェックする
(ステップ470)。Further, when the memory circuit 2 sends the data signal 12b to the data transmission circuit 12b (step 466) and the data transmission circuit 6b takes in the data signal 12b (step 468), the check circuit 7 causes the data transmission circuit 6b. Check again the data signal 12b received by (step 470).
【0028】チェック回路7でデータ異常の発生が検出
されなかったとき(ステップ472でNO)には、その
ときの異常がメモリのソフトエラーによるもので修復さ
れたことから、制御処理回路5aはデータ制御信号10
cをデータ伝送回路6aへ出力し(ステップ438)、
データ伝送回路6aはデータ伝送回路6bから受け取っ
たリードデータの信号12a(修復されたデータ)を上
位側へ送信する(ステップ440)。When the check circuit 7 does not detect the occurrence of the data abnormality (NO in step 472), the abnormality at that time is repaired by the soft error in the memory. Control signal 10
c is output to the data transmission circuit 6a (step 438),
The data transmission circuit 6a transmits the read data signal 12a (restored data) received from the data transmission circuit 6b to the upper side (step 440).
【0029】/* メモリのハードエラー発生 */ これに対し、チェック回路7でデータ異常の発生が再び
検出されたとき(ステップ472でYES)には、その
異常が再書き込みでは修復できないハードエラーによる
ものと判断される。/ * Occurrence of a hard error in memory * / On the other hand, when the occurrence of a data abnormality is detected again by the check circuit 7 (YES in step 472), the abnormality is caused by a hard error that cannot be repaired by rewriting. Judged as something.
【0030】チェック回路7はメモリハードエラーの発
生を確認すると、異常検出信号7aを制御処理回路5a
に送信してエラー通知を行ない(ステップ474)、レ
ジスタ回路5dは異常メモリのアドレスを取り込み、エ
ラー信号の送信を開始する(ステップ476:メモリエ
ラーを上位側へ通知する)。When the check circuit 7 confirms that a memory hardware error has occurred, it outputs an abnormality detection signal 7a to the control processing circuit 5a.
To notify the error (step 474), the register circuit 5d takes in the address of the abnormal memory, and starts transmitting an error signal (step 476: notify the upper side of the memory error).
【0031】そして、チェック回路7は異常データを修
正してデータ伝送回路6aに送信し(ステップ47
8)、制御処理回路5aはデータ制御信号10cを送出
し(ステップ480)、データ伝送回路6aはデータ信
号12aを送出する(ステップ490)。Then, the check circuit 7 corrects the abnormal data and sends it to the data transmission circuit 6a (step 47).
8), the control processing circuit 5a sends the data control signal 10c (step 480), and the data transmission circuit 6a sends the data signal 12a (step 490).
【0032】また、レジスタ回路5dはメモリ選択信号
11eをデコーダ5bに送出し(ステップ492)、デ
コーダ5bは選択信号11c,11dを送出する(ステ
ップ494)。The register circuit 5d sends the memory selection signal 11e to the decoder 5b (step 492), and the decoder 5b sends the selection signals 11c and 11d (step 494).
【0033】さらに、制御処理回路5aは交換処理制御
信号9dを交換時制御回路4へ送信し(ステップ49
6)、交換時制御回路4は交換処理制御信号9dの受信
でアドレス制御信号9cをカウンタ回路5eとマルチプ
レクサ5fへ送信し(ステップ498)、マルチプレク
サ5fはアドレス制御信号9cを受信したときにその入
力をカウント信号9gの側(カウンタ回路5e側)へ切
り替える(ステップ500)。Further, the control processing circuit 5a transmits the exchange processing control signal 9d to the exchange control circuit 4 (step 49).
6) Upon receipt of the exchange processing control signal 9d, the exchange control circuit 4 transmits the address control signal 9c to the counter circuit 5e and the multiplexer 5f (step 498), and the multiplexer 5f inputs the address control signal 9c when it receives the address control signal 9c. To the count signal 9g side (counter circuit 5e side) (step 500).
【0034】マルチプレクサ5fの入力切替が行なわれ
ると、カウンタ回路5eがカウント信号をマルチプレク
サ5fへ送信し(ステップ502)、マルチプレクサ5
fがアドレス信号11bを送出し(ステップ504)、
制御処理回路5aが制御信号10b,10cを送出し
(ステップ506)、記憶回路2がデータ信号12bを
送出し(ステップ508)、データ伝送回路6bが記憶
回路2からデータ信号12bを取り込み(ステップ51
0)、チェック回路7がデータ信号12bのチェック,
異常データの修正を行なってデータ信号12cを交代メ
モリ8へ送信し(ステップ512)、制御処理部5aが
制御信号10dを交代メモリ8へ送信し(ステップ51
4)、交代メモリ8がデータ信号12cを格納し(ステ
ップ516)、カウンタ回路5eがカウントアップする
(ステップ518)、という一連の処理が繰り返され
る。When the input of the multiplexer 5f is switched, the counter circuit 5e transmits a count signal to the multiplexer 5f (step 502), and the multiplexer 5f
f sends out the address signal 11b (step 504),
The control processing circuit 5a sends the control signals 10b and 10c (step 506), the memory circuit 2 sends the data signal 12b (step 508), and the data transmission circuit 6b takes in the data signal 12b from the memory circuit 2 (step 51).
0), the check circuit 7 checks the data signal 12b,
The abnormal data is corrected and the data signal 12c is transmitted to the alternation memory 8 (step 512), and the control processing section 5a transmits the control signal 10d to the alternation memory 8 (step 51).
4), the alternation memory 8 stores the data signal 12c (step 516), and the counter circuit 5e counts up (step 518).
【0035】そして、カウンタ回路5eがカウントフル
となって異常メモリのアドレス部分から読み出されて修
正されたデータを交代メモリ8に全て退避する動作が完
了すると(ステップ520でYES)、制御処理回路5
aが交換処理制御信号9dの出力を停止する(ステップ
522)。When the counter circuit 5e reaches the count full and the operation of saving all the data read from the address portion of the abnormal memory and corrected in the alternation memory 8 is completed (YES in step 520), the control processing circuit 5
a stops outputting the exchange processing control signal 9d (step 522).
【0036】/* 異常メモリ退避後 */ その後において、上位側が送信したアドレス信号11a
とレジスタ回路5dに取り込まれている異常メモリのア
ドレスとの一致が確認されると(ステップ404でYE
S:このアドレス部分のデータが修正されて交代メモリ
8に退避されている)、比較回路5cは回避信号9eを
制御処理回路5aに送信する(ステップ530)。/ * After saving abnormal memory * / After that, the address signal 11a transmitted by the upper side
And the address of the abnormal memory fetched in the register circuit 5d is confirmed (YES in step 404).
S: The data of this address portion is corrected and saved in the alternate memory 8), and the comparison circuit 5c transmits the avoidance signal 9e to the control processing circuit 5a (step 530).
【0037】また、マルチプレクサ5fもアドレス信号
11bを制御処理回路5aへ送信し(ステップ53
2)、両信号9e,11bを受信すると、制御処理回路
5aは制御信号10dを交代メモリ8へ送信する(ステ
ップ534)。The multiplexer 5f also transmits the address signal 11b to the control processing circuit 5a (step 53).
2) When receiving both signals 9e and 11b, the control processing circuit 5a transmits the control signal 10d to the alternation memory 8 (step 534).
【0038】そのときにライトアクセスを行なうことが
確認されると(ステップ536)、制御処理回路5aが
データ制御信号10cをデータ伝送回路6aに送信し
(ステップ538)、これを受信したデータ伝送回路6
aがデータ信号12aを取り込む(ステップ540)。At that time, when it is confirmed that the write access is performed (step 536), the control processing circuit 5a transmits the data control signal 10c to the data transmission circuit 6a (step 538), and the data transmission circuit which has received the data control signal 10c. 6
a takes in the data signal 12a (step 540).
【0039】さらに、チェック回路7は取り込まれたデ
ータ信号12aに冗長データを付加してデータ信号12
cを生成し(ステップ542)、交代メモリ8は生成さ
れたデータ信号12cを格納する(ステップ544)。Further, the check circuit 7 adds redundant data to the fetched data signal 12a to add the data signal 12a.
c (step 542) and the alternation memory 8 stores the generated data signal 12c (step 544).
【0040】またリードアクセスを行なうときには(ス
テップ536)、制御信号10dの受信で交代メモリ8
がデータ信号12cを送出し(ステップ546)、チェ
ック回路7がデータ信号12cのチェック,修正,デー
タ信号12aの送出を行ない(ステップ548)、制御
処理回路5aが制御信号10cを送出すると(ステップ
550)、データ伝送回路6aは上位側へリードデータ
の信号12a(交代メモリ8から読み出されたもの)を
送信する(ステップ552)。When a read access is performed (step 536), the alternation memory 8 is received by receiving the control signal 10d.
Sends the data signal 12c (step 546), the check circuit 7 checks and corrects the data signal 12c, sends the data signal 12a (step 548), and the control processing circuit 5a sends the control signal 10c (step 550). ), The data transmission circuit 6a transmits the read data signal 12a (read from the alternation memory 8) to the upper side (step 552).
【0041】/* 予備記憶回路の装着 */ エラー信号13の送信(ステップ476)が行なわれて
上位側の装置で異常の発生が表示され、その表示を確認
すると、保守員は予備の記憶回路3を半導体記憶装置に
装着してこれに交換指示信号9aを与え、記憶回路2の
交換を指示する(ステップ560)。/ * Installation of spare memory circuit * / When the error signal 13 is transmitted (step 476) and the occurrence of an abnormality is displayed on the device on the upper side, and the display is confirmed, the maintenance person confirms the spare memory circuit. 3 is attached to the semiconductor memory device and a replacement instruction signal 9a is given to the semiconductor memory device to instruct replacement of the memory circuit 2 (step 560).
【0042】交換指示信号9aは交換時制御回路4,制
御処理回路5aで受信され、交換時制御回路4はアドレ
ス制御信号9cを送出し(ステップ562)、そのアド
レス制御信号9cでカウンタ回路5eをセットし、マル
チプレクサ5fの入力をカウンタ回路5eのカウント信
号9g側に切り替える(ステップ564)。The exchange instruction signal 9a is received by the exchange control circuit 4 and the control processing circuit 5a, and the exchange control circuit 4 sends out the address control signal 9c (step 562), and the counter circuit 5e is sent by the address control signal 9c. The input of the multiplexer 5f is switched to the count signal 9g side of the counter circuit 5e (step 564).
【0043】さらに、レジスタ回路5dは異常メモリの
アドレス信号11eをデコーダ5bへ送信し(ステップ
566)、デコーダ5bが選択信号11c,11dを送
出する(ステップ568)。Further, the register circuit 5d transmits the address signal 11e of the abnormal memory to the decoder 5b (step 566), and the decoder 5b transmits the selection signals 11c and 11d (step 568).
【0044】そして、カウンタ回路5eがカウント信号
9gを送出し(ステップ570)、マルチプレクサ5f
がアドレス信号11bを送出し(ステップ572)、比
較回路5cがレジスタ回路5dのアドレス信号11eと
カウンタ回路5eのカウント信号9gとを比較する(ス
テップ574)。Then, the counter circuit 5e sends out the count signal 9g (step 570), and the multiplexer 5f
Sends the address signal 11b (step 572), and the comparison circuit 5c compares the address signal 11e of the register circuit 5d with the count signal 9g of the counter circuit 5e (step 574).
【0045】このときに、アドレス信号11eとカウン
ト信号9gとが一致せず、メモリエラーの発生部分でな
いことを比較回路5cの出力9eにより確認すると(ス
テップ576)、制御処理回路5aは制御信号10bを
送出し(ステップ578)、メモリエラーの記憶回路2
からデータ信号12bが送出される(ステップ58
0)。At this time, when it is confirmed by the output 9e of the comparison circuit 5c that the address signal 11e and the count signal 9g do not match and the memory error is not generated (step 576), the control processing circuit 5a causes the control signal 10b. Is sent (step 578) and the memory error memory circuit 2
The data signal 12b is transmitted from the device (step 58).
0).
【0046】次いで、交換時制御回路4が制御信号9b
を予備の記憶回路3へ送信し(ステップ582)、メモ
リエラーの記憶回路2から送出されたデータ信号12b
を予備の記憶回路3が格納する(ステップ584)。Next, the replacement control circuit 4 causes the control signal 9b.
Is transmitted to the spare storage circuit 3 (step 582), and the data signal 12b sent from the storage circuit 2 having the memory error is transmitted.
Is stored in the spare storage circuit 3 (step 584).
【0047】さらに、制御処理回路5aがデータ制御信
号10をデータ伝送回路6bに送信し(ステップ58
6)、これを受信したデータ伝送回路6bがデータ信号
12bを取り込む(ステップ588)。Further, the control processing circuit 5a transmits the data control signal 10 to the data transmission circuit 6b (step 58).
6) Then, the data transmission circuit 6b which receives this takes in the data signal 12b (step 588).
【0048】そして、データ伝送回路6bが取り込んだ
データ信号12bをチェック回路7がチェックし(ステ
ップ590)、データ異常が検出されなかったとき(ス
テップ592でNO)に、カウンタ回路5eがカウント
アップされ(ステップ594,596)、以後、カウン
ト信号9gの送出(ステップ570)から以上の動作が
繰り返される。Then, when the check circuit 7 checks the data signal 12b taken in by the data transmission circuit 6b (step 590) and no data abnormality is detected (NO in step 592), the counter circuit 5e is counted up. (Steps 594, 596) and thereafter, the above operation is repeated from the transmission of the count signal 9g (Step 570).
【0049】ただし、この途中でデータエラーがチェッ
ク回路7で検出されると(ステップ592でYES)、
修正したデータ信号12bをチェック回路7が送出し
(ステップ598)、制御処理回路5aがデータ制御信
号10cを送出する(ステップ600)。However, if a data error is detected by the check circuit 7 during this process (YES in step 592),
The check circuit 7 sends the corrected data signal 12b (step 598), and the control processing circuit 5a sends the data control signal 10c (step 600).
【0050】そのデータ制御信号10cの受信すると、
データ伝送回路6bはチェック回路7で修正されたデー
タ信号12bを送出し(ステップ602)、交換時制御
回路4は制御信号9bを予備の記憶回路3へ送信し(ス
テップ604)、予備の記憶回路3はデータ伝送回路6
bが送出したデータ信号12bを格納する(ステップ6
06)。When the data control signal 10c is received,
The data transmission circuit 6b sends out the data signal 12b corrected by the check circuit 7 (step 602), and the replacement control circuit 4 sends the control signal 9b to the spare storage circuit 3 (step 604), and the spare storage circuit. 3 is a data transmission circuit 6
The data signal 12b sent by the b is stored (step 6).
06).
【0051】また、アドレス信号11eとカウント信号
9gとが一致し、メモリエラーの発生部分であることを
比較回路5cの出力9eから確認したとき(ステップ5
76)には、制御処理回路5aが制御信号10dを交代
メモリ8へ送出する(ステップ608)。Further, when it is confirmed from the output 9e of the comparison circuit 5c that the address signal 11e and the count signal 9g match and it is a memory error occurrence portion (step 5).
In 76), the control processing circuit 5a sends the control signal 10d to the alternation memory 8 (step 608).
【0052】制御信号10dを受信すると交代メモリ8
はデータ信号12cを送出し(ステップ610)、チェ
ック回路7はデータ信号12cのチェックと修正を行な
ってデータ信号12bを生成し(ステップ612)、そ
のデータ信号12bを予備の記憶回路3が格納する(ス
テップ600,602,604,606)。When the control signal 10d is received, the alternation memory 8
Transmits the data signal 12c (step 610), the check circuit 7 checks and corrects the data signal 12c to generate the data signal 12b (step 612), and the spare storage circuit 3 stores the data signal 12b. (Steps 600, 602, 604, 606).
【0053】このように、保守員が予備の記憶回路3を
半導体記憶装置に装着して交換指示信号9aを与える
と、メモリエラーが発生した記憶回路2と交代メモリ8
の内容が予備の記憶回路3に転送される。As described above, when the maintenance person mounts the spare memory circuit 3 on the semiconductor memory device and gives the replacement instruction signal 9a, the memory circuit 2 in which the memory error has occurred and the alternate memory 8 are generated.
Is transferred to the spare storage circuit 3.
【0054】/* 記憶回路の交換 */ 保守員はメモリエラーが発生した記憶回路2を交換して
から半導体記憶装置に交換指示信号9aを与え(ステッ
プ620)、これを受信すると、交換時制御回路4はア
ドレス制御信号9cを送出する(ステップ622)。/ * Replacement of memory circuit * / The maintenance person replaces the memory circuit 2 in which a memory error has occurred, then gives a replacement instruction signal 9a to the semiconductor memory device (step 620), and when this is received, the replacement control signal is sent. The circuit 4 outputs the address control signal 9c (step 622).
【0055】アドレス信号9cを受信するとマルチプレ
クサ5fは入力をカウンタ回路5eのカウンタ信号9g
側に切り替え(ステップ624)、レジスタ回路5dは
異常メモリのアドレス信号11eを送出し(ステップ6
26)、デコーダ5bは選択信号11c,11dを送出
する(ステップ628)。When the address signal 9c is received, the multiplexer 5f inputs the counter signal 9g of the counter circuit 5e.
(Step 624), the register circuit 5d sends out the address signal 11e of the abnormal memory (step 6).
26), the decoder 5b sends the selection signals 11c and 11d (step 628).
【0056】そして、カウンタ回路5eがカウント信号
9gを送出し(ステップ630)、マルチプレクサ5f
がアドレス信号11bを送出すると(ステップ63
2)、交換時制御回路4は制御信号9bを予備の記憶回
路3へ送信し(ステップ634)、予備の記憶回路3は
データ信号12bを送出する(ステップ636)。Then, the counter circuit 5e sends the count signal 9g (step 630), and the multiplexer 5f
Sends the address signal 11b (step 63).
2) The exchange control circuit 4 transmits the control signal 9b to the spare storage circuit 3 (step 634), and the spare storage circuit 3 sends out the data signal 12b (step 636).
【0057】さらに、制御処理部5aが制御信号10b
を送出すると(ステップ638)、交換された新たな記
憶回路2は予備の記憶回路3の送出したデータ信号12
bを格納する(ステップ640)。Further, the control processor 5a controls the control signal 10b.
(Step 638), the replaced new storage circuit 2 receives the data signal 12 sent by the spare storage circuit 3.
b is stored (step 640).
【0058】また、制御処理部5aがデータ制御信号1
0cを送出すると(ステップ642)、データ伝送回路
6bはデータ信号12bを取り込み(ステップ64
4)、これをチェック回路7がチェックする(ステップ
646)。Further, the control processing section 5a causes the data control signal 1
0c (step 642), the data transmission circuit 6b takes in the data signal 12b (step 64).
4) The check circuit 7 checks this (step 646).
【0059】その際にデータエラーが検出されなかった
ときには(ステップ648でNO)、カウンタ回路5e
がカウントアップ動作し(ステップ650,652)、
カウント信号9gの送出(ステップ630)から以上の
動作が繰り返される。At this time, if no data error is detected (NO in step 648), the counter circuit 5e.
Counts up (steps 650 and 652),
The above operation is repeated from the transmission of the count signal 9g (step 630).
【0060】ただし、この途中でデータエラーが検出さ
れるると(ステップ648でYES)、チェック回路7
がデータ信号12b(修正されたもの)を送出し(ステ
ップ654)、制御処理回路5aがデータ制御信号10
cを送出し(ステップ656)、データ伝送回路6bが
データ信号12bを送信し(ステップ658)、交換時
制御回路4が制御信号9bを送出し(ステップ66
0)、修正されたデータ信号を記憶回路2が格納する
(ステップ662)。However, if a data error is detected during this process (YES in step 648), the check circuit 7
Sends out the data signal 12b (modified) (step 654), and the control processing circuit 5a sends the data control signal 10b.
c is transmitted (step 656), the data transmission circuit 6b transmits the data signal 12b (step 658), and the exchange control circuit 4 transmits the control signal 9b (step 66).
0), the storage circuit 2 stores the corrected data signal (step 662).
【0061】このように、交換された新たな記憶回路2
に予備の記憶回路3から全てのデータが転送されると、
制御処理回路5aがリセット信号9fを出力し(ステッ
プ664)、レジスタ回路5dがエラー信号13の送信
を停止する(ステップ666)。In this way, the new storage circuit 2 replaced
When all the data is transferred from the spare storage circuit 3 to
The control processing circuit 5a outputs the reset signal 9f (step 664), and the register circuit 5d stops the transmission of the error signal 13 (step 666).
【0062】*/ 実施例の要約 */ 以上のように、半導体記憶装置の記憶回路2にメモリエ
ラーが発生すると、そのエラー発生部分がアクセス制御
回路1の交代メモリ8で代替えされる。* / Summary of Embodiment * / As described above, when a memory error occurs in the memory circuit 2 of the semiconductor memory device, the error occurrence portion is replaced by the alternate memory 8 of the access control circuit 1.
【0063】そして、予備の記憶回路3が半導体記憶装
置に装着されると、この記憶回路3へメモリエラー発生
の記憶回路2と交代メモリ8からそれらのデータが一旦
退避される。When the spare memory circuit 3 is mounted in the semiconductor memory device, the memory circuit 3 in which the memory error has occurred and the data thereof are temporarily saved in the memory circuit 3.
【0064】さらに、メモリエラーの発生した記憶回路
2が新たなものに交換されると、予備の記憶回路3に退
避されていたデータの全てが交換後の新たな記憶回路2
に戻される。When the memory circuit 2 in which the memory error has occurred is replaced with a new one, all the data saved in the spare memory circuit 3 is replaced with the new memory circuit 2 after replacement.
Returned to.
【0065】/* 実施例の効果 */ 本実施例によれば、記憶回路2のメモリエラー部分を代
替する交代メモリ8がアクセス制御回路1に設けられた
ので、半導体記憶装置の大容量化に伴い記憶回路2の数
が増加しても、メモリエラー代替用の回路規模が一定と
なり、したがって、半導体記憶装置の回路規模を縮小で
き、このため、装置をより小型化することが可能とな
る。/ * Effect of the Embodiment * / According to the present embodiment, since the alternate memory 8 for substituting the memory error portion of the memory circuit 2 is provided in the access control circuit 1, the capacity of the semiconductor memory device can be increased. Even if the number of memory circuits 2 increases, the circuit scale for memory error substitution becomes constant, and therefore the circuit scale of the semiconductor memory device can be reduced, and therefore the device can be made smaller.
【0066】[0066]
【発明の効果】以上説明したように本発明によれば、記
憶回路でメモリエラーが発生すると、その部分がアクセ
ス制御回路の側で代替されるので、半導体記憶装置の回
路規模を縮小してこれをより小型化することが可能とな
る。As described above, according to the present invention, when a memory error occurs in the memory circuit, that portion is replaced by the access control circuit, so that the circuit scale of the semiconductor memory device is reduced. Can be further miniaturized.
【図1】発明の原理説明図である。FIG. 1 is a diagram illustrating the principle of the invention.
【図2】実施例の構成説明図である。FIG. 2 is an explanatory diagram of a configuration of an embodiment.
【図3】メモリ制御回路及びデータ制御回路の構成説明
図である。FIG. 3 is a configuration explanatory diagram of a memory control circuit and a data control circuit.
【図4】実施例の作用を説明するフローチャートであ
る。FIG. 4 is a flowchart illustrating the operation of the embodiment.
【図5】実施例の作用を説明するフローチャートであ
る。FIG. 5 is a flowchart illustrating the operation of the embodiment.
【図6】実施例の作用を説明するフローチャートであ
る。FIG. 6 is a flowchart illustrating the operation of the embodiment.
【図7】実施例の作用を説明するフローチャートであ
る。FIG. 7 is a flowchart illustrating the operation of the embodiment.
【図8】実施例の作用を説明するフローチャートであ
る。FIG. 8 is a flowchart illustrating the operation of the embodiment.
【図9】実施例の作用を説明するフローチャートであ
る。FIG. 9 is a flowchart illustrating the operation of the embodiment.
1 アクセス制御回路 2 記憶回路 3 予備の記憶回路 4 交換時制御回路 5 メモリ制御回路 5a 制御処理回路 5b デコーダ 5c 比較回路 5d レジスタ回路 5e カウンタ回路 5f マルチプレクサ 6 データ制御回路 6a データ伝送回路 6b データ伝送回路 7 チェック回路 8 交替メモリ 1 Access Control Circuit 2 Storage Circuit 3 Spare Storage Circuit 4 Replacement Control Circuit 5 Memory Control Circuit 5a Control Processing Circuit 5b Decoder 5c Comparison Circuit 5d Register Circuit 5e Counter Circuit 5f Multiplexer 6 Data Control Circuit 6a Data Transmission Circuit 6b Data Transmission Circuit 7 Check circuit 8 Alternate memory
Claims (1)
(2)のいずれかをデータアクセスの対象として選択す
るアクセス対象選択手段(100)と、 データアクセスの対象と上位側との間で行なわれるアク
セスデータの転送制御を行なうデータ転送制御手段(1
02)と、 アクセスされた記憶回路(2)のハードエラーをアクセ
スデータから検出するハードエラー検出手段(104)
と、 ハードエラーが検出された記憶回路(2)のメモリ部分
に代えてアクセスされる交代メモリ(8)と、 ハードエラーが検出された記憶回路(2)と交代メモリ
(8)のデータを予備記憶回路(3)に転送する記憶デ
ータ退避手段(106)と、 ハードエラー検出の記憶回路(2)と交換された正常な
記憶回路(2)に予備記憶回路(3)のデータを転送す
る退避データ復帰手段(108)と、 データアクセスの対象を記憶回路(2)と交代メモリ
(8)と予備記憶回路(3)とのいずれかへ強制的に切
り替えるアクセス対象切替手段(110)と、 を有する、ことを特徴としたアクセス制御回路。1. An access target selecting means (100) for selecting one of storage circuits (2) each composed of a semiconductor memory as a target of data access, and a target of data access and an upper side. Data transfer control means for controlling transfer of access data (1
02) and a hard error detecting means (104) for detecting a hard error of the accessed storage circuit (2) from the access data.
And an alternate memory (8) that is accessed instead of the memory portion of the storage circuit (2) in which a hard error is detected, and data in the storage circuit (2) and the alternate memory (8) in which a hard error is detected are reserved. A storage data saving means (106) for transferring to the storage circuit (3) and a saving for transferring the data of the spare storage circuit (3) to a normal storage circuit (2) exchanged with the storage circuit (2) for detecting a hard error. Data recovery means (108), access target switching means (110) for forcibly switching the data access target to any of the storage circuit (2), alternate memory (8) and spare storage circuit (3). An access control circuit characterized by having.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4060575A JPH05265872A (en) | 1992-03-17 | 1992-03-17 | Access control circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4060575A JPH05265872A (en) | 1992-03-17 | 1992-03-17 | Access control circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05265872A true JPH05265872A (en) | 1993-10-15 |
Family
ID=13146190
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4060575A Withdrawn JPH05265872A (en) | 1992-03-17 | 1992-03-17 | Access control circuit |
Country Status (1)
Country | Link |
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JP (1) | JPH05265872A (en) |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |