JPH05260466A - High definition pay television decoder - Google Patents
High definition pay television decoderInfo
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- JPH05260466A JPH05260466A JP4053370A JP5337092A JPH05260466A JP H05260466 A JPH05260466 A JP H05260466A JP 4053370 A JP4053370 A JP 4053370A JP 5337092 A JP5337092 A JP 5337092A JP H05260466 A JPH05260466 A JP H05260466A
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- JP
- Japan
- Prior art keywords
- signal
- line
- period
- area
- horizontal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Television Systems (AREA)
- Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、契約した加入者にのみ
スクランブルを解き番組の視聴を可能にする、高品位テ
レビジョン(MUSE方式=Multiple Sub
−Nyquist Sampling Encodin
g(多重サンプリング符号化)方式)有料放送デコーダ
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is a high-definition television (MUSE system = Multiple Sub) in which only subscribers who have contracted can unscramble and watch a program.
-Nyquist Sampling Encodin
g (Multiple Sampling Coding) method The present invention relates to a pay broadcast decoder.
【0002】[0002]
【従来の技術】近年、有料放送は放送衛星の拡充に伴い
実用化され始めている。有料放送では、従来の広告料や
受信料による放送形式と違い、契約した受信者にのみ番
組を届ける必要があるため、通常は番組を電気的に攪乱
(スクランブル)して放送される。現在、高品位テレビ
ジョンの映像スクランブル方式としては、走査線内信号
切換方式(以下、ラインローテーション方式と称す)と
走査線転移方式および、それらの併用方式が考えられて
いる。2. Description of the Related Art In recent years, pay broadcasting has been put into practical use with the expansion of broadcasting satellites. In the paid broadcasting, unlike the conventional broadcasting format by the advertisement fee and the reception fee, it is necessary to deliver the program only to the contracted recipient, and thus the program is normally electrically disturbed (scrambled) and broadcast. Currently, as a video scrambling system for high-definition television, a scanning line signal switching system (hereinafter referred to as a line rotation system), a scanning line transition system, and a combination of these systems are considered.
【0003】以下に従来の高品位テレビジョン(MUS
E方式)有料放送デコーダの特にラインローテーション
方式スクランブル信号のデコーダ部について図面を参照
しながら説明する。The following are conventional high definition televisions (MUSs).
E system) A pay-broadcast decoder, in particular, a line rotation system scramble signal decoder unit will be described with reference to the drawings.
【0004】図3に示すように従来の高品位テレビジョ
ン有料放送デコーダは、特にラインローテーションスク
ランブルデコード処理を中心にした機能構成を示し、他
の走査線転移方式のスクランブルのデコード処理部など
については概略のみを示す。まず、アナログMUSE信
号入力端子153から通常はスクランブル状態のMUS
E信号が入力し、A/D変換器149でアナログMUS
E信号をデジタルMUSE信号に変換する。クロック・
同期再生部148では、アナログMUSE信号とデジタ
ルMUSE信号をもとにデジタル信号処理基準クロック
16.2MHz(以下VCKと称す)や有料放送デコー
ダ各部で必要な映像水平同期信号(以下Hpと称す)な
どを再生する。スクランブル情報抽出解読部147で
は、MUSE信号中に多重されているスクランブル関連
の情報を抽出解読し、スクランブルデコード回路へ出力
する。水平ドットカウンタ101は、VCK(16.2
MHz)を基準クロックとし、MUSE信号の水平サン
プリング番号0〜479を出力する。データフリップフ
ロップ102aでは、スクランブル情報抽出解読部14
7より出力する色差信号の走査線内信号切り替えスクラ
ンブル時の信号切り替え位置を示すPN(a)信号を、
Hpのタイミングで出力する。データフリップフロップ
102bでは、スクランブル情報抽出解読部147より
出力する輝度信号の走査線内信号切り替えスクランブル
時の信号切り替え位置を示すPN(b)信号を、Hpの
タイミングで出力する。タイミング信号発生部104で
は、水平ドットカウンタ101からの出力をもとに、水
平同期信号位置などを示すタイミング信号S1や色差信
号,輝度信号位置を示すタイミング信号S2を出力す
る。加算器105aでは、水平ドットカウンタ101か
らの出力とデータフリップフロップ102aからの出力
とを加算出力し、加算器105bでは、水平ドットカウ
ンタ101からの出力とデータフリップフロップ102
bからの出力とを加算出力する。演算器106aでは、
入力をd、出力をqとすると、q=11+(d−11)
Mod 94を出力する。ただし、A Mod B
は、Aに対してのBを法とした剰余計算を示すものとす
る。演算器106bで、入力をd、出力をqとすると、
q=106+(d−106) Mod 374を出力す
る。信号切換スイッチ112で色差信号,輝度信号位置
を示すタイミング信号S2により、前記2つの演算器の
出力を選択出力する。データフリップフロップ103
は、反転出力端子を入力端子に接続し、Hpをクロック
入力とすることにより、Hpごとにトグル動作するライ
ン交番信号を出力する。論理反転装置113は、前記ラ
イン交番信号を反転出力し、論理和装置114aで、論
理反転装置113出力とタイミング信号発生部104出
力S1との論理和を出力し、論理和装置114bは、デ
ータフリップフロップ103出力とタイミング信号発生
部104出力S1との論理和を出力する。ラインメモリ
145a,b(以下それぞれRAM(a),RAM
(b)と称す)は、データフリップフロップ103から
の出力のライン交番信号により、一方が読みだしの際に
はもう一方が書き込みとなるように、交互に書き込み/
読みだしを行う。信号切換スイッチ110aは、論理和
装置114aからの出力信号によりRAM(a)145
aのアドレスラインを切り換え、信号切換スイッチ11
0bは、論理和装置114bからの出力信号によりRA
M(b)145bのアドレスラインを切り換える。論理
反転装置122は、データフリップフロップ103から
の出力のライン交番信号を反転出力し、信号切換スイッ
チ108aは、データフリップフロップ103からのラ
イン交番信号により、RAM(a)145aのデータラ
イン切換を行い、信号切換スイッチ108bは、論理反
転装置122からの出力により、RAM(b)145b
のデータライン切換を行う。走査線転移方式スクランブ
ルのデコード部143は、走査線転移方式によりスクラ
ンブルされた映像信号をデコード出力するが、ここでは
内部機能の説明は省略する。As shown in FIG. 3, a conventional high-definition television pay broadcast decoder has a functional configuration centered on a line rotation scramble decoding process. Only an outline is shown. First, from the analog MUSE signal input terminal 153, the normally scrambled MUS
E signal is input, and analog MUS is input by A / D converter 149.
The E signal is converted into a digital MUSE signal. clock·
In the sync reproducing unit 148, a digital signal processing reference clock of 16.2 MHz (hereinafter referred to as VCK) based on the analog MUSE signal and the digital MUSE signal, a video horizontal synchronizing signal (hereinafter referred to as Hp) required in each part of the pay broadcast decoder, etc. To play. The scramble information extraction / decoding section 147 extracts and decodes the scramble-related information multiplexed in the MUSE signal and outputs it to the scramble decoding circuit. The horizontal dot counter 101 displays VCK (16.2).
(MHz) as a reference clock and outputs horizontal sampling numbers 0 to 479 of the MUSE signal. In the data flip-flop 102a, the scramble information extracting / decoding unit 14
The PN (a) signal indicating the signal switching position at the time of scrambling for switching the signal in the scanning line of the color difference signal output from
Output at the timing of Hp. The data flip-flop 102b outputs the PN (b) signal indicating the signal switching position at the time of scrambling for switching the signal within the scanning line of the luminance signal output from the scramble information extraction / decoding unit 147 at the timing of Hp. The timing signal generator 104 outputs a timing signal S1 indicating a horizontal synchronizing signal position and the like, a color difference signal, and a timing signal S2 indicating a luminance signal position based on the output from the horizontal dot counter 101. The adder 105a adds and outputs the output from the horizontal dot counter 101 and the output from the data flip-flop 102a, and the adder 105b outputs the output from the horizontal dot counter 101 and the data flip-flop 102.
The output from b is added and output. In the computing unit 106a,
If the input is d and the output is q, q = 11 + (d-11)
Outputs Mod 94. However, A Mod B
Represents the remainder calculation modulo B with respect to A. In the computing unit 106b, if the input is d and the output is q,
q = 106 + (d−106) Mod 374 is output. The signal changeover switch 112 selectively outputs the outputs of the two computing units according to the color difference signal and the timing signal S2 indicating the position of the luminance signal. Data flip-flop 103
Outputs an alternating line signal that toggles for each Hp by connecting the inverting output terminal to the input terminal and using Hp as a clock input. The logical inversion device 113 inverts and outputs the line alternating signal, the logical sum device 114a outputs the logical sum of the output of the logical inversion device 113 and the output S1 of the timing signal generation unit 104, and the logical sum device 114b outputs the data flip-flop. The logical sum of the output of the block 103 and the output S1 of the timing signal generator 104 is output. Line memories 145a and 145b (hereinafter referred to as RAM (a) and RAM, respectively)
(Referred to as (b)) is written / alternately by the line alternating signal output from the data flip-flop 103 so that when one is read, the other is written.
Read out. The signal changeover switch 110a receives the output signal from the logical sum device 114a, and outputs the RAM (a) 145.
The address changeover line a is changed over, and the signal changeover switch 11
0b is RA by the output signal from the logical sum device 114b.
The address line of M (b) 145b is switched. The logic inverting device 122 inverts and outputs the line alternating signal output from the data flip-flop 103, and the signal changeover switch 108a switches the data line of the RAM (a) 145a by the line alternating signal from the data flip-flop 103. The signal changeover switch 108b causes the RAM (b) 145b to output the output from the logic inverting device 122.
Switch the data line of. The scanning line transfer method scramble decoding unit 143 decodes and outputs the video signal scrambled by the scanning line transfer method, but the description of the internal function is omitted here.
【0005】以上の構成要素よりなる従来の高品位テレ
ビジョン(MUSE方式)有料放送デコーダについて、
以下図3および図4を用いて、その各構成要素の関係と
ラインローテーションスクランブルのデコード動作を説
明する。A conventional high-definition television (MUSE system) pay-broadcast decoder composed of the above-mentioned components,
The relationship between the respective constituent elements and the decoding operation of the line rotation scramble will be described below with reference to FIGS. 3 and 4.
【0006】まず、ラインローテーションスクランブル
(2カット方式)について、図4を用いて説明する。図
4に示すように1本の走査線について図4aはMUSE
信号有効画面の原信号(非スクランブル)状態の走査線
のドット構成をしているが、図4bはラインローテーシ
ョンスクランブル(2カット方式)されたのちのドット
構成で、スクランブル前後の走査線内の水平同期,色差
信号,輝度信号などの各ドット構成を示している。水平
同期信号(以下HDと称す)期間200は、ドット11
〜10位置、色差信号(以下C信号と称す)期間201
は、ドット11〜104位置、ガードエリア202は、
ドット105位置、輝度信号(以下Y信号と称す)期間
203は、ドット106〜479位置であり、以上のよ
うにして走査線を構成している。C信号のラインローテ
ーションのカットポイント204で、C信号の前後を入
れ替えることによりスクランブルが掛けられる。Y信号
のラインローテーションのカットポイント205で、Y
信号の前後を入れ替えスクランブルが掛けられる。この
カットポイントは各走査線ごとに擬似乱数により設定さ
れ、番組のスクランブルが行われる。First, the line rotation scramble (2-cut system) will be described with reference to FIG. For one scan line as shown in FIG. 4, FIG.
The dot configuration of the scanning line in the original signal (non-scrambled) state of the signal valid screen is shown in FIG. 4B, but the dot configuration after the line rotation scramble (2-cut system) is shown in FIG. Each dot configuration such as synchronization, color difference signal, and luminance signal is shown. During the horizontal synchronization signal (hereinafter referred to as HD) period 200, the dot 11
-10 positions, color difference signal (hereinafter referred to as C signal) period 201
Are the dots 11 to 104, and the guard area 202 is
The dot 105 position and the luminance signal (hereinafter referred to as Y signal) period 203 are the dots 106 to 479 positions, and the scanning line is configured as described above. At the cut point 204 of the line rotation of the C signal, the C signal is scrambled by replacing the front and rear. At the cut point 205 of the line rotation of the Y signal,
The front and rear of the signal are interchanged and scrambled. This cut point is set by a pseudo random number for each scanning line, and the program is scrambled.
【0007】つぎに、このようにラインローテーション
スクランブルされたMUSE信号が、図3で示した有料
放送デコーダに入力した際のラインローテーションスク
ランブルのデコード動作を図3と図5を用いて説明す
る。図5は図3の各部の信号タイミングを示す信号波形
図である。まず、図3に示すようにMUSE信号入力端
子153に入力したMUSE信号は、A/D変換器14
9でデジタル変換されスクランブル情報抽出解読部14
7,クロック・同期再生部148,信号切換スイッチ1
08a,108bなどへ入力される。クロック・同期再
生部148ではVCK,Hpを図5に示すタイミングで
再生している。Next, the decoding operation of the line rotation scramble when the MUSE signal thus line-rotation scrambled is input to the pay broadcast decoder shown in FIG. 3 will be described with reference to FIGS. 3 and 5. FIG. 5 is a signal waveform diagram showing the signal timing of each part of FIG. First, the MUSE signal input to the MUSE signal input terminal 153 as shown in FIG.
9 digitally converted and scrambled information extraction / decoding unit 14
7, clock / synchronous reproducing unit 148, signal changeover switch 1
08a, 108b, etc. The clock / synchronization reproducing unit 148 reproduces VCK and Hp at the timing shown in FIG.
【0008】データフリップフロップ103出力は図5
に示すライン交番信号で、2つのメモリに接続されてお
り、High(以下単にHと称す)のときには、RAM
(a)145aが読みだし状態、RAM(b)145b
が書き込み状態となり、Low(以下単にLと称す)の
ときにはその逆になるように、2つのRAMの読みだし
/書き込みを制御する。いま、RAM(a)145aが
読みだし状態、RAM(b)145bが書き込み状態の
ときを例にデコード動作を説明する。このときの、各切
り替えスイッチ108a,108b,110a,110
bの状態を実線で示している。このときRAM(b)1
45bのアドレスは水平ドットカウンタ101出力が選
択されており、RAM(b)145b内のアドレス0〜
479に、順次入力データが書き込まれる。一方、RA
M(a)145aのアドレスは図5のように、水平ドッ
トカウンタ101出力が0〜10のHD期間は、水平ド
ットカウンタ101出力が選択され、書き込まれた順に
データが読みだされる。The output of the data flip-flop 103 is shown in FIG.
The line alternating signal shown in (1) is connected to two memories, and when it is High (hereinafter simply referred to as "H"), the RAM is
(A) 145a is a read state, RAM (b) 145b
Is in a write state, and when it is Low (hereinafter simply referred to as L), the reading / writing of the two RAMs is controlled so as to be the opposite. Now, the decoding operation will be described by taking the case where the RAM (a) 145a is in the reading state and the RAM (b) 145b is in the writing state as an example. At this time, the changeover switches 108a, 108b, 110a, 110
The state of b is shown by the solid line. At this time, RAM (b) 1
The output of the horizontal dot counter 101 is selected as the address of 45b, and the addresses 0 to 0 in the RAM (b) 145b are selected.
In 479, input data is sequentially written. On the other hand, RA
As for the address of M (a) 145a, as shown in FIG. 5, during the HD period when the output of the horizontal dot counter 101 is 0 to 10, the output of the horizontal dot counter 101 is selected and the data is read out in the written order.
【0009】つぎに水平ドットカウンタ101出力が1
1〜104のC信号期間は、まず、スクランブル時のC
信号内カットポイント位置に、アドレスが設定され、順
番にC信号期間のアドレスを一巡し、データを読みだ
す。図5の例ではカットポイント信号PN(a)は3の
ため、C信号読みだし先頭アドレスは11+3となり、
順次12+3,13+3,…,104,11,12,1
3,14とC信号期間のアドレスを一巡する。つぎに、
水平ドットカウンタ101出力が105のガードエリア
時には常に水平ドットカウンタ101出力が選択され、
データを読みだす。さらに水平ドットカウンタ101出
力が106〜479のY信号期間は、まず、スクランブ
ル時のY信号内カットポイント位置に、アドレスが設定
され、順番にY信号期間のアドレスを一巡し、データを
読みだす。図5の例ではカットポイント信号PN(b)
は2のため、Y信号読みだし先頭アドレスは106+2
となり、順次107+2,108+2,…,479,1
06,107,108とY信号期間のアドレスを一巡す
る。Next, the horizontal dot counter 101 output is 1
In the C signal period of 1 to 104, first, C at the time of scrambling
An address is set at the cut point position in the signal, the address of the C signal period is cycled through in order, and the data is read. In the example of FIG. 5, since the cut point signal PN (a) is 3, the C signal reading start address is 11 + 3,
12 + 3, 13 + 3, ..., 104, 11, 12, 1
An address of 3, 14 and C signal period is cycled once. Next,
When the output of the horizontal dot counter 101 is 105, the output of the horizontal dot counter 101 is always selected,
Read the data. Further, during the Y signal period in which the horizontal dot counter 101 outputs 106 to 479, first, an address is set at the cut point position in the Y signal at the time of scrambling, and the addresses of the Y signal period are sequentially cycled to read the data. In the example of FIG. 5, the cut point signal PN (b)
Is 2, the Y signal read start address is 106 + 2.
And sequentially 107 + 2, 108 + 2, ..., 479, 1
The addresses of 06, 107, 108 and the Y signal period are cycled once.
【0010】さらに、つぎの走査線期間では、逆にRA
M(a)145aが書き込み側、RAM(b)145b
が読みだし側となり、同様にラインローテーションスク
ランブルのデコードが行われる。Further, in the next scanning line period, conversely, RA
M (a) 145a is the writing side, RAM (b) 145b
Becomes the reading side, and the line rotation scramble is similarly decoded.
【0011】以上の動作が、2つのRAMで交互に繰り
返されることにより、ラインローテーションスクランブ
ルされた映像信号が、デコード出力される。さらに走査
線転移方式スクランブルが掛けられている際には、後段
の走査線転移方式デコード部143で走査線転移方式ス
クランブルのデコードが行われる。By repeating the above operation alternately in the two RAMs, the line rotation scrambled video signal is decoded and output. Further, when the scanning line transition method scramble is applied, the scanning line transition method scramble is decoded by the scanning line transition method decoding unit 143 in the subsequent stage.
【0012】[0012]
【発明が解決しようとする課題】しかしながら上記従来
の構成では、図3からも明らかなように2つのラインメ
モリを最低限必要とするため、部品コストの低減が妨げ
られ、高品位テレビジョン有料放送デコーダを安価に構
成することができないという問題点を有していた。However, in the above-mentioned conventional structure, as is clear from FIG. 3, since two line memories are required at the minimum, reduction of parts cost is hindered, and high-definition television pay broadcasting. There is a problem that the decoder cannot be constructed at low cost.
【0013】本発明は上記従来の問題点を解決するもの
で、1つのラインメモリを用いて、従来の高品位テレビ
ジョン有料放送デコーダと同様に、ラインローテーショ
ンスクランブル(2カット方式)信号をデコードする高
品位テレビジョン有料放送デコーダを提供することを目
的とする。The present invention solves the above-mentioned conventional problems, and uses one line memory to decode a line rotation scramble (two-cut system) signal as in a conventional high-definition television pay broadcast decoder. An object is to provide a high-definition television pay broadcast decoder.
【0014】[0014]
【課題を解決するための手段】上記目的を達成するため
に本発明の高品位テレビジョン有料放送デコーダは、ラ
インメモリに記憶された第1の水平ラインの、走査線内
の2つの固定された領域について2つの信号切り替え位
置をもつ2カット方式走査線内信号切り替え方式により
スクランブルされた映像信号を、この第1の水平ライン
の映像信号の第1の領域内での信号切り替え点を示すメ
モリアドレスから、第1の領域内を一巡するようにライ
ンメモリを読みだすとともに、第1の水平ラインの第1
の領域の映像信号を読みだすことで空領域となるメモリ
アドレスに第1の水平ラインに連続する第2の水平ライ
ンの第1の領域のスクランブルされた映像信号を書き込
み、第1の水平ラインの映像信号の第2の領域内での信
号切り替え点を示すメモリアドレスから、第2の領域内
を一巡するようにラインメモリを読みだすとともに、第
1の水平ラインの第2の領域の映像信号を読みだすこと
で空領域となるメモリアドレスに第1の水平ラインに連
続する第2の水平ラインの第2の領域のスクランブルさ
れた映像信号を書き込んでいく構成を有している。In order to achieve the above object, a high-definition television pay broadcast decoder according to the present invention comprises two fixed horizontal scanning lines of a first horizontal line stored in a line memory. A memory address indicating a signal switching point in the first area of the video signal scrambled by the 2-cut scanning line signal switching method having two signal switching positions for the area. From the line memory, the line memory is read out so as to make one round in the first area, and the first horizontal line
The video signal of the area is read to write the scrambled video signal of the first area of the second horizontal line continuous to the first horizontal line to the memory address which becomes an empty area, and The line memory is read from the memory address indicating the signal switching point in the second area of the video signal so as to make one round in the second area, and the video signal of the second area of the first horizontal line is read. The scrambled video signal of the second area of the second horizontal line continuous with the first horizontal line is written to the memory address which becomes an empty area by reading.
【0015】[0015]
【作用】本発明は上記した構成において、従来、2つの
ラインメモリを要していた、ラインローテーションスク
ランブル(2カット方式)のデコード回路構成を、1ラ
イン分に相当するラインメモリを、信号切り替えの行わ
れていない水平同期期間とガードエリア期間について
は、書き込んだ順に順次ラインメモリアドレスを指定
し、走査線内信号切り替えスクランブルによる信号切り
替え点を有する色差信号期間と輝度信号期間について
は、それぞれ1水平走査線前に書き込まれた各信号期間
内の各信号切り替え位置に相当するアドレスから、各信
号期間のラインメモリアドレスを各期間内でそれぞれ循
環指定し、各ドットサンプルごとにリードモディファイ
ライトの手法により読みだし書き込みを繰り返すことに
より、1ラインメモリ構成にすることとなる。According to the present invention, in the above-described structure, a line rotation scramble (2-cut system) decoding circuit structure, which has conventionally required two line memories, has a line memory corresponding to one line and a signal switching circuit. For the horizontal synchronization period and the guard area period which are not performed, the line memory addresses are sequentially specified in the order of writing, and for the chrominance signal period and the luminance signal period having the signal switching points by the signal switching scrambling in the scanning line, each one horizontal From the address corresponding to each signal switching position in each signal period written before the scanning line, the line memory address in each signal period is circulated in each period, and the read-modify-write method is used for each dot sample. By repeating reading and writing, 1-line memory structure And thus to.
【0016】[0016]
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.
【0017】図1に示すように本実施例の高品位テレビ
ジョン有料放送デコーダは、特にラインローテーション
デコード処理を中心にした機能構成を示し、他の走査線
転移方式のスクランブルのデコード処理部などについて
は概略のみを示す。入力端子153にアナログMUSE
信号が、通常はスクランブル状態で入力しA/D変換器
149で、アナログMUSE信号をデジタルMUSE信
号に変換する。クロック・同期再生部148では、アナ
ログMUSE信号とデジタルMUSE信号をもとにデジ
タル信号処理基準クロック16.2MHz(以下VCK
と称する)や有料放送デコーダ各部で必要な映像水平同
期信号(以下Hpと称する)などを再生する。スクラン
ブル情報抽出解読部147では、MUSE信号中に多重
されているスクランブル関連の情報を抽出解読し、スク
ランブルデコード回路へ出力する。水平ドットカウンタ
101では、VCK(16.2MHz)を基準クロック
とし、MUSE信号の水平サンプリング番号0〜479
を出力する。データフリップフロップ102a,102
bでは、それぞれスクランブル情報抽出解読部147よ
り出力されるPN(a),PN(b)信号をHpのタイ
ミングで出力する。加算器201a,201bでそれぞ
れPN(a),PN(b)をHpごとに累積加算し、剰
余計算器203a,203bで、それぞれ色差信号(以
下C信号と称す)期間,輝度信号(以下Y信号と称す)
期間のドットサンプル数94,374を法として剰余計
算を行う。データフリップフロップ202a,202b
では、それぞれHpごとに剰余計算器203a,203
bの出力をラッチ出力する。タイミング信号発生部10
4では、水平ドットカウンタ101出力をもとに、水平
同期信号位置などを示すタイミング信号S1やC信号,
Y信号位置を示すタイミング信号S2を出力する。As shown in FIG. 1, the high-definition television pay broadcast decoder according to the present embodiment shows a functional configuration centering on a line rotation decoding process. Regarding other scanning line transition scrambling decoding processing units, etc. Indicates only an outline. Analog MUSE to input terminal 153
A signal is normally input in a scrambled state, and the A / D converter 149 converts the analog MUSE signal into a digital MUSE signal. In the clock / synchronization reproducing unit 148, a digital signal processing reference clock of 16.2 MHz (hereinafter referred to as VCK) based on the analog MUSE signal and the digital MUSE signal.
(Hereinafter referred to as "Hp") and a video horizontal synchronizing signal (hereinafter referred to as "Hp") necessary for each part of the pay broadcast decoder. The scramble information extraction / decoding section 147 extracts and decodes the scramble-related information multiplexed in the MUSE signal and outputs it to the scramble decoding circuit. The horizontal dot counter 101 uses VCK (16.2 MHz) as a reference clock, and horizontal sampling numbers 0 to 479 of the MUSE signal.
Is output. Data flip-flops 102a, 102
In b, the PN (a) and PN (b) signals output from the scramble information extraction / decoding unit 147 are output at the timing of Hp. The adders 201a and 201b cumulatively add PN (a) and PN (b) for each Hp, and the remainder calculators 203a and 203b respectively supply a color difference signal (hereinafter referred to as C signal) period and a luminance signal (hereinafter referred to as Y signal). Called)
The remainder is calculated using the dot sample numbers 94 and 374 in the period as a modulus. Data flip-flops 202a and 202b
Then, the remainder calculators 203a, 203
The output of b is output as a latch. Timing signal generator 10
4, the timing signal S1 and C signal indicating the horizontal synchronizing signal position, etc. based on the output of the horizontal dot counter 101,
A timing signal S2 indicating the Y signal position is output.
【0018】加算器205a,205bでは、それぞれ
剰余計算器203a,203bと水平ドットカウンタ1
01出力とを加算し、演算器106aでは、入力をd、
出力をqとすると、q=11+(d−11) Mod
94を出力する。演算器106bで、入力をd、出力を
qとすると、q=106+(d−106) Mod37
4を出力する。信号切換スイッチ207でC信号,Y信
号位置を示すタイミング信号S2により、前記2つの演
算器の出力を選択出力する。信号切換スイッチ211
で、水平同期信号位置などを示すタイミング信号S1に
より、カウンタ101出力と信号切り替えスイッチ21
1出力とを選択出力する。ラインメモリ208はスクラ
ンブルされた映像信号を書き込み、順序を変え、読みだ
すことにより、デスクランブルを行う。3ステートデー
タフリップフロップ209でVCKのタイミングで映像
データをラインメモリ208へラッチ出力する。データ
フリップフロップ210で、ラインメモリ208から読
みだしたデータをラッチ出力する。論理反転器212で
VCKを反転出力する。従来例同様、走査線転移方式ス
クランブルのデコード部143で、走査線転移方式によ
りスクランブルされた映像信号をデコード出力するが、
ここでは内部機能の説明は省略する。In the adders 205a and 205b, the remainder calculators 203a and 203b and the horizontal dot counter 1 are respectively provided.
01 output is added, and in the arithmetic unit 106a, the input is d,
If the output is q, q = 11 + (d-11) Mod
94 is output. In the computing unit 106b, if the input is d and the output is q, q = 106 + (d−106) Mod37
4 is output. The signal changeover switch 207 selectively outputs the outputs of the two arithmetic units according to the timing signal S2 indicating the C signal and Y signal positions. Signal changeover switch 211
Then, according to the timing signal S1 indicating the position of the horizontal synchronizing signal, the output of the counter 101 and the signal changeover switch 21
1 output is selectively output. The line memory 208 descrambles by writing the scrambled video signal, changing the order, and reading the scrambled video signal. The 3-state data flip-flop 209 latches and outputs the video data to the line memory 208 at the timing of VCK. The data flip-flop 210 latches and outputs the data read from the line memory 208. The logic inverter 212 inverts and outputs VCK. As in the conventional example, the scanning line transfer method scramble decoding unit 143 decodes and outputs the video signal scrambled by the scanning line transfer method.
Here, description of internal functions is omitted.
【0019】以上の構成要素よりなる高品位テレビジョ
ン有料放送デコーダについて、以下図1および図2を用
いてその構成要素の関係と動作を説明する。Regarding the high-definition television pay broadcast decoder composed of the above-described components, the relationship and operation of the components will be described below with reference to FIGS. 1 and 2.
【0020】図2に示すように、図1の各部の信号タイ
ミングの信号波形図を用いて説明する。まず、MUSE
信号入力端子153に入力したMUSE信号は、A/D
変換器149でデジタル変換されスクランブル情報抽出
解読部147,クロック・同期再生部148,3ステー
トデータフリップフロップ209などに入力する。クロ
ック・同期再生部148では従来例同様、VCK,Hp
を図2に示すタイミングで再生している。カウンタ10
1は図2のようにHpでリセットされ水平方向のドット
をカウント出力している。いま、図2のように、PN
(a)が30,80,50,…、PN(b)が130,
180,150,…のように変化したとする。まず、P
N(a)側から説明する。データフリップフロップ10
2a出力はHpごとにPN(a)を出力する。さらに剰
余計算器203aの先の状態が図2のように70であっ
たとすると、Hp入力時に、剰余計算器203a出力
は、(70+30) Mod 94=>6を出力する。
ただし、A Mod Bは、Aに対してのBを法とした
剰余計算を示すものとする。As shown in FIG. 2, description will be made with reference to the signal waveform diagram of the signal timing of each part in FIG. First, MUSE
The MUSE signal input to the signal input terminal 153 is A / D
The data is digitally converted by the converter 149 and input to the scramble information extraction / decoding unit 147, the clock / synchronization reproducing unit 148, the 3-state data flip-flop 209, and the like. In the clock / synchronization reproducing unit 148, as in the conventional example, VCK, Hp
Are reproduced at the timing shown in FIG. Counter 10
As shown in FIG. 2, 1 is reset by Hp and counts and outputs horizontal dots. Now, as shown in Figure 2, PN
(A) is 30, 80, 50, ..., PN (b) is 130,
180, 150, ... First, P
The description will be given from the N (a) side. Data flip-flop 10
The 2a output outputs PN (a) for each Hp. Further, if the previous state of the remainder calculator 203a is 70 as shown in FIG. 2, the output of the remainder calculator 203a outputs (70 + 30) Mod 94 => 6 when Hp is input.
However, A Mod B indicates a remainder calculation modulo B with respect to A.
【0021】さらに、この信号は加算器205a,演算
器106aで加算・演算処理が以下のように行われる。
図2のように、C信号期間において、演算器106a出
力をj、カウンタ101出力をiとすると、j=11+
(6+i−11) Mod94となる。Further, this signal is added / calculated by the adder 205a and the calculator 106a as follows.
As shown in FIG. 2, when the output of the computing unit 106a is j and the output of the counter 101 is i in the C signal period, j = 11 +
(6 + i-11) Mod94.
【0022】つぎに、PN(b)側についても、PN
(a)と同様の処理が行われ、Y信号期間において、演
算器106b出力をj、カウンタ101出力をiとする
と、j=106+(300+i−106) Mod 3
74となる。Next, regarding the PN (b) side, PN
Processing similar to that of (a) is performed, and j = 106 + (300 + i−106) Mod 3 when the output of the computing unit 106b is j and the output of the counter 101 is i in the Y signal period.
74.
【0023】さらにこのとき、ラインメモリ208のア
ドレス入力は、信号切り替えスイッチ207,211に
より、カウンタ101,演算器106a,演算器106
bから選択され、図2のように、HD期間とガードエリ
アにおいては、カウンタ101出力、C信号期間におい
ては、演算器106a出力、Y信号期間においては、演
算器106b出力と選択される。Further, at this time, the address input of the line memory 208 is performed by the signal changeover switches 207 and 211, the counter 101, the arithmetic unit 106a, and the arithmetic unit 106.
2, the counter 101 is output in the HD period and the guard area, the calculator 106a is output in the C signal period, and the calculator 106b is output in the Y signal period as shown in FIG.
【0024】一方、ラインメモリ208のリード/ライ
ト(以下、R/Wと称す)端子は、16.2MHzレー
トの各アドレス期間の前半にはR、後半にはWをセレク
トする。またこのとき、3ステートデータフリップフロ
ップ209は、ラインメモリ208がR状態の際には、
ハイインピーダンス状態となる(図2では、ラインメモ
リ208のデータ端子の状態を、メモリへの書き込み,
読みだしデータはそれぞれd,Dで示し、各番号は書き
込み順の番号で示している)。この結果、ラインメモリ
208はリードモディファイライト動作を繰り返し、読
みだし時のアドレスを、1水平走査線前の書き込み時の
アドレスから、相対的に、C信号期間においては、94
を法としPN(a)離れた位置、Y信号期間において
は、374を法としPN(b)離れた位置から読みだす
ことで各信号期間のラインローテーションスクランブル
をデコードする。On the other hand, the read / write (hereinafter referred to as R / W) terminal of the line memory 208 selects R in the first half of each address period of 16.2 MHz rate and W in the latter half. Further, at this time, the 3-state data flip-flop 209 is configured to operate when the line memory 208 is in the R state.
A high impedance state is set (in FIG. 2, the state of the data terminal of the line memory 208 is written to the memory,
The read data are indicated by d and D, respectively, and each number is indicated by the number in the writing order). As a result, the line memory 208 repeats the read-modify-write operation, and the read address is relative to the write address one horizontal scanning line before, and is 94 in the C signal period.
Modulo PN (a) and in the Y signal period, the line rotation scramble of each signal period is decoded by reading from a position PN (b) distant from 374.
【0025】以上のように本実施例によれば、1つのラ
インメモリと前記ラインメモリを、信号切り替えの行わ
れていない水平同期期間とガードエリア期間について
は、映像信号を書き込んだ順に順次ラインメモリアドレ
スを指定し、走査線内信号切り替えスクランブルによる
信号切り替え点を有する色差信号期間と輝度信号期間に
ついては、それぞれ1水平走査線前に書き込まれた各信
号期間内の各信号切り替え位置に相当するアドレスか
ら、各信号期間のラインメモリアドレスを各期間内でそ
れぞれ循環指定し、各ドットサンプルごとにリードモデ
ィファイライトの手法により読みだし書き込みを繰り返
し制御する制御手段によって、1ラインメモリ構成によ
り、2ラインメモリを有する従来の高品位テレビジョン
有料放送デコーダと同様に、各走査線内に2箇所の信号
切り替え位置をもつ2カット走査線内信号切り替え方法
によりスクランブルされた多重サンプリング符号化信号
をデコードすることができる。As described above, according to this embodiment, one line memory and the line memory are sequentially arranged in the order of writing video signals in the horizontal synchronization period and the guard area period in which no signal switching is performed. An address corresponding to each signal switching position in each signal period written one horizontal scanning line before is specified for a color difference signal period and a luminance signal period having a signal switching point by scanning line signal switching scramble. From the above, the line memory address of each signal period is cyclically designated within each period, and the control means for repeatedly controlling the reading and writing by the read-modify-write method for each dot sample provides a two-line memory with a one-line memory configuration. Same as a conventional high-definition television pay broadcast decoder with , It is possible to decode the multiplex sampling coded signal scrambled by two cut-scanning line in the signal switching method having the signal switching two positions in each scan line.
【0026】[0026]
【発明の効果】以上の実施例から明らかなように、本発
明によれば1ラインメモリ構成の簡易な構成により、2
ラインメモリを有する従来の高品位テレビジョン有料放
送デコーダと同機能を実現することができ、低廉で優れ
た高品位テレビジョン有料放送デコーダを実現できるも
のである。As is apparent from the above embodiments, according to the present invention, the simple structure of the one-line memory structure enables
It is possible to realize the same function as that of a conventional high-definition television pay broadcast decoder having a line memory, and to realize an inexpensive high-quality high-definition television pay broadcast decoder.
【図1】本発明の一実施例の高品位テレビジョン有料放
送デコーダのブロック図FIG. 1 is a block diagram of a high-definition television pay broadcast decoder according to an embodiment of the present invention.
【図2】本発明の動作を説明するためのタイミング信号
波形図FIG. 2 is a timing signal waveform diagram for explaining the operation of the present invention.
【図3】従来の高品位テレビジョン有料放送デコーダの
ブロック図FIG. 3 is a block diagram of a conventional high-definition television pay broadcast decoder.
【図4】走査線内信号切り替え方式(2カット方式)ス
クランブルを示す高品位テレビジョン走査線構成図FIG. 4 is a high-definition television scanning line configuration diagram showing scrambling within a scanning line signal switching system (2-cut system).
【図5】従来の高品位テレビジョン有料放送デコーダの
動作を説明するためのタイミング信号波形図FIG. 5 is a timing signal waveform diagram for explaining the operation of a conventional high-definition television pay broadcast decoder.
101 タイミング発生器 208 ラインメモリ 102a,102b,202a,202b データフリ
ップフロップ 203a,203b 剰余計算器 201a,201b,205a,205b 加算器 106a,106b 演算器 207,211 信号切り替え装置101 Timing Generator 208 Line Memory 102a, 102b, 202a, 202b Data Flip-Flop 203a, 203b Residue Calculator 201a, 201b, 205a, 205b Adder 106a, 106b Arithmetic Unit 207, 211 Signal Switching Device
Claims (1)
について、2つの信号切り替え位置をもつ2カット方式
走査線内信号切り替え方式によりスクランブルされた高
品位テレビジョン(多重サンプリング符号化信号方式)
映像信号を1水平ライン成分書き込み/読みだし可能な
ラインメモリと、前記ラインメモリの書き込み読みだし
を制御する制御手段を備え、前記制御手段は、前記映像
信号の1水平ラインごとの2つの領域内での2つの信号
切り替え点情報を入力とし、前記ラインメモリに記憶さ
れている第1の水平ラインの映像信号を、前記第1の水
平ラインの映像信号の第1の領域内での信号切り替え点
を示すアドレスから、第1の領域内を一巡するように前
記ラインメモリを読みだすとともに、前記第1の水平ラ
インの第1の領域の映像信号を読みだすことで空領域と
なるアドレスに第1の水平ラインに連続する第2の水平
ラインの第1の領域のスクランブルされた映像信号を書
き込み、第1の水平ラインの映像信号を第2の領域内で
の信号切り替え点を示すアドレスから、第2の領域内を
一巡するように前記ラインメモリを読みだすとともに、
前記第1の水平ラインの第2の領域の映像信号を読みだ
すことで空領域となるアドレスに第1の水平ラインに連
続する第2の水平ラインの第2の領域のスクランブルさ
れた映像信号を書き込むように前記ラインメモリにリー
ドモディファイライトアドレス情報を出力するようにし
た高品位テレビジョン有料放送デコーダ。1. A high-definition television (multiple sampling coded signal system) scrambled by a 2-cut system scan line signal switching system having two signal switching positions for two fixed areas in one horizontal scanning line. )
A line memory capable of writing / reading the video signal by one horizontal line component and a control means for controlling writing / reading of the line memory are provided, and the control means is provided in two regions for each horizontal line of the video signal. And the signal signal of the first horizontal line stored in the line memory, and the signal switching point in the first area of the video signal of the first horizontal line. From the address indicating the first area, the line memory is read so as to make one round in the first area, and the video signal of the first area of the first horizontal line is read, so that the first address is set to an empty area. Write the scrambled video signal of the first area of the second horizontal line continuous to the horizontal line of, and switch the video signal of the first horizontal line to the signal switching point in the second area. From the address indicated, along with reading the said line memory to cycle through the second region,
By reading out the video signal of the second area of the first horizontal line, the scrambled video signal of the second area of the second horizontal line continuous to the first horizontal line is provided at an address which becomes an empty area. A high-definition television pay broadcast decoder adapted to output read-modify-write address information to the line memory for writing.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4053370A JPH05260466A (en) | 1992-03-12 | 1992-03-12 | High definition pay television decoder |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4053370A JPH05260466A (en) | 1992-03-12 | 1992-03-12 | High definition pay television decoder |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05260466A true JPH05260466A (en) | 1993-10-08 |
Family
ID=12940933
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4053370A Pending JPH05260466A (en) | 1992-03-12 | 1992-03-12 | High definition pay television decoder |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05260466A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100658380B1 (en) * | 1999-05-14 | 2006-12-18 | 소니 가부시끼 가이샤 | Video signal output apparatus and video signal input apparatus |
-
1992
- 1992-03-12 JP JP4053370A patent/JPH05260466A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100658380B1 (en) * | 1999-05-14 | 2006-12-18 | 소니 가부시끼 가이샤 | Video signal output apparatus and video signal input apparatus |
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