JPH05259300A - Semiconductor device - Google Patents

Semiconductor device

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JPH05259300A
JPH05259300A JP8824292A JP8824292A JPH05259300A JP H05259300 A JPH05259300 A JP H05259300A JP 8824292 A JP8824292 A JP 8824292A JP 8824292 A JP8824292 A JP 8824292A JP H05259300 A JPH05259300 A JP H05259300A
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JP
Japan
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wiring
layer wiring
insulating layer
layer
lower layer
Prior art date
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Pending
Application number
JP8824292A
Other languages
Japanese (ja)
Inventor
Yoshihiro Hashimoto
芳浩 橋本
Yuko Inoue
祐子 井上
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Sony Corp
Original Assignee
Sony Corp
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Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP8824292A priority Critical patent/JPH05259300A/en
Publication of JPH05259300A publication Critical patent/JPH05259300A/en
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Abstract

PURPOSE:To make it possible to realize a structure for a wiring which prevents an upper layer wiring from being disconnected by forming at least two folding points at a part of a lower layer wiring where the lower layer wiring and the upper layer wiring overlap with each other. CONSTITUTION:As illustrated in a typical partial plan view, folding points 50, 50A, 52 and 52A are formed on four points on each side of a part of a lower layer wiring 12 where the lower layer wiring 12 and an upper layer wiring 18 overlap with each other. A dielectric layer 14 is formed over a substrate 10 and the lower layer wiring 12, whilst a second dielectric layer 20 is formed over the dielectric layer 14 and the upper wiring layer 18. Hence, when cracks develop in the second dielectric layer 20 on the upper layer wiring 18, these cracks will not extend beyond a part of the second dielectric layer 20 that substantially corresponds to the folding points of the lower layer wiring 18. This prevents the cracks developed in the second dielectric layer 20 from traversing the upper layer wiring, thereby resulting in no disconnection of the upper layer wiring.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、半導体装置、更に詳し
くは、配線の形状に特徴を有する半導体装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device characterized by the shape of wiring.

【0002】[0002]

【従来の技術】半導体装置には種々の配線が2層以上に
亙って形成されている。例えば、ソース・ドレイン電極
領域やゲート電極領域が、シリコン半導体基板に形成さ
れた半導体素子や半絶縁性基板に形成された化合物半導
体素子に設けられ、あるいは、ガラスや石英から成る絶
縁性基板上に形成された薄膜トランジスタ(TFT)に
設けられている。これらの電極領域には、外部の電源に
接続するために、あるいはその他の目的で、配線が設け
られている。そして、通常、これらの配線が重なり合う
部分、即ち下層配線と上層配線とが重なり合う部分は、
これらの配線が短絡しないように、絶縁層で電気的に絶
縁されている。
2. Description of the Related Art In a semiconductor device, various wirings are formed in two or more layers. For example, the source / drain electrode region and the gate electrode region are provided on a semiconductor element formed on a silicon semiconductor substrate or a compound semiconductor element formed on a semi-insulating substrate, or on an insulating substrate made of glass or quartz. It is provided on the formed thin film transistor (TFT). Wirings are provided in these electrode regions for connecting to an external power source or for other purposes. And, usually, the portion where these wirings overlap, that is, the portion where the lower layer wiring and the upper layer wiring overlap,
These wirings are electrically insulated by an insulating layer so as not to short-circuit.

【0003】半導体装置が高集積化するのに伴い、配線
幅も狭くなっている。その結果、下層配線の上に形成さ
れた絶縁層に生じた段差部分の影響を受けた上層配線に
は、断線が生じ易いという問題が生じている。例えば、
通常、半導体装置においては、図2に模式的な断面図を
示すように、基板10の上に形成された下層配線12の
上に絶縁層14が堆積されている。絶縁層14の上には
上層配線18が形成され、その上に例えば表面保護の機
能を有する第2の絶縁層20が形成されている。
As semiconductor devices have become highly integrated, the wiring width has become narrower. As a result, there is a problem in that the upper layer wiring affected by the step portion formed in the insulating layer formed on the lower layer wiring is likely to be broken. For example,
Generally, in a semiconductor device, an insulating layer 14 is deposited on a lower layer wiring 12 formed on a substrate 10, as shown in a schematic sectional view of FIG. An upper wiring 18 is formed on the insulating layer 14, and a second insulating layer 20 having a surface protection function is formed on the upper wiring 18.

【0004】[0004]

【発明が解決しようとする課題】下層配線12は所定の
厚さを有している。そのため、下層配線12の厚さの影
響で、絶縁層14には段差部分16が形成される。絶縁
層14上に形成された上層配線18は、特に絶縁層14
の段差部分16近傍の上方に位置する部分において、断
線し易い。そのため、(A)下層配線の段差部の影響を
少なくするために、下層配線と上層配線との間に形成さ
れた絶縁層を平坦化する、(B)上層配線の上に形成さ
れる第2の絶縁層のストレスを緩和させる、ことによっ
て、上層配線の断線事故の防止を図っている。
The lower wiring 12 has a predetermined thickness. Therefore, a step portion 16 is formed in the insulating layer 14 due to the influence of the thickness of the lower layer wiring 12. The upper wiring 18 formed on the insulating layer 14 is
The wire is easily broken at a portion located above and near the step portion 16. Therefore, (A) the insulating layer formed between the lower layer wiring and the upper layer wiring is flattened to reduce the influence of the step portion of the lower layer wiring, and (B) the second layer formed on the upper layer wiring. By relieving the stress of the insulating layer, it is possible to prevent the disconnection accident of the upper wiring.

【0005】絶縁基板上に形成されたTFTの配線構造
においては、配線幅が、半導体基板から構成された半導
体装置における配線よりも広いにも拘らず、上層配線に
は断線が生じ易い。以下に、その理由を説明する。
In the wiring structure of the TFT formed on the insulating substrate, although the wiring width is wider than the wiring in the semiconductor device composed of the semiconductor substrate, the upper wiring is likely to be broken. The reason will be described below.

【0006】即ち、TFTは例えばガラス基板上に形成
される。そのため、ガラス基板上に成膜されるアモルフ
ァス状のSi層、SiNX層膜あるいはSiO2層は、ガ
ラスから成る絶縁性基板を使用しているため、例えば、
350゜C以下のプラズマCVD法で形成する必要があ
る。また、NSG、PSG等の絶縁層も、例えば、45
0゜C以下の常圧CVD法で形成する必要がある。この
ように各種の層は低温で形成されるため、これらの層
は、以下のような問題を内在している。 (イ)ストレスが大きい。この理由は、低温で形成され
た層における原子の結合状態の規則性が高温で形成され
た層より少なくなり、その結果、層に大きなストレスが
生成することにある。 (ロ)カバレッジが悪い。この理由は、低温での成膜で
は、下地に対して平均的に堆積するように原子が移動す
るのに要するエネルギーを、原子に付与し難いことにあ
る。 (ハ)他の層に対する密着力が弱い。この理由は、低温
での成膜では、より強い結合状態となるように原子が移
動するのに要するエネルギーを、原子に付与し難いこと
にある。
That is, the TFT is formed on a glass substrate, for example. Therefore, the amorphous Si layer, SiN x layer film, or SiO 2 layer formed on the glass substrate uses an insulating substrate made of glass.
It is necessary to form it by a plasma CVD method at 350 ° C. or lower. Further, the insulating layer such as NSG and PSG is, for example, 45
It is necessary to form by atmospheric pressure CVD method at 0 ° C or lower. Since the various layers are formed at a low temperature as described above, these layers have the following problems. (A) There is a lot of stress. The reason for this is that the regularity of the bonding states of atoms in the layer formed at low temperature is less than that in the layer formed at high temperature, and as a result, large stress is generated in the layer. (B) Poor coverage. The reason for this is that it is difficult to impart to the atoms the energy required to move the atoms so that they are deposited evenly on the underlayer in the low temperature film formation. (C) Adhesion to other layers is weak. The reason for this is that in film formation at low temperature, it is difficult to impart to the atoms the energy required for the atoms to move so as to form a stronger bonded state.

【0007】そのため、図6に模式的な断面図を示すよ
うに、例えばPSGから成る第2の絶縁層20には、絶
縁層14の段差部分16の影響を受けて、クラック22
が生じ易い。このクラック22は、図7に模式的な平面
図を示すように、上層配線18と下層配線の重なり合っ
た部分の近傍の上方の第2の絶縁層20のa,b,c,
dで示した部分に発生し、下層配線12に沿って、上層
配線18を横切って延びる。尚、絶縁層14は基板10
及び下層配線12の上に、そして第2の絶縁層20は絶
縁層14及び上層配線18の上に、それぞれ形成されて
いるが、図7には、これらの絶縁層14及び第2の絶縁
層20の図示は省略してある。また、下層配線12を実
線で、上層配線18を破線で示している。
Therefore, as shown in the schematic cross-sectional view of FIG. 6, the second insulating layer 20 made of, for example, PSG is affected by the step portion 16 of the insulating layer 14 and cracks 22 are formed.
Is likely to occur. As shown in the schematic plan view of FIG. 7, the crack 22 is formed on the second insulating layer 20 a, b, c, in the vicinity of the overlapping portion of the upper layer wiring 18 and the lower layer wiring.
It occurs in the portion indicated by d and extends along the lower layer wiring 12 across the upper layer wiring 18. The insulating layer 14 is the substrate 10
The second insulating layer 20 is formed on the lower wiring 12 and the second insulating layer 20, and the second insulating layer 20 is formed on the insulating layer 14 and the upper wiring 18, respectively. Illustration of 20 is omitted. The lower layer wiring 12 is shown by a solid line and the upper layer wiring 18 is shown by a broken line.

【0008】このように、第2の絶縁層20に上層配線
18を横切るクラック22が発生すると、後の工程でウ
エットエッチングを行ったとき、エッチング液がクラッ
ク22に浸入し、上層配線18がエッチング液によって
断線されるという問題が生じる。ウエットエッチング
は、TFT製造工程においては、例えば、第2の絶縁層
20の上に形成されたITO膜をパターニングするため
に行われる。
As described above, when the crack 22 is formed across the upper wiring 18 in the second insulating layer 20, the etching liquid penetrates into the crack 22 when the wet etching is performed in a later step, and the upper wiring 18 is etched. There is a problem of disconnection due to the liquid. The wet etching is performed in the TFT manufacturing process, for example, to pattern the ITO film formed on the second insulating layer 20.

【0009】あるいは又、図8に模式的な平面図を示す
ように、基板10上に形成された下層配線12を覆うよ
うに絶縁層14を形成し、基板10及び絶縁層14の上
に形成された上層配線18を覆うように第2の絶縁層2
0を形成する場合もある。このとき、絶縁層14と上層
配線18との間あるいは第2の絶縁層20と上層配線1
8との間の密着が弱いと、後の工程でウエットエッチン
グを行ったとき、絶縁層14の段差部分の影響を受けた
第2の絶縁層20のa,b,c,dの部分からエッチン
グ液が第2の絶縁層20と上層配線18の界面(図6の
24A参照)に滲み込む。あるいは又、絶縁層14の段
差部分の影響を受けて、絶縁層14と上層配線18の界
面(図6の24B参照)にエッチング液が滲み込む。こ
のため、上層配線18がエッチング液によって断線され
るという問題が生じる。
Alternatively, as shown in the schematic plan view of FIG. 8, an insulating layer 14 is formed so as to cover the lower layer wiring 12 formed on the substrate 10, and is formed on the substrate 10 and the insulating layer 14. The second insulating layer 2 so as to cover the formed upper layer wiring 18.
In some cases, 0 is formed. At this time, between the insulating layer 14 and the upper wiring 18 or between the second insulating layer 20 and the upper wiring 1
When the adhesion between the second insulating layer 8 and the second insulating layer 8 is weak, the wet etching is performed from the a, b, c, and d portions of the second insulating layer 20 which are affected by the stepped portion of the insulating layer 14 when the wet etching is performed in a later step. The liquid permeates into the interface between the second insulating layer 20 and the upper wiring 18 (see 24A in FIG. 6). Alternatively, under the influence of the stepped portion of the insulating layer 14, the etching liquid permeates into the interface between the insulating layer 14 and the upper wiring 18 (see 24B in FIG. 6). Therefore, there is a problem that the upper layer wiring 18 is disconnected by the etching solution.

【0010】従って、本発明の目的は、上層配線に断線
を生じ難い配線構造を有する半導体装置を提供すること
にある。
Therefore, an object of the present invention is to provide a semiconductor device having a wiring structure in which the upper layer wiring is unlikely to be broken.

【0011】[0011]

【課題を解決するための手段】上記の目的は、下層配線
と、上層配線と、これらの間に形成された絶縁層とを備
えた半導体装置であって、下層配線と上層配線の重なっ
た部分の下層配線は、少なくとも2カ所に折り曲げ点を
有することを特徴とする本発明の半導体装置によって達
成することができる。
SUMMARY OF THE INVENTION The above-mentioned object is a semiconductor device including a lower layer wiring, an upper layer wiring, and an insulating layer formed therebetween, in which the lower layer wiring and the upper layer wiring overlap each other. The lower layer wiring can be achieved by the semiconductor device of the present invention, which has bending points at least at two places.

【0012】下層配線と上層配線の重なった部分とは、
下層配線と上層配線とが実際に重なり合った部分だけで
なく、かかる重なり合った部分の外側をも含む。この外
側の部分とは、例えば、図2に示すように、基板10の
上に形成された下層配線12、絶縁層14、上層配線1
8、第2の絶縁層20の重なった部分の合計最大厚さと
等しい程度の距離、下層配線と上層配線とが実際に重な
り合った部分の縁部から外側に食み出した部分を指す。
The overlapping portion of the lower layer wiring and the upper layer wiring is
It includes not only the portion where the lower layer wiring and the upper layer wiring actually overlap, but also the outside of the overlapping portion. The outer portion means, for example, as shown in FIG. 2, the lower layer wiring 12, the insulating layer 14, and the upper layer wiring 1 formed on the substrate 10.
8, a distance equal to the total maximum thickness of the overlapping portions of the second insulating layer 20, and a portion protruding outward from the edge of the portion where the lower layer wiring and the upper layer wiring actually overlap.

【0013】下層配線及び上層配線は、ポリシリコン、
アルミニウム(Al)、アルミニウム合金、Cu、T
i、W、Mo、Ta、TiW、Co、Ni等の各種金
属、WSi2、TiSi2、MoSi2、CoSi2、Ni
Si、Pd2Si、PtSi、TaSi2等の各種シリサ
イドから形成することができる。配線の形成方法は、各
種CVD法、スパッタ法等の成膜技術とパターニング技
術(例えば、フォトリソグラフィー技術及びエッチング
技術)との組み合わせとすることができる。下層配線及
び上層配線の幅は、半導体装置に要求される諸元によっ
て適宜設定することができるが、例えば、1〜5μmが
適当である。また、下層配線の厚さも、半導体装置に要
求される諸元によって適宜設定することができるが、例
えば、0.1〜1μmが適当である。
The lower layer wiring and the upper layer wiring are made of polysilicon,
Aluminum (Al), aluminum alloy, Cu, T
i, W, Mo, Ta, TiW, Co, various metals such as Ni, WSi 2 , TiSi 2 , MoSi 2 , CoSi 2 , Ni
It can be formed from various silicides such as Si, Pd 2 Si, PtSi, and TaSi 2 . The wiring can be formed by a combination of film forming techniques such as various CVD methods and sputtering methods and patterning techniques (for example, photolithography technique and etching technique). The width of the lower layer wiring and the upper layer wiring can be appropriately set according to the specifications required for the semiconductor device, but, for example, 1 to 5 μm is suitable. Further, the thickness of the lower layer wiring can be appropriately set depending on the specifications required for the semiconductor device, but, for example, 0.1 to 1 μm is suitable.

【0014】絶縁層は、SiO2、SiNX、PSG、B
PSG、BSG、AsSG、NSG、SOG等から、例
えば各種CVD法を用いて形成することができる。
The insulating layer is made of SiO 2 , SiN x , PSG, B
It can be formed from PSG, BSG, AsSG, NSG, SOG, etc., for example, by using various CVD methods.

【0015】[0015]

【作用】本発明の半導体装置においては、下層配線に少
なくとも2カ所に折り曲げ点が設けられている。それ
故、たとえ、上層配線上の第2の絶縁層にクラックが発
生しても、かかるクラックは、下層配線に沿って延びる
ものの、下層配線の折り曲げ点に概ね対応する第2の絶
縁層の部分を越えて延びることがない。その結果、第2
の絶縁層に発生したクラックは上層配線を横切ることが
なく、クラックが2カ所の折り曲げ点の間の上方に存在
する第2の絶縁層中を延びることが防止でき、後の工程
でウエットエッチングを行っても、上層配線が断線する
ことが無くなる。同様に、2カ所の折り曲げ点の間に相
当する第2の絶縁層と上層配線の界面、あるいは又2カ
所の折り曲げ点の間の絶縁層と上層配線の界面には、後
の工程でウエットエッチングを行っても、エッチング液
が滲み込むことを防止でき、上層配線が断線することが
無くなる。
In the semiconductor device of the present invention, the lower layer wiring is provided with at least two bending points. Therefore, even if a crack occurs in the second insulating layer on the upper wiring, the crack extends along the lower wiring, but the portion of the second insulating layer substantially corresponding to the bending point of the lower wiring. It does not extend beyond. As a result, the second
The crack generated in the insulating layer does not cross the upper wiring, and it is possible to prevent the crack from extending in the second insulating layer existing between the two bending points, and wet etching is performed in a later step. Even if it goes, the upper layer wiring will not be disconnected. Similarly, the interface between the second insulating layer and the upper wiring corresponding to the two bending points or the interface between the insulating layer and the upper wiring between the two bending points is wet-etched in a later step. Even if it is performed, it is possible to prevent the etching solution from seeping in, and disconnection of the upper wiring is prevented.

【0016】[0016]

【実施例】以下、TFTの製造に関する実施例に基づ
き、本発明を図面を参照して説明する。この実施例にお
いては、下層配線、絶縁層、上層配線は、それぞれ、ポ
リシリコン、PSG、アルミニウムから成る。
DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings on the basis of embodiments relating to the manufacture of TFTs. In this embodiment, the lower wiring, the insulating layer and the upper wiring are made of polysilicon, PSG and aluminum, respectively.

【0017】図1の模式的な一部断面図に示すように、
ガラスから成る基板10の上に、従来のプラズマCVD
法によって第1のポリシリコン層30を形成し、その上
に従来のプラズマCVD法でゲート酸化膜32を形成し
た。更に、その上に従来のプラズマCVD法で第2のポ
リシリコン層を形成した。次に、第2のポリシリコン層
を従来の方法でパターニングして、ゲート電極領域34
を形成した。このゲート電極領域34は、第2のポリシ
リコン層から成る下層配線12によって、外部の電源
(図示せず)に電気的に接続されている。この状態を、
図2の模式的な一部断面図に示す。
As shown in the schematic partial sectional view of FIG.
Conventional plasma CVD is performed on the substrate 10 made of glass.
A first polysilicon layer 30 was formed by the above method, and a gate oxide film 32 was formed thereon by the conventional plasma CVD method. Further, a second polysilicon layer was formed thereon by the conventional plasma CVD method. Next, the second polysilicon layer is patterned by a conventional method to form the gate electrode region 34.
Formed. The gate electrode region 34 is electrically connected to an external power source (not shown) by the lower layer wiring 12 made of the second polysilicon layer. This state
It is shown in the schematic partial cross-sectional view of FIG.

【0018】次いで、第1のポリシリコン層にイオン注
入を行い、ソース・ドレイン領域36,38を形成し
た。その後、ゲート酸化膜32及びゲート電極領域34
上に、従来の常圧CVD法によって、例えばPSGから
成り厚さ600nmの絶縁層14を形成した。そして、
ソース・ドレイン領域上の絶縁膜14及びゲート酸化膜
32に、フォトリソグラフィ法及びエッチング法にて開
口部を形成した。その後、かかる開口部及び絶縁膜14
上に、例えばスパッタ法で厚さ600nmのアルミニウ
ムを堆積させ、このアルミニウムをパターニングするこ
とによって、ソース電極40、ドレイン電極42を形成
した。例えば、ソース電極は、かかるスパッタ法で堆積
されたアルミニウムから成りパターニングされた上層配
線18によって外部の電源(図示せず)に接続されてい
る。図2に示すように、上層配線18は、絶縁層14に
よって下層配線12と電気的に絶縁されている。次い
で、絶縁層14、ソース電極40、ドレイン電極42、
上層配線18の上に、例えばPSGから成り厚さ400
nmの第2の絶縁層20を常圧CVD法で堆積させた。
Next, the first polysilicon layer is ion-implanted to form the source / drain regions 36 and 38. Then, the gate oxide film 32 and the gate electrode region 34 are formed.
An insulating layer 14 made of, for example, PSG and having a thickness of 600 nm was formed thereon by the conventional atmospheric pressure CVD method. And
Openings were formed in the insulating film 14 and the gate oxide film 32 on the source / drain regions by photolithography and etching. After that, the opening and the insulating film 14 are formed.
A 600 nm-thickness of aluminum was deposited thereon by, for example, a sputtering method, and the aluminum was patterned to form the source electrode 40 and the drain electrode 42. For example, the source electrode is connected to an external power source (not shown) by the patterned upper layer wiring 18 made of aluminum deposited by the sputtering method. As shown in FIG. 2, the upper wiring 18 is electrically insulated from the lower wiring 12 by the insulating layer 14. Next, the insulating layer 14, the source electrode 40, the drain electrode 42,
On top of the upper wiring 18, a thickness of 400
A second insulating layer 20 of nm thickness was deposited by atmospheric pressure CVD method.

【0019】図3に模式的な一部平面図を示すように、
下層配線12と上層配線18の重なった部分の下層配線
には、各辺に4カ所ずつ、折り曲げ点50,50A,5
2,52Aが設けられている。これらの折り曲げ点は、
下層配線を従来のフォトリソグラフィ法及びエッチング
法にて形成することができる。尚、絶縁層14は基板1
0及び下層配線12の上に、そして第2の絶縁層20は
絶縁層14及び上層配線18の上に、それぞれ形成され
ているが、図3には、これらの絶縁層14及び第2の絶
縁層20の図示は省略してある。
As shown in the schematic partial plan view of FIG.
In the lower layer wiring where the lower layer wiring 12 and the upper layer wiring 18 overlap, four bending points 50, 50A, 5 are provided on each side.
2, 52A are provided. These bending points are
The lower layer wiring can be formed by the conventional photolithography method and etching method. The insulating layer 14 is the substrate 1
0 and the lower layer wiring 12, and the second insulating layer 20 is formed on the insulating layer 14 and the upper layer wiring 18, respectively. In FIG. 3, the insulating layer 14 and the second insulating layer 20 are formed. Illustration of the layer 20 is omitted.

【0020】第2の絶縁層20に、絶縁層14の段差部
分16の影響を受けて、図3にA,B,C,Dで示す第
2の絶縁層20にクラック22が生じ、クラック22が
下層配線12に沿って延びたとしても(図6の模式的な
断面図を参照)、このクラック22は、図3に示した、
下層配線12の折り曲げ点50と50A及び52と52
Aの上方に位置する第2の絶縁層の部分で止まる。その
結果、第2の絶縁層20に発生したクラック22は上層
配線18を横切ることがなく、クラックが折り曲げ点5
0と52との間の上方に存在する第2の絶縁層中を延び
ることを防止できた。それ故、後の工程でウエットエッ
チングを行っても、上層配線18が断線することを防止
できた。同様に、後の工程でウエットエッチングを行っ
ても、折り曲げ点50と52との間に相当する第2の絶
縁層20と上層配線18の界面(図6の24A参照)、
あるいは又折り曲げ点50と52との間の絶縁層14と
上層配線18の界面(図6の24B参照)には、エッチ
ング液が滲み込むことがなく、上層配線18が断線する
ことを防止できた。
Under the influence of the step portion 16 of the insulating layer 14, the second insulating layer 20 has a crack 22 in the second insulating layer 20 shown by A, B, C and D in FIG. Even if the wire extends along the lower layer wiring 12 (see the schematic cross-sectional view of FIG. 6), the crack 22 is shown in FIG.
Bending points 50 and 50A and 52 and 52 of the lower layer wiring 12
It stops at the portion of the second insulating layer located above A. As a result, the crack 22 generated in the second insulating layer 20 does not cross the upper layer wiring 18, and the crack 22 has a bending point 5
It was possible to prevent the extension in the upper second insulating layer between 0 and 52. Therefore, even if wet etching is performed in a later step, it is possible to prevent the upper layer wiring 18 from breaking. Similarly, even if wet etching is performed in a later step, the interface between the second insulating layer 20 and the upper wiring 18 corresponding to the bending points 50 and 52 (see 24A in FIG. 6),
Alternatively, the interface between the insulating layer 14 and the upper layer wiring 18 between the bending points 50 and 52 (see 24B in FIG. 6) was prevented from seeping with the etching solution, and the upper layer wiring 18 could be prevented from breaking. ..

【0021】下層配線に設けられる折り曲げ点は、図3
に示したものに限られず、図4及び図5に下層配線及び
上層配線のみを示すが、各種の折り曲げ点でも同様の効
果を奏する。尚、下層配線12には斜線を付し、上層配
線18を破線で示した。尚、折り曲げ点は小さな曲率を
有していてもよい。図4の(A)、(B)、(C)、
(D)、(E)及び(F)においては、下層配線は4カ
所の折り曲げ点を有する。図4の(G)及び(H)にお
いては、下層配線は3カ所の折り曲げ点を有する。図4
の(I)、図5の(A)、(B)、(C)、(D)及び
(E)においては、下層配線は2カ所の折り曲げ点を有
する。図5の(F)においては、下層配線は4カ所の折
り曲げ点を有し、これらの折り曲げ点は下層配線と上層
配線の重なった部分の若干外側に位置する。図5の
(G)及び(H)においては、下層配線は4カ所の折り
曲げ点を有し、これらの折り曲げ点の内の2点は下層配
線と上層配線の重なった部分の若干外側に位置する。図
5の(I)においては、下層配線は4カ所の折り曲げ点
を有し、これらの折り曲げ点は小さな曲率を有してい
る。図4の(A)乃至(I)、図5の(A)乃至(H)
の折り曲げ点も、小さな曲率を有することができる。こ
れらの折り曲げ点は例示であり、その他各種の折り曲げ
点を設けることができる。
The bending points provided in the lower wiring are shown in FIG.
4 and 5 show only the lower layer wiring and the upper layer wiring, the same effect can be obtained at various bending points. The lower layer wiring 12 is shaded and the upper layer wiring 18 is shown by a broken line. In addition, the bending point may have a small curvature. 4 (A), (B), (C),
In (D), (E), and (F), the lower layer wiring has four bending points. In (G) and (H) of FIG. 4, the lower layer wiring has three bending points. Figure 4
In (I), and (A), (B), (C), (D), and (E) of FIG. 5, the lower layer wiring has two bending points. In FIG. 5F, the lower layer wiring has four bending points, and these bending points are located slightly outside the overlapping portion of the lower layer wiring and the upper layer wiring. In (G) and (H) of FIG. 5, the lower layer wiring has four bending points, and two of these bending points are located slightly outside the overlapping portion of the lower layer wiring and the upper layer wiring. .. In FIG. 5I, the lower layer wiring has four bending points, and these bending points have a small curvature. (A) to (I) of FIG. 4 and (A) to (H) of FIG.
The folding points of can also have a small curvature. These bending points are examples, and various other bending points can be provided.

【0022】以上、本発明を好ましい実施例に基づき説
明したが、本発明はこれらの実施例に限定されるもので
はない。半導体装置としては、実施例にて述べたTFT
以外にも、アモルファルSi TFT、シリコン半導体
基板に形成されたRAM、ROM、その他各種の半導体
装置、GaAs等の半導体絶縁性基板に形成された各種
化合物半導体装置、CCD装置等を挙げることができ
る。絶縁層14あるいは第2の絶縁層20は、例えば図
8に模式的な平面図を示したように、基板10上に形成
された下層配線12を覆うように絶縁層14を形成し、
基板10及び絶縁層14の上に形成された上層配線18
を覆うように第2の絶縁層20を形成することもでき
る。本発明の半導体装置は多層配線層構造を有していて
もよく、この場合、下層配線は、多層配線層の最上層以
外の配線層を指し、上層配線は最下層以外の配線層を指
す。下層配線、絶縁層、上層配線、第2の絶縁層の材料
は、適宜変更することができる。
The present invention has been described above based on the preferred embodiments, but the present invention is not limited to these embodiments. As the semiconductor device, the TFT described in the embodiment is used.
Other than that, there may be mentioned Amorphal Si TFTs, RAMs and ROMs formed on a silicon semiconductor substrate, various other semiconductor devices, various compound semiconductor devices formed on a semiconductor insulating substrate such as GaAs, and CCD devices. As the insulating layer 14 or the second insulating layer 20, for example, as shown in the schematic plan view of FIG. 8, the insulating layer 14 is formed so as to cover the lower wiring 12 formed on the substrate 10,
Upper layer wiring 18 formed on the substrate 10 and the insulating layer 14
The second insulating layer 20 may be formed so as to cover the. The semiconductor device of the present invention may have a multilayer wiring layer structure, in which case the lower layer wiring refers to a wiring layer other than the uppermost layer of the multilayer wiring layer, and the upper layer wiring refers to a wiring layer other than the lowermost layer. The materials of the lower layer wiring, the insulating layer, the upper layer wiring, and the second insulating layer can be appropriately changed.

【0023】[0023]

【発明の効果】本発明の半導体装置においては、下層配
線と上層配線の重なった部分の下層配線は少なくとも2
カ所に折り曲げ点を有するので、後のウエットエッチン
グ工程における上層配線の断線を効果的に防止すること
ができる。半導体装置の製造条件、製造方法、半導体装
置の設計条件にも依るが、従来の配線構造を有する半導
体装置の上層配線に50%程度の断線が発生していたも
のが、本発明の半導体装置においては、上層配線の断線
は全く発生しなかった。
In the semiconductor device of the present invention, at least two lower layer wirings where the lower layer wirings and the upper layer wirings overlap each other are provided.
Since there is a bending point at the location, it is possible to effectively prevent disconnection of the upper layer wiring in the subsequent wet etching step. In the semiconductor device of the present invention, about 50% of the disconnection occurs in the upper layer wiring of the semiconductor device having the conventional wiring structure, although it depends on the manufacturing conditions of the semiconductor device, the manufacturing method, and the design conditions of the semiconductor device. Did not cause any disconnection of the upper wiring.

【図面の簡単な説明】[Brief description of drawings]

【図1】従来及び本発明の半導体装置の半導体素子部分
を示す模式的な一部断面図である。
FIG. 1 is a schematic partial cross-sectional view showing a semiconductor element portion of a conventional semiconductor device and a semiconductor device of the present invention.

【図2】従来及び本発明の半導体装置の配線構造を示す
模式的な一部断面図である。
FIG. 2 is a schematic partial sectional view showing a wiring structure of a conventional semiconductor device and that of the present invention.

【図3】本発明の半導体装置の配線構造を示す模式的な
一部平面図である。
FIG. 3 is a schematic partial plan view showing a wiring structure of a semiconductor device of the present invention.

【図4】本発明の半導体装置の下層配線の折り曲げ点を
示す模式的な一部平面図である。
FIG. 4 is a schematic partial plan view showing a bending point of a lower layer wiring of a semiconductor device of the present invention.

【図5】本発明の半導体装置の更に別の下層配線の折り
曲げ点を示す模式的な一部平面図である。
FIG. 5 is a schematic partial plan view showing bending points of still another lower layer wiring of the semiconductor device of the present invention.

【図6】半導体装置の配線構造部分における断線発生を
説明するための、模式的な一部断面図である。
FIG. 6 is a schematic partial cross-sectional view for explaining occurrence of disconnection in a wiring structure portion of a semiconductor device.

【図7】従来の半導体装置の配線構造を示す模式的な一
部平面図である。
FIG. 7 is a schematic partial plan view showing a wiring structure of a conventional semiconductor device.

【図8】従来の半導体装置の別の配線構造を示す模式的
な一部平面図である。
FIG. 8 is a schematic partial plan view showing another wiring structure of the conventional semiconductor device.

【符号の説明】[Explanation of symbols]

10 基板 12 下層配線 14 絶縁層 16 段差部分 18 上層配線 20 第2の絶縁層 22 クラック 30 第1のポリシリコン層 32 ゲート酸化膜 34 ゲート電極領域 36,38 ソース・ドレイン領域 40 ソース電極 42 ドレイン電極 50,50A,52,52A 折り曲げ点 10 substrate 12 lower layer wiring 14 insulating layer 16 step portion 18 upper layer wiring 20 second insulating layer 22 crack 30 first polysilicon layer 32 gate oxide film 34 gate electrode region 36, 38 source / drain region 40 source / drain region 40 source electrode 42 drain electrode 50,50A, 52,52A Bending point

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】下層配線と、上層配線と、これらの間に形
成された絶縁層とを備えた半導体装置であって、下層配
線と上層配線の重なった部分の下層配線は、少なくとも
2カ所に折り曲げ点を有することを特徴とする半導体装
置。
1. A semiconductor device comprising a lower layer wiring, an upper layer wiring, and an insulating layer formed therebetween, wherein the lower layer wiring where the lower layer wiring and the upper layer wiring overlap is at least at two locations. A semiconductor device having a bending point.
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