JPH052569A - マルチプロセツサシステムの排他制御方式 - Google Patents
マルチプロセツサシステムの排他制御方式Info
- Publication number
- JPH052569A JPH052569A JP18179291A JP18179291A JPH052569A JP H052569 A JPH052569 A JP H052569A JP 18179291 A JP18179291 A JP 18179291A JP 18179291 A JP18179291 A JP 18179291A JP H052569 A JPH052569 A JP H052569A
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- JP
- Japan
- Prior art keywords
- exclusive control
- processor
- control flag
- word
- processors
- Prior art date
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- Pending
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Abstract
(57)【要約】 （修正有）
【目的】テストアンドセット命令を備えていないプロセ
ッサにおいても特別なハードウェアを付加する必要のな
いマルチプロセッサシステムの排他制御方式を提供す
る。 【構成】各プロセッサに固有のプロセッサ識別ビット２
０と、共有メモリ上で、プロセッサ識別ビット２０に等
しい排他制御フラグ１１〜１３がセットされる排他制御
ワード１０と、ローカルメモリまたは共有メモリ上で、
各プロセッサの優先順位を設定する優先順位ワード３０
と、共有資源を獲得する際に、バスロック機能を用いて
排他制御フラグをセットする排他制御フラグセット手段
と、全プロセッサが同時に排他制御フラグセット手段を
実行した場合時間待ち手段と、排他制御フラグセットが
競合した際に、排他制御フラグと優先順位ワードによっ
て資源獲得の優先順位を判定する優先順位判定手段と、
獲得終了後に、排他制御フラグをリセットする排他制御
フラグリセット手段とから構成される。
ッサにおいても特別なハードウェアを付加する必要のな
いマルチプロセッサシステムの排他制御方式を提供す
る。 【構成】各プロセッサに固有のプロセッサ識別ビット２
０と、共有メモリ上で、プロセッサ識別ビット２０に等
しい排他制御フラグ１１〜１３がセットされる排他制御
ワード１０と、ローカルメモリまたは共有メモリ上で、
各プロセッサの優先順位を設定する優先順位ワード３０
と、共有資源を獲得する際に、バスロック機能を用いて
排他制御フラグをセットする排他制御フラグセット手段
と、全プロセッサが同時に排他制御フラグセット手段を
実行した場合時間待ち手段と、排他制御フラグセットが
競合した際に、排他制御フラグと優先順位ワードによっ
て資源獲得の優先順位を判定する優先順位判定手段と、
獲得終了後に、排他制御フラグをリセットする排他制御
フラグリセット手段とから構成される。
Description
【０００１】
【産業上の利用分野】本発明は、バスロック機能を有す
るプロセッサを使用したマルチプロセッサシステムの排
他制御方式に関するものである。
るプロセッサを使用したマルチプロセッサシステムの排
他制御方式に関するものである。
【０００２】
【従来の技術】第４図と第５図は、バスロック機能付き
のテストアンドセット命令を有するプロセッサを使用し
た従来の排他制御方式を説明するための図である。第４
図において、５０は共有メモリ、６０は共有メモリ上の
排他制御ワード、６１は排他制御ワード６０内の排他制
御フラグを表す。第５図は排他制御動作のフローチャー
トである。プロセッサは排他制御ワード６０をテストし
て排他制御フラグ６１がセットされているかどうかを調
べる。排他制御フラグ６１がセットされていれば、他の
プロセッサが資源獲得中であると判断して、再度排他制
御ワード６０をテストする（ステップ１）。排他制御フ
ラグ６１がセットされていなければ、自プロセッサが資
源獲得可能であると判断して排他制御ワード６０に排他
制御フラグ６１をセットする（ステップ２）。共有資源
を獲得する（ステップ３）。共有資源獲得が終了すると
バスをロックして、排他制御フラグ６１をリセットする
（ステップ４）。ここで、複数のプロセッサがほとんど
同時期にステップ１とステップ２を実行した場合に、排
他制御フラグのセットを同時に実行する危険性がある。
したがって、各プロセッサはステップ１とステップ２を
バスロック機能付きのテストアンドセット命令を使用し
て１命令で実行し、他のプロセッサの実行をホールドす
る必要がある。
のテストアンドセット命令を有するプロセッサを使用し
た従来の排他制御方式を説明するための図である。第４
図において、５０は共有メモリ、６０は共有メモリ上の
排他制御ワード、６１は排他制御ワード６０内の排他制
御フラグを表す。第５図は排他制御動作のフローチャー
トである。プロセッサは排他制御ワード６０をテストし
て排他制御フラグ６１がセットされているかどうかを調
べる。排他制御フラグ６１がセットされていれば、他の
プロセッサが資源獲得中であると判断して、再度排他制
御ワード６０をテストする（ステップ１）。排他制御フ
ラグ６１がセットされていなければ、自プロセッサが資
源獲得可能であると判断して排他制御ワード６０に排他
制御フラグ６１をセットする（ステップ２）。共有資源
を獲得する（ステップ３）。共有資源獲得が終了すると
バスをロックして、排他制御フラグ６１をリセットする
（ステップ４）。ここで、複数のプロセッサがほとんど
同時期にステップ１とステップ２を実行した場合に、排
他制御フラグのセットを同時に実行する危険性がある。
したがって、各プロセッサはステップ１とステップ２を
バスロック機能付きのテストアンドセット命令を使用し
て１命令で実行し、他のプロセッサの実行をホールドす
る必要がある。
【０００３】
【発明が解決しようとする課題】マルチプロセッサシス
テムの排他制御は、上述のバスロック機能付きのテスト
アンドセット命令を使用することで実現できるが、イン
テル社製の８０８６マイクロプロセッサに代表されるよ
うな一般に普及しているプロセッサの多くは、テストア
ンドセット命令を備えていない。したがって、このよう
なマイクロプロセッサでマルチプロセッサシステムの排
他制御を実現しようとすると、特別なハードウェアを付
加する必要があるといった問題点があった。本発明は、
このような問題を解消し、テストアンドセット命令を備
えていないプロセッサにおいても特別なハードウェアを
付加する必要のないマルチプロセッサシステムの排他制
御方式を提供することを目的としている。
テムの排他制御は、上述のバスロック機能付きのテスト
アンドセット命令を使用することで実現できるが、イン
テル社製の８０８６マイクロプロセッサに代表されるよ
うな一般に普及しているプロセッサの多くは、テストア
ンドセット命令を備えていない。したがって、このよう
なマイクロプロセッサでマルチプロセッサシステムの排
他制御を実現しようとすると、特別なハードウェアを付
加する必要があるといった問題点があった。本発明は、
このような問題を解消し、テストアンドセット命令を備
えていないプロセッサにおいても特別なハードウェアを
付加する必要のないマルチプロセッサシステムの排他制
御方式を提供することを目的としている。
【０００４】
【課題を解決するための手段】この課題を解決するた
め、本発明は、バスロック機能を有する複数のプロセッ
サと、各プロセッサに固有のローカルメモリと、各プロ
セッサからアクセス可能な共有メモリと、プロセッサ間
で共用する資源とを備えるマルチプロセッサシステムに
おいて、各プロセッサに固有のプロセッサ識別ビット
と、共有メモリ上にあって、前記プロセッサ識別ビット
に等しい排他制御フラグがセットされる排他制御ワード
と、ローカルメモリまたは共有メモリ上にあって、各プ
ロセッサの優先順位を設定する優先順位ワードと、各プ
ロセッサが共有資源を獲得する際に、テストアンドセッ
ト命令を用いずにバスロック機能を用いて排他制御フラ
グをセットする排他制御フラグセット手段と、バス上の
全プロセッサが同時に前記排他制御フラグセット手段を
実行した場合に、少なくともその実行時間以上の時間待
ち手段と、排他制御フラグのセットが競合した際に、前
記排他制御フラグと前記優先順位ワードによって資源獲
得の優先順位を判定する優先順位判定手段と、資源獲得
終了後に、バスロック機能を用いて排他制御フラグをリ
セットする排他制御フラグリセット手段とを有してい
る。
め、本発明は、バスロック機能を有する複数のプロセッ
サと、各プロセッサに固有のローカルメモリと、各プロ
セッサからアクセス可能な共有メモリと、プロセッサ間
で共用する資源とを備えるマルチプロセッサシステムに
おいて、各プロセッサに固有のプロセッサ識別ビット
と、共有メモリ上にあって、前記プロセッサ識別ビット
に等しい排他制御フラグがセットされる排他制御ワード
と、ローカルメモリまたは共有メモリ上にあって、各プ
ロセッサの優先順位を設定する優先順位ワードと、各プ
ロセッサが共有資源を獲得する際に、テストアンドセッ
ト命令を用いずにバスロック機能を用いて排他制御フラ
グをセットする排他制御フラグセット手段と、バス上の
全プロセッサが同時に前記排他制御フラグセット手段を
実行した場合に、少なくともその実行時間以上の時間待
ち手段と、排他制御フラグのセットが競合した際に、前
記排他制御フラグと前記優先順位ワードによって資源獲
得の優先順位を判定する優先順位判定手段と、資源獲得
終了後に、バスロック機能を用いて排他制御フラグをリ
セットする排他制御フラグリセット手段とを有してい
る。
【０００５】
【作用】このような手段を用いることにより、各プロセ
ッサは排他制御ワード内の固有の排他制御フラグにより
排他制御フラグのセットが競合していることを認識でき
る。さらにこの場合、優先順位ワードを参照することで
競合したプロセッサに対して順番に共有資源獲得を実行
させることができる。
ッサは排他制御ワード内の固有の排他制御フラグにより
排他制御フラグのセットが競合していることを認識でき
る。さらにこの場合、優先順位ワードを参照することで
競合したプロセッサに対して順番に共有資源獲得を実行
させることができる。
【０００６】
【実施例】以下、本発明の実施例について図を参照して
説明する。以下の実施例では、説明のためプロセッサの
台数を３台としているが、さらに台数を増やすことも可
能である。図１は、本発明の実施例を示すブロック図
で、プロセッサ１ａ〜１ｃは、それぞれローカルメモリ
２ａ〜２ｃを備えている。共有メモリ３と共有資源４
は、バス５によってプロセッサ１ａから１ｃと接続され
る。図２（ａ）はプロセッサ識別ビットの割り付け、図
２（ｂ）は優先順位ワードの内容、図２（ｃ）は排他制
御ワードの構成を示す。次に動作について図３のフロー
チャートに基づき説明する。各プロセッサは、次のステ
ップを実行する。 （１）排他制御ワード１０をテストして排他制御フラグ
１１〜１３がセットされているかどうかを調べる。排他
制御フラグ１１〜１３がセットされていれば、すなわち
排他制御ワード１０が０でなければ、他のプロセッサが
共有資源４を獲得中であると判断して、再度排他制御ワ
ード１０をテストし、排他制御ワード１０が０であれ
ば、次のステップに進む（ステップ１）。 （２）自プロセッサのプロセッサ識別ビット２０を排他
制御フラグ１１〜１３として排他制御ワード１０にセッ
トする。このとき、他プロセッサとセットのタイミング
が競合して自プロセッサの排他制御フラグがリセットさ
れないようにバスロック機能付き論理和命令を使用する
（ステップ２）。 （３）複数のプロセッサがステップ１をほとんど同時に
実行すると、ステップ２において複数の排他制御フラグ
がセットされる可能性がある。したがって、次のステッ
プに進む前に、バス上の全プロセッサがステップ１とス
テップ２を同時に実行した場合の実行時間以上の時間待
ちをすることで、全プロセッサに対して排他制御フラグ
のセット完了を保証する（ステップ３）。 （４）ステップ２において複数の排他制御フラグがセッ
トされた場合に、ステップ５の共有資源獲得を複数のプ
ロセッサが同時期に実行しないように優先順位の高いプ
ロセッサから順番に次のステップに進む。優先順位の低
いプロセッサはこのステップで待つ。ここで、各プロセ
ッサに対応する優先順位ワード３０には自プロセッサよ
りも優先順位の低いプロセッサのプロセッサ識別ビット
２０をセットしておく。第２図（ｂ）の例では、優先順
位の高い方からプロセッサ１ａ、プロセッサ１ｂ、プロ
セッサ１ｃとなる。優先順位の判定方法はつぎのように
なる。すなわち、排他制御ワード１０と優先順位ワード
３０の論理積の結果が０ならば自プロセッサが最も優先
順位が高いと判断して次のステップに進み、結果が０で
ないならば自プロセッサよりも優先順位が高い他プロセ
ッサと競合していると判断して再度テストする。 （５）共有資源４を獲得をする（ステップ５）。 （６）排他制御ワード１０の自プロセッサに対応する排
他制御フラグをバスロックでリセットする。これによ
り、ステップ４で待ち状態のプロセッサがあれば、その
中で最も優先順位の高いプロセッサがステップ５に進む
ことになる（ステップ６）。
説明する。以下の実施例では、説明のためプロセッサの
台数を３台としているが、さらに台数を増やすことも可
能である。図１は、本発明の実施例を示すブロック図
で、プロセッサ１ａ〜１ｃは、それぞれローカルメモリ
２ａ〜２ｃを備えている。共有メモリ３と共有資源４
は、バス５によってプロセッサ１ａから１ｃと接続され
る。図２（ａ）はプロセッサ識別ビットの割り付け、図
２（ｂ）は優先順位ワードの内容、図２（ｃ）は排他制
御ワードの構成を示す。次に動作について図３のフロー
チャートに基づき説明する。各プロセッサは、次のステ
ップを実行する。 （１）排他制御ワード１０をテストして排他制御フラグ
１１〜１３がセットされているかどうかを調べる。排他
制御フラグ１１〜１３がセットされていれば、すなわち
排他制御ワード１０が０でなければ、他のプロセッサが
共有資源４を獲得中であると判断して、再度排他制御ワ
ード１０をテストし、排他制御ワード１０が０であれ
ば、次のステップに進む（ステップ１）。 （２）自プロセッサのプロセッサ識別ビット２０を排他
制御フラグ１１〜１３として排他制御ワード１０にセッ
トする。このとき、他プロセッサとセットのタイミング
が競合して自プロセッサの排他制御フラグがリセットさ
れないようにバスロック機能付き論理和命令を使用する
（ステップ２）。 （３）複数のプロセッサがステップ１をほとんど同時に
実行すると、ステップ２において複数の排他制御フラグ
がセットされる可能性がある。したがって、次のステッ
プに進む前に、バス上の全プロセッサがステップ１とス
テップ２を同時に実行した場合の実行時間以上の時間待
ちをすることで、全プロセッサに対して排他制御フラグ
のセット完了を保証する（ステップ３）。 （４）ステップ２において複数の排他制御フラグがセッ
トされた場合に、ステップ５の共有資源獲得を複数のプ
ロセッサが同時期に実行しないように優先順位の高いプ
ロセッサから順番に次のステップに進む。優先順位の低
いプロセッサはこのステップで待つ。ここで、各プロセ
ッサに対応する優先順位ワード３０には自プロセッサよ
りも優先順位の低いプロセッサのプロセッサ識別ビット
２０をセットしておく。第２図（ｂ）の例では、優先順
位の高い方からプロセッサ１ａ、プロセッサ１ｂ、プロ
セッサ１ｃとなる。優先順位の判定方法はつぎのように
なる。すなわち、排他制御ワード１０と優先順位ワード
３０の論理積の結果が０ならば自プロセッサが最も優先
順位が高いと判断して次のステップに進み、結果が０で
ないならば自プロセッサよりも優先順位が高い他プロセ
ッサと競合していると判断して再度テストする。 （５）共有資源４を獲得をする（ステップ５）。 （６）排他制御ワード１０の自プロセッサに対応する排
他制御フラグをバスロックでリセットする。これによ
り、ステップ４で待ち状態のプロセッサがあれば、その
中で最も優先順位の高いプロセッサがステップ５に進む
ことになる（ステップ６）。
【０００７】
【発明の効果】以上述べたように、本発明によれば、特
別なハードウェアを必要としないし、バスロック機能付
きのテストアンドセット命令も必要としないため、一般
に普及しているマイクロプロセッサを使用して低コスト
でマルチプロセッサシステムを構築できるという効果が
ある。
別なハードウェアを必要としないし、バスロック機能付
きのテストアンドセット命令も必要としないため、一般
に普及しているマイクロプロセッサを使用して低コスト
でマルチプロセッサシステムを構築できるという効果が
ある。
【図１】本発明の実施例を示すブロック図
【図２】（ａ）はプロセッサ識別ビットの割り付け、
（ｂ）は優先順位ワードの内容、（ｃ）は排他制御ワー
ドの構成をそれぞれ示す図
（ｂ）は優先順位ワードの内容、（ｃ）は排他制御ワー
ドの構成をそれぞれ示す図
【図３】本発明の実施例の動作を示すフローチャート
【図４】共有メモリ上の従来例の排他制御ワードの構成
を示す図
を示す図
【図５】従来例の動作を示すフローチャート
１ａ、１ｂ、１ｃ プロセッサ ２ａ、２ｂ、２ｃ ローカルメモリ ３ 共有メモリ ４ 共有資源 １０ 排他制御ワード １１、１２、１３ 排他制御フラグ ２０ プロセッサ識別ビット ６０ 従来例の排他制御ワード
Claims (1)
- 【特許請求の範囲】 【請求項１】バスロック機能を有する複数のプロセッサ
と、各プロセッサに固有のローカルメモリと、各プロセ
ッサからアクセス可能な共有メモリと、プロセッサ間で
共用する資源とを備えるマルチプロセッサシステムにお
いて、各プロセッサに固有のプロセッサ識別ビットと、
共有メモリ上にあって、前記プロセッサ識別ビットに等
しい排他制御フラグがセットされる排他制御ワードと、
ローカルメモリまたは共有メモリ上にあって、各プロセ
ッサの優先順位を設定する優先順位ワードと、各プロセ
ッサが共有資源を獲得する際に、テストアンドセット命
令を用いずにバスロック機能を用いて排他制御フラグを
セットする排他制御フラグセット手段と、バス上の全プ
ロセッサが同時に前記排他制御フラグセット手段を実行
した場合に、少なくともその実行時間以上の時間待ち手
段と、排他制御フラグのセットが競合した際に、前記排
他制御フラグと前記優先順位ワードによって資源獲得の
優先順位を判定する優先順位判定手段と、資源獲得終了
後に、バスロック機能を用いて排他制御フラグをリセッ
トする排他制御フラグリセット手段とを有することを特
徴とするマルチプロセッサシステムの排他制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18179291A JPH052569A (ja) | 1991-06-25 | 1991-06-25 | マルチプロセツサシステムの排他制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18179291A JPH052569A (ja) | 1991-06-25 | 1991-06-25 | マルチプロセツサシステムの排他制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH052569A true JPH052569A (ja) | 1993-01-08 |
Family
ID=16106953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18179291A Pending JPH052569A (ja) | 1991-06-25 | 1991-06-25 | マルチプロセツサシステムの排他制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH052569A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009211484A (ja) * | 2008-03-05 | 2009-09-17 | Nec Computertechno Ltd | 情報処理装置 |
| US8301845B2 (en) | 2008-09-29 | 2012-10-30 | Fujitsu Limited | Access control method and computer system |
-
1991
- 1991-06-25 JP JP18179291A patent/JPH052569A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009211484A (ja) * | 2008-03-05 | 2009-09-17 | Nec Computertechno Ltd | 情報処理装置 |
| US8301845B2 (en) | 2008-09-29 | 2012-10-30 | Fujitsu Limited | Access control method and computer system |
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