JPH05252130A - 信号分岐多重回路 - Google Patents
信号分岐多重回路Info
- Publication number
- JPH05252130A JPH05252130A JP4048421A JP4842192A JPH05252130A JP H05252130 A JPH05252130 A JP H05252130A JP 4048421 A JP4048421 A JP 4048421A JP 4842192 A JP4842192 A JP 4842192A JP H05252130 A JPH05252130 A JP H05252130A
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- JP
- Japan
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- signal
- signals
- parallel
- serial
- input
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- Synchronisation In Digital Transmission Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】複数個の入力信号の分岐方向や配列順序を自由
に選択して出力することができかつ実現が容易で経済的
な信号分岐多重回路を提供する。 【構成】入力信号の位相を揃えるフレーム変換手段１１
とシリアル信号をパラレル信号に変換する直列−並列変
換回路１２と、複数の直列−並列変換回路１２の入力を
任意の出力に接続するチャンネル切り替え手段１３と、
この並列出力信号をシリアル信号に変換する並列−直列
変換回路１４と、チャンネル切り替え手段１３を制御す
るスイッチ制御手段１５と、全体の基本タイミングを生
成するタイミング発生手段１６とを有する。
に選択して出力することができかつ実現が容易で経済的
な信号分岐多重回路を提供する。 【構成】入力信号の位相を揃えるフレーム変換手段１１
とシリアル信号をパラレル信号に変換する直列−並列変
換回路１２と、複数の直列−並列変換回路１２の入力を
任意の出力に接続するチャンネル切り替え手段１３と、
この並列出力信号をシリアル信号に変換する並列−直列
変換回路１４と、チャンネル切り替え手段１３を制御す
るスイッチ制御手段１５と、全体の基本タイミングを生
成するタイミング発生手段１６とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、信号分岐多重回路に関
し、特に、等速度で異なる位相の複数本のディジタル信
号列を入力し、伝送先別に複数のディジタル信号列を出
力する信号処理回路における入力と出力の信号列を相互
に結合、分岐、多重、並べ替え等を行う信号分岐多重回
路に関する。
し、特に、等速度で異なる位相の複数本のディジタル信
号列を入力し、伝送先別に複数のディジタル信号列を出
力する信号処理回路における入力と出力の信号列を相互
に結合、分岐、多重、並べ替え等を行う信号分岐多重回
路に関する。
【０００２】
【従来の技術】一般に、通信事業における電話などの音
声信号やデータ信号などの通信は、最近信号処理の容易
なディジタル列に変換した後に、行き先別に複数本の信
号列を集めて多重化し、中継に適するように大きな伝送
容量の伝送媒体により相手目的地へ伝送し、分離復調す
る形態がとられる。この伝送信号は、信号処理を容易に
するために予め決められた信号フレームを構成する。例
えば、音声などの信号は６４Ｋｂ／ｓのディジタル信号
に変換し、この６４Ｋｂ／ｓを基本チャンネルとし２４
チャンネルを集めフレーム同期ビットを付加して時分割
多重された１．５４Ｍｂ／ｓの一次群速度インタフェー
スフレームを規定している。一次群速度インタフェース
を４本集め、６．３１２Ｍｂ／ｓの二次群速度インタフ
ェースを規定し、以降順次高次群フレームを規定して、
中継伝送装置の簡略化を計っている。一方、中低速度の
インタフェースでは、いわゆる方向編集といわれる、集
められた低次群フレームの中から伝送目的地別に行き先
を組み替える作業を行う。
声信号やデータ信号などの通信は、最近信号処理の容易
なディジタル列に変換した後に、行き先別に複数本の信
号列を集めて多重化し、中継に適するように大きな伝送
容量の伝送媒体により相手目的地へ伝送し、分離復調す
る形態がとられる。この伝送信号は、信号処理を容易に
するために予め決められた信号フレームを構成する。例
えば、音声などの信号は６４Ｋｂ／ｓのディジタル信号
に変換し、この６４Ｋｂ／ｓを基本チャンネルとし２４
チャンネルを集めフレーム同期ビットを付加して時分割
多重された１．５４Ｍｂ／ｓの一次群速度インタフェー
スフレームを規定している。一次群速度インタフェース
を４本集め、６．３１２Ｍｂ／ｓの二次群速度インタフ
ェースを規定し、以降順次高次群フレームを規定して、
中継伝送装置の簡略化を計っている。一方、中低速度の
インタフェースでは、いわゆる方向編集といわれる、集
められた低次群フレームの中から伝送目的地別に行き先
を組み替える作業を行う。
【０００３】上述したように日本における代表的なディ
ジタル伝送信号の階梯を例記したが、このディジタル信
号の収容側のもう一つの特徴はこれらのインタフェース
が単位時間（１２５μｓ）に、基本チャンネルが何チャ
ンネル収容するかが決められている。一次群速度インタ
フェースでは２４チャンネルが、二次群インタフェース
では９６チャンネル（他に予備２チャンネル）が収容さ
れている。
ジタル伝送信号の階梯を例記したが、このディジタル信
号の収容側のもう一つの特徴はこれらのインタフェース
が単位時間（１２５μｓ）に、基本チャンネルが何チャ
ンネル収容するかが決められている。一次群速度インタ
フェースでは２４チャンネルが、二次群インタフェース
では９６チャンネル（他に予備２チャンネル）が収容さ
れている。
【０００４】従来、この種の信号処理を行う回路と方法
を図５と図６を用いて説明する。図５の従来例は入力信
号ａ，ｂ，ｃを入力し、２方向に多重化された出力信号
ｄ，ｅを送出する場合に、例えば分岐方向を変えるため
にフレームを分岐方向のフレームに変換するフレーム変
換回路（ＦＡ）５１−１〜５１−３のｄ方向のグループ
と、ＦＡ５１−４〜５１−６のｅ方向のグループと、Ｆ
Ａ５１−１〜５１−３のグループを多重化する多重回路
（ＭＵＸ）５２−１と、ＦＡ５１−４〜５１−６のグル
ープを多重化するＭＵＸ５２−２と、ＦＡ５１−１〜５
１−６の読み出しタイミング回路５３と、ＭＵＸ５２−
１，５２−２の多重制御回路５４と全体のタイミング信
号を発生するタイミング発生回路５５とから構成され
る。
を図５と図６を用いて説明する。図５の従来例は入力信
号ａ，ｂ，ｃを入力し、２方向に多重化された出力信号
ｄ，ｅを送出する場合に、例えば分岐方向を変えるため
にフレームを分岐方向のフレームに変換するフレーム変
換回路（ＦＡ）５１−１〜５１−３のｄ方向のグループ
と、ＦＡ５１−４〜５１−６のｅ方向のグループと、Ｆ
Ａ５１−１〜５１−３のグループを多重化する多重回路
（ＭＵＸ）５２−１と、ＦＡ５１−４〜５１−６のグル
ープを多重化するＭＵＸ５２−２と、ＦＡ５１−１〜５
１−６の読み出しタイミング回路５３と、ＭＵＸ５２−
１，５２−２の多重制御回路５４と全体のタイミング信
号を発生するタイミング発生回路５５とから構成され
る。
【０００５】次にこの従来例の各信号の分離・多重の関
係を図６のタイミングチャートも参照して説明する。図
６に示すように、入力信号ａ，ｂ，ｃはフレームの先頭
が時間的にずれている等速度ディジタル入力伝送信号で
あり、行き先別に有意の情報を包含している。即ち、入
力信号ａはｄ−１の２単位、ｅ−３の５単位の情報を持
つ。入力信号ｂはｅ−２の３単位、ｄ−３の２単位の情
報を持つ。また、入力信号ｃはｄ−２の４単位、ｅ−１
の１単位の情報を含んでいる。一方、出力信号ｄ，ｅは
それぞれ伝送すべき方向が同じで、かつ、等速度のディ
ジタル出力信号である。入力信号ａ，ｂ，ｃの伝送信号
に収容された情報チャンネルを識別・分離するためフレ
ーム同期をそれぞれ確立する。今入力信号ａを例にとる
と、このフレーム同期再生の手段で生成したフレームタ
イミング信号を入力してＦＩＦＯメモリで構成したフレ
ーム変換回路５１−１に情報ｄ−１を書き込みタイミン
グ信号Ｗｄ−１を与え、フレーム変換回路５１−４に情
報ｅ−３を書き込むタイミング信号Ｗｅ−３を与えるよ
うに構成する。また、読みだし信号は読み出しタイミン
グ発生回路５３から多重回路５２−１との間で約束した
タイミングで先ほどの書き込み信号より１フレーム以上
の時間を経てから読み出すように読み出しタイミング信
号Ｒｄ−１を入力し、信号ａからｄ方向の信号を分岐し
出力すべき順序で読み出し信号ａ（ｄ）を得ている。同
様にフレーム変換回路５１−４に対しても読み出しタイ
ミング回路５３より読み出しタイミング信号Ｒｅ−３を
入力して入力信号ａからｅ方向の信号を分岐し、読み出
し信号ａ（ｅ）を多重回路５２−２に入力している。同
様に、入力信号ａ，ｂ，ｃに対する書き込みタイミング
信号とｄ方向とｅ方向に分岐する読み出しのタイミング
信号を読み出しタイミング回路５３より与えている。多
重制御回路５４は多重回路５２に多重の順序や多重の可
否を条件として与えるものである。また、これらの信号
処理の基本となるタイミングはタイミング発生回路５５
で作っている。
係を図６のタイミングチャートも参照して説明する。図
６に示すように、入力信号ａ，ｂ，ｃはフレームの先頭
が時間的にずれている等速度ディジタル入力伝送信号で
あり、行き先別に有意の情報を包含している。即ち、入
力信号ａはｄ−１の２単位、ｅ−３の５単位の情報を持
つ。入力信号ｂはｅ−２の３単位、ｄ−３の２単位の情
報を持つ。また、入力信号ｃはｄ−２の４単位、ｅ−１
の１単位の情報を含んでいる。一方、出力信号ｄ，ｅは
それぞれ伝送すべき方向が同じで、かつ、等速度のディ
ジタル出力信号である。入力信号ａ，ｂ，ｃの伝送信号
に収容された情報チャンネルを識別・分離するためフレ
ーム同期をそれぞれ確立する。今入力信号ａを例にとる
と、このフレーム同期再生の手段で生成したフレームタ
イミング信号を入力してＦＩＦＯメモリで構成したフレ
ーム変換回路５１−１に情報ｄ−１を書き込みタイミン
グ信号Ｗｄ−１を与え、フレーム変換回路５１−４に情
報ｅ−３を書き込むタイミング信号Ｗｅ−３を与えるよ
うに構成する。また、読みだし信号は読み出しタイミン
グ発生回路５３から多重回路５２−１との間で約束した
タイミングで先ほどの書き込み信号より１フレーム以上
の時間を経てから読み出すように読み出しタイミング信
号Ｒｄ−１を入力し、信号ａからｄ方向の信号を分岐し
出力すべき順序で読み出し信号ａ（ｄ）を得ている。同
様にフレーム変換回路５１−４に対しても読み出しタイ
ミング回路５３より読み出しタイミング信号Ｒｅ−３を
入力して入力信号ａからｅ方向の信号を分岐し、読み出
し信号ａ（ｅ）を多重回路５２−２に入力している。同
様に、入力信号ａ，ｂ，ｃに対する書き込みタイミング
信号とｄ方向とｅ方向に分岐する読み出しのタイミング
信号を読み出しタイミング回路５３より与えている。多
重制御回路５４は多重回路５２に多重の順序や多重の可
否を条件として与えるものである。また、これらの信号
処理の基本となるタイミングはタイミング発生回路５５
で作っている。
【０００６】
【発明が解決しようとする課題】上述した従来の信号分
岐多重回路では、フレーム変換回路が信号分岐単位に必
要であり、方路を増やす必要のある場合には、フレーム
変換回路が膨大に増加し、書き込み，読み出しのタイミ
ング信号が複雑になる欠点がある。また、従来例では分
岐すべき信号や多重すべき信号が互いに連続している場
合について述べたが実際には不連続になったり順序を入
れ換えたい場合には、さらに回路規模が膨大になる欠点
がある。
岐多重回路では、フレーム変換回路が信号分岐単位に必
要であり、方路を増やす必要のある場合には、フレーム
変換回路が膨大に増加し、書き込み，読み出しのタイミ
ング信号が複雑になる欠点がある。また、従来例では分
岐すべき信号や多重すべき信号が互いに連続している場
合について述べたが実際には不連続になったり順序を入
れ換えたい場合には、さらに回路規模が膨大になる欠点
がある。
【０００７】
【課題を解決するための手段】本発明の信号分岐多重回
路は、複数の行き先別データ信号が多重化されている多
重信号を入力して、この行先別および配列等を変えたデ
ータを編集して複数の行き先別多重信号とする信号分岐
多重回路において、入力される複数のデータ信号の位相
のそれぞれを揃えるフレーム変換手段と、このフレーム
変換手段のそれぞれの直列信号を並列信号に変換する直
列−並列変換手段と、前記複数の並列信号を入力し行き
先別および配列順序等を任意に変更した複数の並列信号
を送出するチャンネル切り換え手段と、前記複数の並列
出力信号を直列信号に変換する行き先別に設けられた並
列−直列変換手段と、前記チャンネル切り換え手段の入
出力信号間を任意の接続に制御する切り換え制御手段と
を有する。
路は、複数の行き先別データ信号が多重化されている多
重信号を入力して、この行先別および配列等を変えたデ
ータを編集して複数の行き先別多重信号とする信号分岐
多重回路において、入力される複数のデータ信号の位相
のそれぞれを揃えるフレーム変換手段と、このフレーム
変換手段のそれぞれの直列信号を並列信号に変換する直
列−並列変換手段と、前記複数の並列信号を入力し行き
先別および配列順序等を任意に変更した複数の並列信号
を送出するチャンネル切り換え手段と、前記複数の並列
出力信号を直列信号に変換する行き先別に設けられた並
列−直列変換手段と、前記チャンネル切り換え手段の入
出力信号間を任意の接続に制御する切り換え制御手段と
を有する。
【０００８】
【実施例】次に図面を参照して本発明を説明する。図１
は、本発明の一実施例のブロック図、図２は、本実施例
の信号処理の流れを示すタイミングチャート、図３は、
本実施例の基本動作を説明するブロック図、図４は、本
実施例の要部であるチャンネル・マトリクス・スイッチ
の構成図である。
は、本発明の一実施例のブロック図、図２は、本実施例
の信号処理の流れを示すタイミングチャート、図３は、
本実施例の基本動作を説明するブロック図、図４は、本
実施例の要部であるチャンネル・マトリクス・スイッチ
の構成図である。
【０００９】まず、図１，図２において、フレーム変換
回路１１−１〜１１−３は等速度で位相の異なる入力信
号ａ，ｂ，ｃに重畳されたフレーム信号からフレーム同
期信号を再生し、各信号の先頭の情報チャンネル（タイ
ムスロット１）から書き込みタイミング信号Ｗａ，Ｗ
ｂ，Ｗｃによって最終情報チャンネルを書き込む。１フ
レーム以上の時間を経てから各信号に共通な読み出しタ
イミング信号Ｒで先頭の情報チャンネルから１フレーム
分を読み出す。この操作により、図２に示すようにフレ
ーム変換回路１１−１〜１１−３の各出力信号はタイム
スロットが揃う。今、各信号はｎタイムスロットの情報
を持つとして説明する。各タイムスロットの順番を揃え
たフレーム変換回路１１−１〜１１−３からの出力信号
ａ（１），ｂ（１），ｃ（１）を直列−並列変換回路１
２−１〜１２−３に入力し、図２，図３に示すように、
それぞれタイムスロット１からｎまでを並列にフレーム
単位に展開記憶する。チャンネル・マトリクス・スイッ
チ１３は入力信号１〜ｎの全てに出力信号１〜ｎをマト
リクス状にバス接続し、外部からのスイッチ制御回路１
５の選択信号によって選択接続出来るように構成する。
回路１１−１〜１１−３は等速度で位相の異なる入力信
号ａ，ｂ，ｃに重畳されたフレーム信号からフレーム同
期信号を再生し、各信号の先頭の情報チャンネル（タイ
ムスロット１）から書き込みタイミング信号Ｗａ，Ｗ
ｂ，Ｗｃによって最終情報チャンネルを書き込む。１フ
レーム以上の時間を経てから各信号に共通な読み出しタ
イミング信号Ｒで先頭の情報チャンネルから１フレーム
分を読み出す。この操作により、図２に示すようにフレ
ーム変換回路１１−１〜１１−３の各出力信号はタイム
スロットが揃う。今、各信号はｎタイムスロットの情報
を持つとして説明する。各タイムスロットの順番を揃え
たフレーム変換回路１１−１〜１１−３からの出力信号
ａ（１），ｂ（１），ｃ（１）を直列−並列変換回路１
２−１〜１２−３に入力し、図２，図３に示すように、
それぞれタイムスロット１からｎまでを並列にフレーム
単位に展開記憶する。チャンネル・マトリクス・スイッ
チ１３は入力信号１〜ｎの全てに出力信号１〜ｎをマト
リクス状にバス接続し、外部からのスイッチ制御回路１
５の選択信号によって選択接続出来るように構成する。
【００１０】今チャンネル・マトリクス・スイッチ１３
の動作をｅ−１出力信号をｃ（１）入力信号から出力す
る場合を例に図２により説明する。
の動作をｅ−１出力信号をｃ（１）入力信号から出力す
る場合を例に図２により説明する。
【００１１】ｃ（１）の入力信号から直列−並列変換回
路１２−３で並列に展開したデータは図２のマトリクス
ｃ１入力の「５」番目の記憶エリアに格納されている。
チャンネル・マトリクス・スイッチ１３のマトリクスｅ
１出力の「１」番目の入力エリアと交差するｃ（１）の
「５」番目のスイッチを開いてこのデータを取り込む。
この操作により、ｃに収容した後方配置のｅ−１の情報
チャンネルをｅの先頭に並べ替える事が出来る。一方、
このチャンネル・マトリクス・スイッチ１３は非選択チ
ャンネルがハイ・インピーダンスになるように構成して
いる。以上のようにチャンネル・マトリクス・スイッチ
１３のｄ，ｅに対応する出力端には、該当チャンネルだ
けが図２に示すように出力出来ることが容易に判断でき
る。この出力を並列−直列変換回路１４によって単純に
シリアル・データに戻す事によって分岐多重動作を実現
する事が出来る。さらに本発明によれば出力する情報チ
ャンネルの位置は、スイッチ制御回路１５によって収容
位置の順番も連続性も不連続性も自由自在に選択する事
が出来る。図４は、チャンネル・マトリクス・スイッチ
１３を実現する回路で、入力する各信号の並列信号ａ−
１〜ａ−ｎ，ｂ−１〜ｂ−ｎ，ｃ−１〜ｃ−ｎは、スイ
ッチの役割を果たす３ステートのイネーブル・バッファ
２１等でバス結合して構成している。このバッファをス
イッチ制御回路１５の制御信号でイネーブルする事で方
路の選択、配置の選択が出来る。
路１２−３で並列に展開したデータは図２のマトリクス
ｃ１入力の「５」番目の記憶エリアに格納されている。
チャンネル・マトリクス・スイッチ１３のマトリクスｅ
１出力の「１」番目の入力エリアと交差するｃ（１）の
「５」番目のスイッチを開いてこのデータを取り込む。
この操作により、ｃに収容した後方配置のｅ−１の情報
チャンネルをｅの先頭に並べ替える事が出来る。一方、
このチャンネル・マトリクス・スイッチ１３は非選択チ
ャンネルがハイ・インピーダンスになるように構成して
いる。以上のようにチャンネル・マトリクス・スイッチ
１３のｄ，ｅに対応する出力端には、該当チャンネルだ
けが図２に示すように出力出来ることが容易に判断でき
る。この出力を並列−直列変換回路１４によって単純に
シリアル・データに戻す事によって分岐多重動作を実現
する事が出来る。さらに本発明によれば出力する情報チ
ャンネルの位置は、スイッチ制御回路１５によって収容
位置の順番も連続性も不連続性も自由自在に選択する事
が出来る。図４は、チャンネル・マトリクス・スイッチ
１３を実現する回路で、入力する各信号の並列信号ａ−
１〜ａ−ｎ，ｂ−１〜ｂ−ｎ，ｃ−１〜ｃ−ｎは、スイ
ッチの役割を果たす３ステートのイネーブル・バッファ
２１等でバス結合して構成している。このバッファをス
イッチ制御回路１５の制御信号でイネーブルする事で方
路の選択、配置の選択が出来る。
【００１２】
【発明の効果】以上説明したように本発明によれば、直
列−並列変換回路、チャンネル・マトリクス・スイッ
チ、直列変換回路を備えることにより、ディジタル入力
信号を自由自在に複数のディジタル信号として出力する
事が出来る。また、入出力の本数や出力の順序や出力先
あるいは情報チャンネルは連続的にも不連続的にも出力
する条件が変っても自由に対応できる効果がある。ま
た、これらの回路はＬＳＩ等の集積化が容易であり、フ
レキシブルで経済的な回路を提供できる効果がある。
列−並列変換回路、チャンネル・マトリクス・スイッ
チ、直列変換回路を備えることにより、ディジタル入力
信号を自由自在に複数のディジタル信号として出力する
事が出来る。また、入出力の本数や出力の順序や出力先
あるいは情報チャンネルは連続的にも不連続的にも出力
する条件が変っても自由に対応できる効果がある。ま
た、これらの回路はＬＳＩ等の集積化が容易であり、フ
レキシブルで経済的な回路を提供できる効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】本実施例を説明するタイミングチャートであ
る。
る。
【図３】本実施例の動作説明図である。
【図４】本実施例の要部の回路図である。
【図５】従来例のブロック図である。
【図６】従来例のタイミングチャートである。
１１−１〜１１−３ フレーム変換回路 １２−１〜１２−３ 直列−並列変換回路 １３ チャンネル・マトリクス・スイッチ回路 １４−１〜１４−２ 並列−直列変換回路 １５ スイッチ制御回路 １６ タイミング発生回路 ５１−１〜５１−６ フレーム変換回路 ５２−１〜５２−２ 多重回路 ５３ 読みだしタイミング発生回路 ５４ 多重制御回路 ５５ タイミング発生回路
Claims (3)
- 【請求項１】 複数の行き先別データ信号が多重化され
ている多重信号を入力して、この行先別および配列等を
変えたデータを編集して複数の行き先別多重信号とする
信号分岐多重回路において、入力される複数のデータ信
号の位相のそれぞれを揃えるフレーム変換手段と、この
フレーム変換手段のそれぞれの直列信号を並列信号に変
換する直列−並列変換手段と、前記複数の並列信号を入
力し行き先別および配列順序等を任意に変更した複数の
並列信号を送出するチャンネル切り換え手段と、前記複
数の並列出力信号を直列信号に変換する行き先別に設け
られた並列−直列変換手段と、前記チャンネル切り換え
手段の入出力信号間を任意の接続に制御する切り換え制
御手段とを有することを特徴とする信号分岐多重回路。 - 【請求項２】 前記チャンネル切り換え手段が複数の入
力端子と複数の出力端子のそれぞれを任意の組み合わせ
で接続できるスイッチマトリクスで構成されていること
を特徴とする請求項１記載の信号分岐多重回路。 - 【請求項３】 前記スイッチマトリクスの個別のスイッ
チ部がイネーブルバッファで形成され集積回路化されて
いることを特徴とする請求項２記載の信号分岐多重回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4048421A JPH05252130A (ja) | 1992-03-05 | 1992-03-05 | 信号分岐多重回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4048421A JPH05252130A (ja) | 1992-03-05 | 1992-03-05 | 信号分岐多重回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05252130A true JPH05252130A (ja) | 1993-09-28 |
Family
ID=12802861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4048421A Withdrawn JPH05252130A (ja) | 1992-03-05 | 1992-03-05 | 信号分岐多重回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05252130A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07154355A (ja) * | 1993-11-30 | 1995-06-16 | Nec Corp | 回線多重化方法および回路 |
| JP2009514472A (ja) * | 2005-11-01 | 2009-04-02 | ゼテックス・セミコンダクターズ・パブリック・リミテッド・カンパニー | マルチプレクサ |
-
1992
- 1992-03-05 JP JP4048421A patent/JPH05252130A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07154355A (ja) * | 1993-11-30 | 1995-06-16 | Nec Corp | 回線多重化方法および回路 |
| JP2009514472A (ja) * | 2005-11-01 | 2009-04-02 | ゼテックス・セミコンダクターズ・パブリック・リミテッド・カンパニー | マルチプレクサ |
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| A300 | Withdrawal of application because of no request for examination |
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