JPH03153136A - フレーム位相変換方法および信号伝送方法 - Google Patents
フレーム位相変換方法および信号伝送方法Info
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- JPH03153136A JPH03153136A JP1290997A JP29099789A JPH03153136A JP H03153136 A JPH03153136 A JP H03153136A JP 1290997 A JP1290997 A JP 1290997A JP 29099789 A JP29099789 A JP 29099789A JP H03153136 A JPH03153136 A JP H03153136A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0623—Synchronous multiplexing systems, e.g. synchronous digital hierarchy/synchronous optical network (SDH/SONET), synchronisation with a pointer process
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
- H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
- H04J2203/0089—Multiplexing, e.g. coding, scrambling, SONET
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- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【産業りの１１１用分野〕
本発明はフレーム構造に白°する複数の信号を時分割多
重し７て伝送する装置において、Ｌ記フレーム構造を有
する複数の信号１１）１のフレーム位相を整合した上で
伝送することを可能にするスタッフ処理方法及び回路に
関する。 ［従来の技術］ 従来の装置は、研究実用化報告第２８巻第７号のＰ２１
０〜２１４に記載さおているフレームアライナを、前記
フレーム構造を有する複数の信号ごとに設け。 前記フレーム構造を有する複数の信号間の位相を揃える
。 【発明が解決しようとする課Ｍ】 ＣＣＩＴＴ勧告Ｇ、７０７、Ｇ、７０８、Ｇ。 ７０９では、フレーム構造を有する複数の信号紮バイト
中位に時分割多重して伝送する方式を採用している。こ
のフレームにはポインタという指示ｆがあり、これによ
りル−ム構造を有４−る信号−の内部に含む情報の１フ
１ノ・−１２内にお目Ｚ）位Ｒ７を示す。また、このフ
レ−ム位相を有する侶″−； １． （Ｊスタッフとい
う機能が備わっている９、トのに冥ｉ！ ｉ、：より、
フレームを伝送する際に伝送路の１１ Ｉｓ、仝化等に
よって生じるワンダシスタツノバイトにより吸収するこ
とができる。前記ＣＣＩＴＴの勧告によるフレー１１を
伝送装置で中継処理する場合、スタッフを用いてワンプ
を吸収する。この場合、前記フレーム構造を有するｍ号
間のフレーム位相を整合し、時間順序（以下、ＴＳＳＩ
と称する。ＴＳＳＩとは、Ｔｉｍｅ ５ｌｏｔ ５ｅｑ
ｕｅｎｃＣ！Ｉｎｔ、ｒ４ｒｉｔｙの略である。）を保
証するためには、フレー７１構造を有する複数の信号に
対して一斉にスタッフを実行しなければならない。 本発明の目的はフレーム位相変換を行う場合において、
同一伝送路を経由する前記フレーム構造を有する複数の
信号間のｒＳＳＩを保証することにある。
重し７て伝送する装置において、Ｌ記フレーム構造を有
する複数の信号１１）１のフレーム位相を整合した上で
伝送することを可能にするスタッフ処理方法及び回路に
関する。 ［従来の技術］ 従来の装置は、研究実用化報告第２８巻第７号のＰ２１
０〜２１４に記載さおているフレームアライナを、前記
フレーム構造を有する複数の信号ごとに設け。 前記フレーム構造を有する複数の信号間の位相を揃える
。 【発明が解決しようとする課Ｍ】 ＣＣＩＴＴ勧告Ｇ、７０７、Ｇ、７０８、Ｇ。 ７０９では、フレーム構造を有する複数の信号紮バイト
中位に時分割多重して伝送する方式を採用している。こ
のフレームにはポインタという指示ｆがあり、これによ
りル−ム構造を有４−る信号−の内部に含む情報の１フ
１ノ・−１２内にお目Ｚ）位Ｒ７を示す。また、このフ
レ−ム位相を有する侶″−； １． （Ｊスタッフとい
う機能が備わっている９、トのに冥ｉ！ ｉ、：より、
フレームを伝送する際に伝送路の１１ Ｉｓ、仝化等に
よって生じるワンダシスタツノバイトにより吸収するこ
とができる。前記ＣＣＩＴＴの勧告によるフレー１１を
伝送装置で中継処理する場合、スタッフを用いてワンプ
を吸収する。この場合、前記フレーム構造を有するｍ号
間のフレーム位相を整合し、時間順序（以下、ＴＳＳＩ
と称する。ＴＳＳＩとは、Ｔｉｍｅ ５ｌｏｔ ５ｅｑ
ｕｅｎｃＣ！Ｉｎｔ、ｒ４ｒｉｔｙの略である。）を保
証するためには、フレー７１構造を有する複数の信号に
対して一斉にスタッフを実行しなければならない。 本発明の目的はフレーム位相変換を行う場合において、
同一伝送路を経由する前記フレーム構造を有する複数の
信号間のｒＳＳＩを保証することにある。
【課題を解決するための手段）
上記目的１．Ｓ−１時分１１１１多重されたＮ個のノｌ
ノーム構造を冶″４゛ろ信号の１月ノーｔ１位相を変換
する場合１、″、前記Ｎ個の信ｊ−１・〕す・１．こ独
立にバッファを設け、名バッフｒへの一１″り１ニス、
？ドレスの決定とスタッフ実行の゛（′Ｊ１定勾１１バ
？、／ ）７ごとに独立に行い、各バッノトへのｉ′９
セ、ス−）′ド１ノスの決定方法とバッファへの書き込
みｊ′ド１ノスと読み出しアドレスの差を用いたスタッ
フ実行の判定条件を丙記名フレーム構造を有する信号の
間で同一がっ時間軸」二で一定とし、初期状態における
各バッファへ午える書き込みアドレスと読み出しアドレ
スとの差を各信号に対し等しくし、スタッフを実行しな
い読み出しと書き込みのアドレス差を唯一とすることに
よって達成される。 【作用） Ｎ個の信号ごとに独立に設けたバッファに、時分割多重
されたＮ個のフｌノ・−ム構造を有する入力信号をそれ
ぞれ入カフレーム位相に従って書き込み、出カフレーム
位相に従って読みだす。この際。 初期状態における各バッファへ与える書き込みアドレス
と読み出しアドレスとの差を各信号に対し等しくシ、そ
の後の各バッファへのアクセスアドレスの決定方法を各
信号に対し等しく且つ時間軸上で一定とする。従って、
各信号のバッファを通過する遅延時間が常に等しくなる
ため、各信号のフレーム位相差を保存したままフレーム
位相変換が行なわれる。また、バッファへの書き込みア
ドレスと読み出しアドレスの差を用いたスタッフ実行の
判定条件を前記各フレーム構造を有する信号の間で同一
かつ時間軸−ヒで一定とする。更に、スタッフを実行し
ない読み出しと占き込みのアドレス差を唯一とする。従
って、スタッフによる。フレーム位相のシフトも各信号
において同時に行なわれるため、多重化レベルに起因す
るスタッフは各信号において同時に実行され、信号間で
フレーム位相のずれが生じることはない。 【実施例１ 本発明の第１の実施例を第１図を用いて説明する。本実
施例におけるフレーム位相変換回路は、ハイウェイ３１
上にバイト単位に多重された信号をバイト単位で分離し
ハイウェイ３２．３３．３４に出力する分離部１と、ハ
イウェイ３２上の信号を記憶するエラスティックストア
メモリ（以下ＥＳと称する。）２と、ハイウェイ３３上
の信号を記憶するＥＳ３と、ハイウェイ３４上の信号を
記憶するＥＳ４と、ＥＳ２とＥＳ３とＥＳ４に受信クロ
ック（以下、ＷＣＫと称する。）に従って信号を書き込
む際のアドレスを指示するＥＳ書き込み制御部５と、Ｅ
Ｓ２とＥＳ３とＥ Ｓ ４．から装置クロック（以下、
ＲＣＫと称する。）に従って信号を読み出す際のアドレ
スを指示するＥＳ読み出し制御部６と、ＥＳ２とＥＳ３
とＥＳ４に与える書き込みアドレスと読み出しアドレス
を比較するＥＳ位相比較部７と、ハイウェイ３５上の信
号を記憶するバッファメモリ（以下バッファと称する。 ）１１と、ハイウェイ３６上の信号を記憶するバッファ
１２と、ハイウェイ３７上の信号を記憶するバッファ１
３と、ハイウェイ３５上の信号のポインタ部分を処理す
るポインタ処理部８と。 ハイウェイ３６上の信号のポインタ部分を処理するポイ
ンタ処理部９と、ハイウェイ３７上の信号のポインタ部
分を処理するポインタ処理部１０と、バッファ１１に信
号を書き込む際のアドレスを指示する書き込み制御部１
４と、バッファ１２に信号を書き込む際のアドレスを指
示する書き込み制御部１５と、バッファ１３に信号を書
き込む際のアドレスを指示する書き込み制御部１６と、
バッファ１１から信号を読み出す際のアドレスを指示す
る読み出し制御部１７と、バッファ１２から信号を読み
出す際のアドレスを指示する読み出し制御部１８と、バ
ッファ１３から信号を読み出す際のアドレスを指示する
読み出し制御部１９と、バッファ１１から読み出す信号
に付加するポインタを発生するポインタ発生部２０と、
バッファ１２から読み出す信号に付加するポインタを発
生するポインタ発生部２１と、バッファ１３から読み出
す信号に付加するポインタを発生するポインタ発生部２
２と、バッファ１１に与える書き込みアドレスと読み出
しアドレスとの差によりスタッフ実行を指示するスタッ
フ制御部２３と、バッファ１２に与える書き込みアドレ
スと読み出しアドレスとの差によりスタッフ実行を指示
するスタッフ制御部２４と、バッファ１３に与える書き
込みアドレスと読み出しアドレスとの差によりスタッフ
実行を指示するスタッフ制御部２５と、ハイウェイ３８
上の信号にポインタを挿入するポインタ挿入部２６と、
ハイウェイ３９上の信号にポインタを挿入するポインタ
挿入部２７と、ハイウェイ４０上の信号にポインタを挿
入するポインタ挿入部２８と、前記バッファ１１．１２
．１３の書き込み側フレームカウンタ２９と、前記バッ
ファ１１゜１２．１３の読み出し側フレームカウンタ３
０とにより構成される。 上記実施例の動作説明の前に、処理対象となる信号のフ
ォーマットについて説明する。処理対象とする信号は国
際電信電話諮問委員会（ＣＣＩＴＴ）（７）勧告０．７
０７，７０８，７０９に定められているＳＴＭ−１フレ
ームである。用いられるポインタの種類はＡＵ−３２ポ
インタである。フレーム内には情報を収容する３つのＶ
Ｃ−３２がバイト多重により収容され、ポインタがそれ
ぞれのＶＣ＞３２のＳＴＭ−１フレーム内での先頭位置
を示す。なお−以下では便宜１−５ＡＵ−３２にセクシ
ョンオ−バーヘッドを付加したものをＡ ［１−３２と
呼ぶ。 第１図に戻り、ハイウェイ３１からはＳ Ｔ Ｍ −１
フレ一ム信号がバイト・同期がとられている状態で８ビ
ット並列に展開されて人力される。分離部］はＳＴＭ
１フレームを３個のＡＵ−３２に分離し、ハイウェイ
２３２．３３３．３４七に送出する。 ここでハイウェイ３２−ＬのＡＵ−３２をＡ Ｕ −３
２＃１、ハイウェイ３３１−のＡ Ｕ −３２をＡ Ｕ
３２＃２、ハイウェイ３４１ユのＡ Ｕ−３２をＡ ｔ
、、Ｊ−３２＃３とする。、ＥＳ書ぎ込み制御部５はＷ
ＣＫに従って動作し、１）（記ＡＵ−３２＃１−４３を
それぞれＥＳ２〜Ｅ Ｓ ４に書き込む。この時、ＥＳ
２〜ＥＳ４には同じＭき込みアドレスが与えｒｌれてい
る。ＥＳ読み出し制御部６はＲＣＫに従って動作し、前
記ＡＵ−３２＃１〜＃３をそれぞれＥ Ｓ ２〜ＥＳ４
から読み出す。この時、Ｅ Ｓ ２−ＥＳ４には同じ読
み出しアドレスが与えられている。、二こでＷＣＫとＲ
ＣＫの速度には一般に差があり、その差が前もって定め
た基準を満たさなくなった場合はその変動をＥＳの２度
読みまたは読みとば１．によって吸収する。即ち、ＥＳ
位相比較部７が８き込みアドレスと読み出しアドレスの
比較を行い、両者の接近を検出し−ＥＳの２度読みまた
は読みとげしを指示する。 ＷＣＫに比べＲＣＫの方が速いために読み出しアドレス
が書き込みアドレスに接近した場合、その変化をＥＳ位
相比較部７が検出し、ＥＳの２度読みを行うことによっ
て、スタッフバイｌ−（以下、１ミＳ ｐ Ｓバイト）
を前記各ＡＵ−３２に同時に挿入する。以後これをＥ
Ｓ Ｐ Ｓと呼ぶ。ＥＳＰＳバイ［・を挿入する位置を
第２図に示す。バッファ１１−１ ：ｉには、各ＡＵ−
３２のＶＣ−３２部分のみを８ぎ込む。前記ＥＳＰＳバ
イトはバッファ１１−１３には書き込まない、このため
ＥＳＰＳが発生した場合は、バッファ１１〜１３の書き
込みアドレスと読み出しアドレスとの間に接近が生じ、
その接近をスタッフ制御部２３・−・２５が回１精・に
検出し、Ａ Ｕポジディブスタツノも・−実行４”る。 Ａ ＩＪポジティブスタッフを実行する場ａは（：←：
＋ ＴＴの勧告Ｇ。７０７．７０８、’７０９ ｔ、
一定め６ Ａ （了ポジティブスタッフバイトの位置１
．Ｊ−おいＣｕＡみ出し制御部１７．１８．１９はそれ
（１れバッフγ１−１〜１３からの読み出しを停止りす
る。こｈによりＡ Ｕポジティブスタッフバイトを挿入
する。ただし当該ＡＵ−３２上にすでにスタッフが実行
されている場合には、当該フレームの４フレーム後にス
タッフを実行する。 次にＷＣＫに比べＲＣＫの方が遅いために書ぎ込みアド
レスが読み出しアドレスに接近した場合、その変化をＥ
Ｓ位相比較部７が検出し、セクションオーバーヘッドの
１バイ１−を読みとばず。以下これをＥＳＮＳと呼ぶ。 読みとばしを行う位置を第３図に示ず。結果としてＡＵ
−３２の１フレームが通常より１、バイ１−分短くなる
。バッファＩＪ〜１３には、各ＡＵ−３２のＶＣ−３２
部分のみを書き込む、従って読みとばしが生じた場合、
バッフ）・１１・・１３ｃｆｙｊＪＪ’？込みアドレス
と読み出１−７−ｙ ＋： ＋ノスとの間に同＋＋ｊ＋
：１□、−１′＠近が生じ、その接近をスタッフ制御部
２バ）−：、）、 Ｂ：ｉが同時に検出し、Ａ ｔ−、
Ｊネガ、−イブλイ２？ツノで’ｇ行する。ＡＵネガテ
ィブスタッ、蔓−実行・；百−５′Ｉ音はＣＣＩＴＴの
勧告Ｇ。 ７０゛ｌ、７０Ｂ、′ノ０９ ＬＸニ一定めるＡ ｔＪ
ネガティブスタッフバイトの位置において読み出し制御
部１７．１Ｂ、１９はそれぞれバッファ１１〜】３から
の読み出しを行う。ただし当該ＡＵ−３２上にすでにス
タッフが実行されている場合には、当該フレームの４フ
レーム後にスタッフを実行する。 本実施例ではメモリをＥＳとバッファとに分けることに
より、１方のメモリでクロックの乗せ換えを行い、かつ
ワンダ吸収のためのＥＳの２度読みまたは読みとばしを
実行するかどうかのアナログ的判断を１つの位相比較器
で行うことで各ＡＵ−３２６１〜＃３に同時にスタッフ
を発生させ、後段のバッファでスタッフを実行できるの
で、各ＡＵ−３２間において７１ノ一ム位相を揃えた上
で侭必が可能となる。また独立なフレーム位相を持つ入
力信号に対しては、独立なフレーム位相変換が可能とな
る。 本発明の第２の実施例を第４図を用いて説明する０本実
施例におけるフレーム位相変換回路は、ハイウェイ１１
２上にバイト単位に多重された信号を記憶するバッファ
メモリ（以下ＥＳと称する。）１０１と、ＥＳＩＯＩに
受信クロック（以下、ＷＣＫと称する。）に従って信号
を書き込む際のアドレスを指示するＥＳｉき込み制御部
１０２と、ＥＳＩＯＩから装置クロック（以下、ＲＣＫ
と称する。）に従って信号を読み出す際のアドレスを指
示するＥＳ読み出し制御部１０３と、ＥＳｌｏｌに与え
る書き込みアドレスと読み出しアドレスを比較するＥＳ
位相比較部１０４と、バッファメモリ（以下バッファと
称する。）１０５と、バッファ１０５に信号を多重処理
により書き込む際のアドレスを指示する書き込み制御部
１０７と、バッファ１０５から信号を多重処理により読
み出す際のアドレスを指示する読み出し制御部１０８と
、バッファ１０５に与える書き込みアドレスと読み出し
アドレスとの差により前記読み出し制御部１０８を制御
するスタッフ制御部１０９と、ハイウェイ１１３上の信
号のうちのポインタ部分を処理するポインタ処理部１０
６と、バッファ１゜５から読み出す信号に付加するポイ
ンタを発生するポインタ発生部１１０と、ハイウェイ１
１４上の信号にポインタを挿入するポインタ挿入部１１
１とにより構成される。 処理対象とする信号は国際電信電話諮問委員会（ＣＣＩ
ＴＴ）の勧告Ｇ、７０７．７０８．７０９に定められて
いるＳＴＭ−１フレームであり、ポインタの種類はＡＵ
−３２ポインタである。フレーム内には情報を収容する
３つのＶＣ−３２がバイト多重により収容され、ポイン
タがそれぞれのＶＣ−３２のＳＴＭ−１フレーム内での
先頭位置を示す。なお以下では便宜上、ＡＵ−３２にセ
クションオーバーヘッドを付加したものをＡＵ−３２と
呼ぶことにする。 第４図に戻り、ハイウェイ１１２からは上述したＳＴＭ
−１フレ一ム信号がバイト同期がとられている状態で８
ビット並列に展開されて入力される。ここでＳＴＭ−１
フレーム内の各ＡＵ−３２に番号付けを行い、伝送され
る順番にそれぞれＡＵ−３２８１、ＡＵ−３２３２、Ａ
Ｕ−３２６３とする。ＥＳ書き込み制御部１０２はＷＣ
Ｋに従って動作し、ＳＴＭ−１をＥＳｌｏｌに書き込む
。 ＥＳ読み出し制御部１０３はＲＣＫに従って前記ＡＵ−
３２＃１〜＃３をＥＳＩＯＩから読み出す。 ここでＷＣＫとＲＣＫの速度には一般に差があり、その
差が前もって定めた基準を満たさなくなった場合はその
変動を吸収する。即ち、ＥＳ位相比較部１０４が書き込
みアドレスと読み出しアドレスの比較を行い、両者の接
近を検出し、ＥＳの２度読みまたは読みとばしにより両
者を引き離す。この判断は１フレームに１回だけ読み出
しフレームの特定位置において行う。 ＷＣＫに比べＲＣＫの方が速いために書き込みアドレス
が読み出しアドレスに接近した場合、その変化をＥＳ位
相比較部１０４が検出し、ＥＳの２度読みを行うことに
よってスタッフバイト（以下、ＥＳＰＳバイト）を前記
ＡＵ−３２＃１に挿入する。これを以下ＥＳＰＳと呼ぶ
。ＥＳＰＳバイトを挿入する位置を第２図に示す。バッ
ファ１０５には、各ＡＵ−３２のＶＣ−３２部分のみを
書き込む、前記ＥＳＰＳバイトはバッファ１０５には書
き込まない。このためＥＳＰＳバイトが発生した場合は
、バッファ１０５の書き込み多重処理位相が変化し、Ｅ
ＳＰＳが数回蓄積した場合にＡＵポジティブスタッフを
実行する。その動作を以下に詳細に説明する。バッファ
１０５はＳＴＭ−１フレーム内に多重化されているＡＵ
、−３２単位にバンク分けされている。アドレスとして
はＡＵ−３２６１に１０番台を、ＡＵ−３２＃２には２
０番台を、ＡＵ−３２＃３には３０番台を割当てる。ス
タッフを行うかどうかの判断は書き込みアドレスと読み
出しアドレスの差により判断する。 バッファ１０５へ与えられる読み出しアドレスに対する
書き込みアドレスの位相が当初第５図の（Ａ）の関係に
あったものが、ＷＣＫとＲＣＫの速度の差によるＥＳの
２度読みによって、第５図の（Ｂ ）のように変化する
。ア［・レスの比較は各ＡＵごと＆： ＲＢ Ｌ Ｋ
１とＶｌｌ Ｂ Ｌ Ｋ ３との間で行われる。各ＡＵ
−３２の読み出しアドレスと書キ込みアドレスの差は（
Ａ）の場合も（Ｂ）の場合も５であり、変化していない
。さらにＷＣＫとＲＣＫの速度差が進み、バッファ１０
５へ４えられる読み出しアドレスに対する書き込みアド
レスの位相が第５図の（Ｂ）の関係にあったものが第５
図の（Ｃ）のように変化したする９ 二の場合もＲＢＬ
ＫＩとＷＢＬＫＩを比較するので各ＡＵ−３２の読み出
しアドレスと書き込みアドレスの差は変化しない。さら
にＷＣＫとＲＣＫの速度差が進み。 バッファ］−０５へ与えられる読み出しアドレスに対す
る書き込み７１−レスの位相が第５図の（Ｃ）の関係に
あったものが第５図の（Ｔ））のよう１，３変化したす
る９この場合、スタッフ制御部】１９はＲＢ Ｌ Ｋ
２とＷＢＬＫＩとの間でアト１７スを比較する。この時
、初めて各Ａ Ｕ −３２の読み出しアドレスと書き込
みアドレスの差に変化が−・斉に起こる。つまり今まで
５であったものがここで４になる。その変化をスタッフ
制御部１０９が検出し−ＡＵ−３２＃１−１３３を読み
出す際にＡＵポジティブスタッフを実行する。即ち、Ｃ
ＣＩＴＴの勧告Ｇ、７０７．７０８．７０９に定めるＡ
Ｕポジティブスタッフバイ１への位置において読み出
し制御部１０Ｂはバッファ１．０５からの読み出しを停
止する。これによりＡ ＬＪポジティブスタッフバイト
を挿入する。ただし当該ＡＵ−３２−Ｆ、にずでにスタ
ッフが実行されている場合に目、当該フレームの４フレ
ーム後にスタッフを実行する。 次にＷＣＫに比べＲＣＫの方が遅いために書きｉΔみア
ドレスが読み出しアドレスに接近した場合、その変化を
ＥＳ位相比較部１０４が検出し、前記Ａ Ｕ −３２＃
、１に対し読みとばしを行う。：れを以下Ｅ Ｓ Ｎ
Ｓと呼ぶ。Ｅ Ｓ Ｎ Ｓを実行する位置を第３図に
示す。バッファ１０５には、各Ａ Ｕ −３２のＶＣ−
３２部分のみをＮぎ込む。前記ＥＳＮＳ実行時はフレー
ム長が通常時より１バイト分短くなる。このためＥ Ｓ
Ｎ Ｓ時は、署き込みの多重処理位相が変化し、ＥＳ
ＮＳが数回蓄積した場合にバッファ１０５のδき込みア
ドレスとじり１１み出Ｉ７、アドレスとの間に接近が生
ｌ−２、ｔの接近をスタッフ制御部１０９が検出し、Ａ
Ｕネノｆティン′人・つ？ラフを実行する。その動作を
以下に詳細Ｕ、説明４ろ５゜バッファ１０５はＳ Ｔ
Ｍ−１−） Ｉｉ−ム内（，４−イｒ在−４るＡＵ−３
２単位にバンク分けさｆｙでいる。アドレスとしてはＡ
Ｕ−３２＃１に１０番台を、Ａ Ｕ−３２＃２には２０
番台を、ＡＵ−３２３３に１．３０番台を割当てる。ス
タッフを行うかどうかの判断は書き込みアドレスと読み
出しアト）ノスの差により判断する。バッファ】０５へ
怪えられる読み出しアドレスに対する書き込みアドレス
の位相が当初第６図の（Ａ）の関係にあったものが、Ｗ
ＣＫとＲＣＫの速度の差によるＥＳの読みとばしによっ
て、第６図の（■３）のように変化する。アドレスの比
較は各ＡＵごとにＲＢＬＫｌとＷＢＩ、Ｋ１−との間で
行う。各Ａ Ｕ−３２の読み出しアドレスと書き込みア
ドレスの差は（Ａ）の場合も（Ｂ）の場合も５であり、
変化していない。さらにＷＣＫとＲＣＫの速度差が進み
、バッファ１０５へ勺メられる読み出１２ｒドレスに対
する書き込み７１・１ノスの位÷１１が第Ｆ３ （λ１
の（Ｂ）の関係番、二島っんしのが第０１１の（（゛）
θ）、１、う１、こ変化した１゛る。 θ） ４ｉ％合Ｉｌ’ｆ＜ Ｅへ１．、 ！＜ １ 、
ｌ：、 ’＋人！１匁１− Ｋ １との間でアト１、ノ
スら４二比較ずイ′）θ）Ｔ：ｆ、ｉ−ΔＣＪ −３２
の読み出しアドレスと書き込みアミテレλの差は変化し
ない６さらにＷＣＫとＲＣＫの速度差が進み６バツフア
１０５へ与えられる読み出しアドレスに対する書き込み
アドレスの位相が第６図の（Ｃ）の関係にあったものが
第６図の（Ｄ）のように変化したする。 この場合はＲＢＬＫＯとＷＢＬ、Ｋ１を比較する。 ここで各ＡＵ−３２の読み出しアドレスと書き込みアド
レスの差番こ変化が一斉に起こる。つまり今まで５であ
ったものがここで６になる。その変化をスタッフ制御部
１０９が検出し、ｐ、Ｕ−３２＄ｔ１− ＃ ３を読み
出す際にＡ ＴＪネガティブスタッフを実行する。即ち
、ＣＣＩＴＴの勧告Ｇ、７０７゜７０８．７０９に定め
るＡＵネガティブスタッフの位げにおいて読み出し制御
部１０８はバッファ１０５からの読み出しを行う。ただ
し当該Ａ ＴＪ −３２上にすでにジャスティフィケー
ションが実行されている場合には、当該フレームの４フ
レーム後にスタッフを実行する。 本実施例ではメモリを分けることにより、１方のバッフ
ァでクロックの乗せ換えを行い、かつワンプ吸収のため
のＥＳの２度読みまたは読みとばしを実行するかどうか
の判断を１つの位相比較器で行うことにより、後段のメ
モリにおいて各ＡＵ−３２３１１〜＃３に同時にスタッ
フを発生させることができるので、各ＡＵ−３２間にお
いてフレーム位相を保存したままフレーム位相変換が行
われる。 本発明の第３の実施例を第７図を用いて説明する。本実
施例におけるフレーム位相変換回路は。 ハイウェイ２１０上にバイト単位に同期がとられた状態
で８ビット並列に展開された受信信号のワンプを吸収す
るワンプ吸収部２０１と、ハイウェイ２１１上の信号を
多重処理により記憶するバッファ２０２と、ハイウェイ
２１１上の信号のポインタを多重処理するポインタ処理
部２０３と、ハイウェイ２１１上の信号をバッファ２０
２に書き込む際の書き込みアドレスを指示する書き込み
制御部２０４と、バッファ２０２から信号を読み出す際
のアドレスを指示する読み出し制御部２０５と、バッフ
ァに与える書き込みアドレスと読み出しアドレスを多重
処理により比較し前記読み出し制御部２０５を制御する
位相比較部２０６と、バッファ２０２から読み出す信号
に付加するポインタを発生するポインタ発生部２０７と
、ポインタ発生部からのポインタ値をハイウェイ２１２
上の信号に挿入するポインタ挿入部２０８により構成さ
れる。 上記実施例の動作説明の前に、処理対象となる信号のフ
ォーマットについて説明する。処理対象とする信号は国
際電信電話諮問委員会（ＣＣＩＴＴ）の勧告Ｇ、７０７
，７０８．７０９に定められているＡＵ−３２にセクシ
ョンオーバーヘッドを付加したフレーム（以下、ＡＵ−
３２フレームと称する。）である、ＶＣ−３２内に用い
られるＴＵのポインタの種類はＴＵ−２１ポインタであ
る。フレーム内には情報を収容する７つのＴＵ−２１が
バイト多重により収容されている。以下それぞれのＴＵ
−２１をＴＵ−２１＄ｔｌ〜ＴＵ−２１＃７と称する。 第７図に戻り、ハイウェイ２１０上には上述したＡＵ
−３２フレ一ム信号がバイト同期がとられている状態で
８ビット並列に展開されて入力される。ワンプ吸収部２
０１では実施例１もしくは２に示した方式によりワンプ
をＡＵ−３２ポインタのスタッフに変換し、ハイウェイ
２１１上に送出する。ポインタ処理部２０３はＡＵ−３
２ポインタを検出し、ＶＣ−３２の先頭を検出する。こ
れによりＶＣ−３２内の７つのＴＵ−２１のうちのＴＵ
’−２１＃１の位置がわかる。 バッファ２０２は各ＴＵ−２１毎にバンク分けされてい
る。アドレスとしてはＴＵ−２Ｌ＃１には１０番台を＝
ＴＵ−２１＄ｔ２には２０８台を、ＴＵ−２１＃３には
３０番台を、ＴＵ−２１＃４には４０番台を、Ｔ Ｕ
−２１＃ ５ ニは５０１台を、ＴＵ−２１＃６には６
０番台を、ＴＵ−２１＃７には７０番台を割当てる。そ
して書き込み制御部２０４は各ＴＵ−２１毎にバッファ
２０２への書き込みアドレスを指示する。また読み出し
制御部２０５はＴＵ−２１＃１から順番にバッファ２０
２から読み出す際のアドレスを指示する。この時書き込
み制御部２０４と読み出し制御部２０５は同じクロック
で動作する。 この回路の機能のうちで最も重要なものはＡＵ−３２ポ
インタのスタッフをＴＵ−２１ポインタのＴＵスタッフ
に変換する機能である。この場合ＶＣ−３２内の各ＴＵ
−２１間のフレーム位相差を保存し１時間順序（以下Ｔ
ＳＳＩと称する。）が保証されて入力されるＴＵ−２１
間の出力側におけるＴＳＳＩを保証するためには、各Ｔ
Ｕ−２１のスタッフを同時に実行する必要が有る。すな
わち本実施例の場合ＴＵ−２１は７つ存在するので、７
つのＴＵ−２１に同時にスタッフを実行する必要が有る
。以下その動作について説明する。 まず各ＴＵの読み出しアドレスに対する書き込みアドレ
スの位相関係が第８図に示す（Ａ）の関＝憂にあったと
する。読み出しアドレスと書き込みアドレスの比較は、
第８図に示すように、周期的に時分割多重されるＴＵ−
２１Ｒ］〜＃７の１周期分をブロック化し、ブロック相
−）Ｔ： Ｉｔｌｌでおこなう。 （Ａ）の場合、各゛■”Ｕの読み出しア１−レスとＵき
込みアドレスの差は、ＲＢＬ Ｋ １とＷＢＬＫＩの間
で比較すると５であり、これが通常の関係、即ち、スタ
ッフを実行しない状態であるとする。今この状態でＡＵ
−３２にＡＵポジティブスタッフを１回検出した場合、
ＡＵポジティブスタ、ツバイトはＩ’ ｔＪバッファに
書き込まないため、δき込みが１パイ１〜遅れる。そし
て読み出しア１−レスと書ぎ込みアドレスの位相関係は
第８［７Ｉの（Ｂ）のようになる。名’ｉ’ Ｕの読み
出しアドレスとδき込みア１−レスの位相の比較はやは
りＷ Ｂ Ｌ Ｋ ｌとＩくＢ Ｌ Ｋ １の間で行わ
れるので両名のイ１”ｌ相差は全一１”Ｕ−２１におい
てこの場合も５である。同様に、Ａ Ｕ −３２ポジテ
イブスタツフがＣ′、回生起した場合でも読み出しアド
レスとみき込みアト１７スの位相差は変わらない。ＡＵ
−３２ポジテイブスタツフが７回生起した場合を第８図
の（Ｃ）に示す。 この場合読み出しアドレスとノ′ｉき込みアドレスの位
相の比較はＷＢＬＫＩとＲＢ Ｌ Ｋ ２の間で行うよ
うになる。そしてその位相差は各’Ｉ’ ＴＪにおいて
一斉に４になり、こ狂は５より小さいので、各１゛Ｕに
ポジティブスタッフを実行する指示を位相比較制御部２
０６が出すことがｒ″きる。ずなわＩ−）７個のＡ ｔ
Ｊのポジティブスタッフを７個の−ＦＵに１回ずつ等し
く分配することができる。 −■−記の場合はＡ ＴＪ−３２ポジデイプスタツフを
ＴｔＪのポジティブスタッフに変換する場合の動作につ
いて述べたが、Ａ Ｔ、Ｊ−３２ネガテイブスタツフを
Ｔ Ｕのネガティブスタッノに変換する場合も同様であ
る。本実施例では上記操作ＶよりＡ０３′、２のスタッ
フを各Ｔ Ｕのスタッフ（−等しく変換することができ
るため、’Ｉ’Ｕ間のＴ Ｓ Ｓ Ｉを保証する二とが
可能である。 本発明の第４の実施例を第９図を用いて説明する。本実
施例におけるフレーム位相変換回路は、ハイウェイ３０
４上にパイ１−単位に多重された受イａ信号のＡＵ−４
ポインタインジケーシヨンを検出するポインタ種類判定
部３００と、ハイウｃ ｆ３０４１にバイ）−単位に多
重デ５れへ受信（ｔ）叶のＡＵ −４ポインタにポイン
タ値を挿入・ｌ−７，ボｒンタ挿入部３０１と、フレー
・ム位相変換回路３０２と、ＡＵ−４ポインタ挿入部３
３０３とかｒ）なる。 上記実施例の動作説明の前に、処理対象となと１個号の
ノオーマソ１−について説明する。処ｐＨ対象とする信
号・は国際電信′離島諮問委員会（ＣＣＩＴ１゛）の勧
告０．７０７．７０８，７０９に定められているＳＴＭ
、１フレームである。ＳＴＭ−１フレーム内に用い
ら九るＡ ｔＪの種類はＡＵ−４またはＡＵ−３２であ
る。Ａｔｅ−３２の場合にはＳＴＭ−１内には３つのＡ
Ｕ−３２が収容される。 各ＡＵ−３２に送信される順番にＡ ｔ、ｌ−３２＃
１、ＡＩＪ−３２！７２、ＡＵ−３２＃３のように呼ぶ
ことにする。 第９図に戻って、ＡＵ−４ポインタは、ＡＵ３２構造の
場合のＡＵ−３２４１のポインタが有効でＡ Ｕ −３
２０２とＡＵ−３２＃３のポインタがコンカチネーショ
ンインジケーションである場合ど等しい、し、八か−）
−ＣＡ ｔ、Ｊ −４構造のＳ ＴＭｌ ノ １．
ノ − ム ノーニ Ａ ｔ、、ｉ ；、
’、 ’、ゝ 構；ｉ＋１の ＳＴＭ 、ｉ
フ １ノ −Ａ ヲ１Ｔｉｌ −を０回１烙（□
、（、ＢＩＩ畳゛ｌ ”’（Ｌ’３ ”Ｎ ｅ、Ａ Ｕ
−４］ｓ合ｉ１ ｍ 、ｔｌ、 ４、Ａし丁＝、３２
７訟：、、） 多’Ｒ”ｉれでいるとみ４，６ず３、％
１．、ｒ 、ポインタ種ス４１判定部３００がＡ １
．．７−４かＡ ｔＪ−３２かち・ｍｍ ５１１１−４
− （：３ 、、Ａ ＬＪ−４の場合には、ポインタ種
類判定部３００はポインタ挿入部；３０１に命じてＡ
ｔＪ −４４ニーおいでＡＵ−３２＃１のポインタに相
当する部分からポインタ値を読み取り、そのポインタ値
をＡＵ−４においてＡＵ−３２０２とＡＵ−３２＃３の
ポインタに相当する部分に前もって記入する。そして、
実施例１もしくは実施例２に示した）１ノ一八位相変換
回路３０２に送出する。フレーム位相変換回路３０２は
処理路ｒ後、ＡＵ−４ポインタ挿入部３０３に信号を送
出する。ＡＵ−４ポインタ挿入部３０３は、ポインタ種
類判定部３００からの指示により、ポインタをＡ Ｕ
−４に変更するかＡＵ−３２のままにするかを決定し、
必要ならばポインタの種類を変更する。 以上の動作によりＡＵ−４ポインタとＡＵ−３２ポイイ
ンタを同一の回路で処理できる。 本発明の第５の実施例を第１０図を用いて説明する。本
実施例におけるフレーム位相変換回路は、ハイウェイ４
０４上にバイト単位に多重された受信信号のコンカチネ
ーションインジケーション（以下ＣＩと称する。）を検
出するｃｒ検出部４００と、ハイウェイ４０４上にバイ
ト単位に多重された受信信号のＣＩ部分にポインタ値を
挿入するポインタ挿入部４０１と、フレーム位相変換回
路４０２と、ＣＩ挿入部４０３とからなる。 上記実施例の動作説明の前に、処理対象となる信号のフ
ォーマットについて説明する。処理対象とする信号は国
際電信電話諮問委員会（ＣＣＩＴＴ）の勧告０．７０７
．７０８，７０９に定められているＳＴＭ−１フレーム
である。ＳＴＭ−１フレーム内に用いられる′ｒＵの種
類はＴＵ−２１である。各ＴＵ−２１を送信される順番
にＴＵ−２１４１、ＴＵ−２１＃２．ＴＵ−２１４３、
ＴＵ−２１＄ｔ４．ＴＵ−２１ｔｓ５、ＴＵ−２１０６
、ＴＵ−２１＃７のように呼ぶことにする。ＣＣＩＴＴ
勧告Ｇ７０７．７０８．７０９ ニは、複数信号のフレ
ーム位相関係を保存して伝送するための指示としてコン
カチネーションが定められている。 たとえばＴＵ−２１＃１とＴＵ−２１＃２がコンカチネ
ーションの関係にあるとすれば、ＴＵ−２１＃２のポイ
ンタ部分にはＣＩが表示されている。 コンカチネーションを処理する場合、予めＣＩの部分、
すなわちＴＵ−２１＄ｔ２のポインタ部分にＴＵ−２１
＃１のポインタ値と同じ値を挿入してからフレーム位相
関係を保存するような処理をすれば良い。従って第１０
図に戻り、ｃｒ検出部４００がＴＵ−２１＃２にコンカ
チネーションを検出した場合、ポインタ挿入部４０１に
指示をだし、ＴＵ−２１＃１のポインタと同じ値をＴＵ
−２１＃２のポインタに挿入する。そして実施例３に示
したフレーム位相変換回路４０２に送出する。 ＣＩ挿入部４０３は、ポインタ処理回路４０２において
処理が終了した信号に対し、ＴＵ−２１＃２のポインタ
に再びＣＩの表示を行う。 以上の動作によりコンカチネーションの関係にある信号
を同一のフレーム位相に変換できる。 本発明の第６の実施例を第１１図を用いて説明する０本
実施例は、これまでに説明したスタッフ制御回路を応用
した広帯域信号の伝送システムであり、送信装置５０１
．クロスコネクト装置５０２、受信袋ｆｉ５０３、ＺＸ
ｎ本の伝送路５５１〜５５ｎ、５６１〜５６ｎとから構
成される。送信装置５０１は、ＶＣ−４／Ａｌ１−３２
マツピング回路５１１． ＡＵ−３２／ＳＴＭ−１多重
化回路５１２とから構成される。クロスコネクト装置５
０２は、ＡＵ−３２位相制御回路５２１−５２ｎ、 Ａ
Ｕ−３２クロスコネクトスイツチ５３１とから構成され
る。また、受信装置５０３は、ＡＵ−３２位相制御回路
５４１． ＡＵ−３２デスタツフ ｌｉｑ路５４２、Ａ
Ｕ−３２／ＶＣ−４変換回路５４３とから構成される。 次に１本実施例の動作を述べる。ＶＣ−４／ＡＵ−３２
マツピング回路５１１では、約１５０Ｍｂ／ｓの情報量
を持つＶＣ−４を受信し、約５０Ｍｂ／ｓの容量を持つ
＾Ｕ−３２の３個分にマツピングする。ＳＴＭ−１多重
化回路５１２では、この３個のＡＵ−３２を１個のＳＴ
Ｍ−１に多重化し、伝送路５５１に送出する。 ＡＵ−
３２位相制御回路５２１では、伝送路５５１よりＳＴＭ
−１を受信し、各ＡＵ−３２のフレーム位相をクロスコ
ネクト装置５０２のフレーム位相に一致させる。この際
、これまでの実施例で述べたスタッフ制御方法を用いて
、各＾Ｕ−３２に対し同時にスタッフを施す、 ＡＵ−
３２クロスコネクトスイツチ５３１では、各方路より受
信した信号をＡｌ１−３２単位に行き先方格別にスイッ
チングし、ＳＴＭ−ｎの形式で伝送路５６１〜５６ｎに
送出する。 ＡＵ−３２位相制御回路５４１では、伝送
路５６１よりＳＴＭ−１を受信し、各ＡＵ−３２のフレ
ーム位相を受信装置５０２のフレーム位相に一致させる
。この際、これまでの実施例で述べたスタッフ制御方法
を用いて、各＾Ｕ−３２に対し同時にスタッフを施す、
ＡＵ−３２デスタツフ回路５４２では、バッファを用い
て３個のＡＵ−３２のスタッフを取り除く、スタッフは
各＾Ｕ−３２に同時にかけられているので、スタッフを
取り除く処理は３個のＡＵ−３２ニ対し一括して行う。 ＡＵ−３２／ＶＣ−４変換回路５４３では、３個の＾Ｕ
−３２にマツピングされているＶＣ−４を取りだす。 本実施例では、コンカチネーシ１ンを使用せずに複数の
アトミニスト１ノーシコンユニツ１−を用いて広帯域信
号−を伝送しているため、クロスコネク１へ装置などの
ネッ１−ワーク内の装置においてコンカチネーションの
処理を省略できる効果がある。 ［発明の効果］ 以１−述へたように、本発明では、複数の信号間で位相
変換バッファの制御方法を共通にＬ／、カビ）、位相変
換バッファにおけるスタッフを行わない状態、すなわち
書き込みアドレスと読み出しアドレスの差を唯一とじて
いるため、複数の（，１号を相互のフレーム位相差を保
存したまま伝送し、同一伝送路を経由する信号間の１”
ＳＳＩを保証する二とが■１能である。
ノーム構造を冶″４゛ろ信号の１月ノーｔ１位相を変換
する場合１、″、前記Ｎ個の信ｊ−１・〕す・１．こ独
立にバッファを設け、名バッフｒへの一１″り１ニス、
？ドレスの決定とスタッフ実行の゛（′Ｊ１定勾１１バ
？、／ ）７ごとに独立に行い、各バッノトへのｉ′９
セ、ス−）′ド１ノスの決定方法とバッファへの書き込
みｊ′ド１ノスと読み出しアドレスの差を用いたスタッ
フ実行の判定条件を丙記名フレーム構造を有する信号の
間で同一がっ時間軸」二で一定とし、初期状態における
各バッファへ午える書き込みアドレスと読み出しアドレ
スとの差を各信号に対し等しくし、スタッフを実行しな
い読み出しと書き込みのアドレス差を唯一とすることに
よって達成される。 【作用） Ｎ個の信号ごとに独立に設けたバッファに、時分割多重
されたＮ個のフｌノ・−ム構造を有する入力信号をそれ
ぞれ入カフレーム位相に従って書き込み、出カフレーム
位相に従って読みだす。この際。 初期状態における各バッファへ与える書き込みアドレス
と読み出しアドレスとの差を各信号に対し等しくシ、そ
の後の各バッファへのアクセスアドレスの決定方法を各
信号に対し等しく且つ時間軸上で一定とする。従って、
各信号のバッファを通過する遅延時間が常に等しくなる
ため、各信号のフレーム位相差を保存したままフレーム
位相変換が行なわれる。また、バッファへの書き込みア
ドレスと読み出しアドレスの差を用いたスタッフ実行の
判定条件を前記各フレーム構造を有する信号の間で同一
かつ時間軸−ヒで一定とする。更に、スタッフを実行し
ない読み出しと占き込みのアドレス差を唯一とする。従
って、スタッフによる。フレーム位相のシフトも各信号
において同時に行なわれるため、多重化レベルに起因す
るスタッフは各信号において同時に実行され、信号間で
フレーム位相のずれが生じることはない。 【実施例１ 本発明の第１の実施例を第１図を用いて説明する。本実
施例におけるフレーム位相変換回路は、ハイウェイ３１
上にバイト単位に多重された信号をバイト単位で分離し
ハイウェイ３２．３３．３４に出力する分離部１と、ハ
イウェイ３２上の信号を記憶するエラスティックストア
メモリ（以下ＥＳと称する。）２と、ハイウェイ３３上
の信号を記憶するＥＳ３と、ハイウェイ３４上の信号を
記憶するＥＳ４と、ＥＳ２とＥＳ３とＥＳ４に受信クロ
ック（以下、ＷＣＫと称する。）に従って信号を書き込
む際のアドレスを指示するＥＳ書き込み制御部５と、Ｅ
Ｓ２とＥＳ３とＥ Ｓ ４．から装置クロック（以下、
ＲＣＫと称する。）に従って信号を読み出す際のアドレ
スを指示するＥＳ読み出し制御部６と、ＥＳ２とＥＳ３
とＥＳ４に与える書き込みアドレスと読み出しアドレス
を比較するＥＳ位相比較部７と、ハイウェイ３５上の信
号を記憶するバッファメモリ（以下バッファと称する。 ）１１と、ハイウェイ３６上の信号を記憶するバッファ
１２と、ハイウェイ３７上の信号を記憶するバッファ１
３と、ハイウェイ３５上の信号のポインタ部分を処理す
るポインタ処理部８と。 ハイウェイ３６上の信号のポインタ部分を処理するポイ
ンタ処理部９と、ハイウェイ３７上の信号のポインタ部
分を処理するポインタ処理部１０と、バッファ１１に信
号を書き込む際のアドレスを指示する書き込み制御部１
４と、バッファ１２に信号を書き込む際のアドレスを指
示する書き込み制御部１５と、バッファ１３に信号を書
き込む際のアドレスを指示する書き込み制御部１６と、
バッファ１１から信号を読み出す際のアドレスを指示す
る読み出し制御部１７と、バッファ１２から信号を読み
出す際のアドレスを指示する読み出し制御部１８と、バ
ッファ１３から信号を読み出す際のアドレスを指示する
読み出し制御部１９と、バッファ１１から読み出す信号
に付加するポインタを発生するポインタ発生部２０と、
バッファ１２から読み出す信号に付加するポインタを発
生するポインタ発生部２１と、バッファ１３から読み出
す信号に付加するポインタを発生するポインタ発生部２
２と、バッファ１１に与える書き込みアドレスと読み出
しアドレスとの差によりスタッフ実行を指示するスタッ
フ制御部２３と、バッファ１２に与える書き込みアドレ
スと読み出しアドレスとの差によりスタッフ実行を指示
するスタッフ制御部２４と、バッファ１３に与える書き
込みアドレスと読み出しアドレスとの差によりスタッフ
実行を指示するスタッフ制御部２５と、ハイウェイ３８
上の信号にポインタを挿入するポインタ挿入部２６と、
ハイウェイ３９上の信号にポインタを挿入するポインタ
挿入部２７と、ハイウェイ４０上の信号にポインタを挿
入するポインタ挿入部２８と、前記バッファ１１．１２
．１３の書き込み側フレームカウンタ２９と、前記バッ
ファ１１゜１２．１３の読み出し側フレームカウンタ３
０とにより構成される。 上記実施例の動作説明の前に、処理対象となる信号のフ
ォーマットについて説明する。処理対象とする信号は国
際電信電話諮問委員会（ＣＣＩＴＴ）（７）勧告０．７
０７，７０８，７０９に定められているＳＴＭ−１フレ
ームである。用いられるポインタの種類はＡＵ−３２ポ
インタである。フレーム内には情報を収容する３つのＶ
Ｃ−３２がバイト多重により収容され、ポインタがそれ
ぞれのＶＣ＞３２のＳＴＭ−１フレーム内での先頭位置
を示す。なお−以下では便宜１−５ＡＵ−３２にセクシ
ョンオ−バーヘッドを付加したものをＡ ［１−３２と
呼ぶ。 第１図に戻り、ハイウェイ３１からはＳ Ｔ Ｍ −１
フレ一ム信号がバイト・同期がとられている状態で８ビ
ット並列に展開されて人力される。分離部］はＳＴＭ
１フレームを３個のＡＵ−３２に分離し、ハイウェイ
２３２．３３３．３４七に送出する。 ここでハイウェイ３２−ＬのＡＵ−３２をＡ Ｕ −３
２＃１、ハイウェイ３３１−のＡ Ｕ −３２をＡ Ｕ
３２＃２、ハイウェイ３４１ユのＡ Ｕ−３２をＡ ｔ
、、Ｊ−３２＃３とする。、ＥＳ書ぎ込み制御部５はＷ
ＣＫに従って動作し、１）（記ＡＵ−３２＃１−４３を
それぞれＥＳ２〜Ｅ Ｓ ４に書き込む。この時、ＥＳ
２〜ＥＳ４には同じＭき込みアドレスが与えｒｌれてい
る。ＥＳ読み出し制御部６はＲＣＫに従って動作し、前
記ＡＵ−３２＃１〜＃３をそれぞれＥ Ｓ ２〜ＥＳ４
から読み出す。この時、Ｅ Ｓ ２−ＥＳ４には同じ読
み出しアドレスが与えられている。、二こでＷＣＫとＲ
ＣＫの速度には一般に差があり、その差が前もって定め
た基準を満たさなくなった場合はその変動をＥＳの２度
読みまたは読みとば１．によって吸収する。即ち、ＥＳ
位相比較部７が８き込みアドレスと読み出しアドレスの
比較を行い、両者の接近を検出し−ＥＳの２度読みまた
は読みとげしを指示する。 ＷＣＫに比べＲＣＫの方が速いために読み出しアドレス
が書き込みアドレスに接近した場合、その変化をＥＳ位
相比較部７が検出し、ＥＳの２度読みを行うことによっ
て、スタッフバイｌ−（以下、１ミＳ ｐ Ｓバイト）
を前記各ＡＵ−３２に同時に挿入する。以後これをＥ
Ｓ Ｐ Ｓと呼ぶ。ＥＳＰＳバイ［・を挿入する位置を
第２図に示す。バッファ１１−１ ：ｉには、各ＡＵ−
３２のＶＣ−３２部分のみを８ぎ込む。前記ＥＳＰＳバ
イトはバッファ１１−１３には書き込まない、このため
ＥＳＰＳが発生した場合は、バッファ１１〜１３の書き
込みアドレスと読み出しアドレスとの間に接近が生じ、
その接近をスタッフ制御部２３・−・２５が回１精・に
検出し、Ａ Ｕポジディブスタツノも・−実行４”る。 Ａ ＩＪポジティブスタッフを実行する場ａは（：←：
＋ ＴＴの勧告Ｇ。７０７．７０８、’７０９ ｔ、
一定め６ Ａ （了ポジティブスタッフバイトの位置１
．Ｊ−おいＣｕＡみ出し制御部１７．１８．１９はそれ
（１れバッフγ１−１〜１３からの読み出しを停止りす
る。こｈによりＡ Ｕポジティブスタッフバイトを挿入
する。ただし当該ＡＵ−３２上にすでにスタッフが実行
されている場合には、当該フレームの４フレーム後にス
タッフを実行する。 次にＷＣＫに比べＲＣＫの方が遅いために書ぎ込みアド
レスが読み出しアドレスに接近した場合、その変化をＥ
Ｓ位相比較部７が検出し、セクションオーバーヘッドの
１バイ１−を読みとばず。以下これをＥＳＮＳと呼ぶ。 読みとばしを行う位置を第３図に示ず。結果としてＡＵ
−３２の１フレームが通常より１、バイ１−分短くなる
。バッファＩＪ〜１３には、各ＡＵ−３２のＶＣ−３２
部分のみを書き込む、従って読みとばしが生じた場合、
バッフ）・１１・・１３ｃｆｙｊＪＪ’？込みアドレス
と読み出１−７−ｙ ＋： ＋ノスとの間に同＋＋ｊ＋
：１□、−１′＠近が生じ、その接近をスタッフ制御部
２バ）−：、）、 Ｂ：ｉが同時に検出し、Ａ ｔ−、
Ｊネガ、−イブλイ２？ツノで’ｇ行する。ＡＵネガテ
ィブスタッ、蔓−実行・；百−５′Ｉ音はＣＣＩＴＴの
勧告Ｇ。 ７０゛ｌ、７０Ｂ、′ノ０９ ＬＸニ一定めるＡ ｔＪ
ネガティブスタッフバイトの位置において読み出し制御
部１７．１Ｂ、１９はそれぞれバッファ１１〜】３から
の読み出しを行う。ただし当該ＡＵ−３２上にすでにス
タッフが実行されている場合には、当該フレームの４フ
レーム後にスタッフを実行する。 本実施例ではメモリをＥＳとバッファとに分けることに
より、１方のメモリでクロックの乗せ換えを行い、かつ
ワンダ吸収のためのＥＳの２度読みまたは読みとばしを
実行するかどうかのアナログ的判断を１つの位相比較器
で行うことで各ＡＵ−３２６１〜＃３に同時にスタッフ
を発生させ、後段のバッファでスタッフを実行できるの
で、各ＡＵ−３２間において７１ノ一ム位相を揃えた上
で侭必が可能となる。また独立なフレーム位相を持つ入
力信号に対しては、独立なフレーム位相変換が可能とな
る。 本発明の第２の実施例を第４図を用いて説明する０本実
施例におけるフレーム位相変換回路は、ハイウェイ１１
２上にバイト単位に多重された信号を記憶するバッファ
メモリ（以下ＥＳと称する。）１０１と、ＥＳＩＯＩに
受信クロック（以下、ＷＣＫと称する。）に従って信号
を書き込む際のアドレスを指示するＥＳｉき込み制御部
１０２と、ＥＳＩＯＩから装置クロック（以下、ＲＣＫ
と称する。）に従って信号を読み出す際のアドレスを指
示するＥＳ読み出し制御部１０３と、ＥＳｌｏｌに与え
る書き込みアドレスと読み出しアドレスを比較するＥＳ
位相比較部１０４と、バッファメモリ（以下バッファと
称する。）１０５と、バッファ１０５に信号を多重処理
により書き込む際のアドレスを指示する書き込み制御部
１０７と、バッファ１０５から信号を多重処理により読
み出す際のアドレスを指示する読み出し制御部１０８と
、バッファ１０５に与える書き込みアドレスと読み出し
アドレスとの差により前記読み出し制御部１０８を制御
するスタッフ制御部１０９と、ハイウェイ１１３上の信
号のうちのポインタ部分を処理するポインタ処理部１０
６と、バッファ１゜５から読み出す信号に付加するポイ
ンタを発生するポインタ発生部１１０と、ハイウェイ１
１４上の信号にポインタを挿入するポインタ挿入部１１
１とにより構成される。 処理対象とする信号は国際電信電話諮問委員会（ＣＣＩ
ＴＴ）の勧告Ｇ、７０７．７０８．７０９に定められて
いるＳＴＭ−１フレームであり、ポインタの種類はＡＵ
−３２ポインタである。フレーム内には情報を収容する
３つのＶＣ−３２がバイト多重により収容され、ポイン
タがそれぞれのＶＣ−３２のＳＴＭ−１フレーム内での
先頭位置を示す。なお以下では便宜上、ＡＵ−３２にセ
クションオーバーヘッドを付加したものをＡＵ−３２と
呼ぶことにする。 第４図に戻り、ハイウェイ１１２からは上述したＳＴＭ
−１フレ一ム信号がバイト同期がとられている状態で８
ビット並列に展開されて入力される。ここでＳＴＭ−１
フレーム内の各ＡＵ−３２に番号付けを行い、伝送され
る順番にそれぞれＡＵ−３２８１、ＡＵ−３２３２、Ａ
Ｕ−３２６３とする。ＥＳ書き込み制御部１０２はＷＣ
Ｋに従って動作し、ＳＴＭ−１をＥＳｌｏｌに書き込む
。 ＥＳ読み出し制御部１０３はＲＣＫに従って前記ＡＵ−
３２＃１〜＃３をＥＳＩＯＩから読み出す。 ここでＷＣＫとＲＣＫの速度には一般に差があり、その
差が前もって定めた基準を満たさなくなった場合はその
変動を吸収する。即ち、ＥＳ位相比較部１０４が書き込
みアドレスと読み出しアドレスの比較を行い、両者の接
近を検出し、ＥＳの２度読みまたは読みとばしにより両
者を引き離す。この判断は１フレームに１回だけ読み出
しフレームの特定位置において行う。 ＷＣＫに比べＲＣＫの方が速いために書き込みアドレス
が読み出しアドレスに接近した場合、その変化をＥＳ位
相比較部１０４が検出し、ＥＳの２度読みを行うことに
よってスタッフバイト（以下、ＥＳＰＳバイト）を前記
ＡＵ−３２＃１に挿入する。これを以下ＥＳＰＳと呼ぶ
。ＥＳＰＳバイトを挿入する位置を第２図に示す。バッ
ファ１０５には、各ＡＵ−３２のＶＣ−３２部分のみを
書き込む、前記ＥＳＰＳバイトはバッファ１０５には書
き込まない。このためＥＳＰＳバイトが発生した場合は
、バッファ１０５の書き込み多重処理位相が変化し、Ｅ
ＳＰＳが数回蓄積した場合にＡＵポジティブスタッフを
実行する。その動作を以下に詳細に説明する。バッファ
１０５はＳＴＭ−１フレーム内に多重化されているＡＵ
、−３２単位にバンク分けされている。アドレスとして
はＡＵ−３２６１に１０番台を、ＡＵ−３２＃２には２
０番台を、ＡＵ−３２＃３には３０番台を割当てる。ス
タッフを行うかどうかの判断は書き込みアドレスと読み
出しアドレスの差により判断する。 バッファ１０５へ与えられる読み出しアドレスに対する
書き込みアドレスの位相が当初第５図の（Ａ）の関係に
あったものが、ＷＣＫとＲＣＫの速度の差によるＥＳの
２度読みによって、第５図の（Ｂ ）のように変化する
。ア［・レスの比較は各ＡＵごと＆： ＲＢ Ｌ Ｋ
１とＶｌｌ Ｂ Ｌ Ｋ ３との間で行われる。各ＡＵ
−３２の読み出しアドレスと書キ込みアドレスの差は（
Ａ）の場合も（Ｂ）の場合も５であり、変化していない
。さらにＷＣＫとＲＣＫの速度差が進み、バッファ１０
５へ４えられる読み出しアドレスに対する書き込みアド
レスの位相が第５図の（Ｂ）の関係にあったものが第５
図の（Ｃ）のように変化したする９ 二の場合もＲＢＬ
ＫＩとＷＢＬＫＩを比較するので各ＡＵ−３２の読み出
しアドレスと書き込みアドレスの差は変化しない。さら
にＷＣＫとＲＣＫの速度差が進み。 バッファ］−０５へ与えられる読み出しアドレスに対す
る書き込み７１−レスの位相が第５図の（Ｃ）の関係に
あったものが第５図の（Ｔ））のよう１，３変化したす
る９この場合、スタッフ制御部】１９はＲＢ Ｌ Ｋ
２とＷＢＬＫＩとの間でアト１７スを比較する。この時
、初めて各Ａ Ｕ −３２の読み出しアドレスと書き込
みアドレスの差に変化が−・斉に起こる。つまり今まで
５であったものがここで４になる。その変化をスタッフ
制御部１０９が検出し−ＡＵ−３２＃１−１３３を読み
出す際にＡＵポジティブスタッフを実行する。即ち、Ｃ
ＣＩＴＴの勧告Ｇ、７０７．７０８．７０９に定めるＡ
Ｕポジティブスタッフバイ１への位置において読み出
し制御部１０Ｂはバッファ１．０５からの読み出しを停
止する。これによりＡ ＬＪポジティブスタッフバイト
を挿入する。ただし当該ＡＵ−３２−Ｆ、にずでにスタ
ッフが実行されている場合に目、当該フレームの４フレ
ーム後にスタッフを実行する。 次にＷＣＫに比べＲＣＫの方が遅いために書きｉΔみア
ドレスが読み出しアドレスに接近した場合、その変化を
ＥＳ位相比較部１０４が検出し、前記Ａ Ｕ −３２＃
、１に対し読みとばしを行う。：れを以下Ｅ Ｓ Ｎ
Ｓと呼ぶ。Ｅ Ｓ Ｎ Ｓを実行する位置を第３図に
示す。バッファ１０５には、各Ａ Ｕ −３２のＶＣ−
３２部分のみをＮぎ込む。前記ＥＳＮＳ実行時はフレー
ム長が通常時より１バイト分短くなる。このためＥ Ｓ
Ｎ Ｓ時は、署き込みの多重処理位相が変化し、ＥＳ
ＮＳが数回蓄積した場合にバッファ１０５のδき込みア
ドレスとじり１１み出Ｉ７、アドレスとの間に接近が生
ｌ−２、ｔの接近をスタッフ制御部１０９が検出し、Ａ
Ｕネノｆティン′人・つ？ラフを実行する。その動作を
以下に詳細Ｕ、説明４ろ５゜バッファ１０５はＳ Ｔ
Ｍ−１−） Ｉｉ−ム内（，４−イｒ在−４るＡＵ−３
２単位にバンク分けさｆｙでいる。アドレスとしてはＡ
Ｕ−３２＃１に１０番台を、Ａ Ｕ−３２＃２には２０
番台を、ＡＵ−３２３３に１．３０番台を割当てる。ス
タッフを行うかどうかの判断は書き込みアドレスと読み
出しアト）ノスの差により判断する。バッファ】０５へ
怪えられる読み出しアドレスに対する書き込みアドレス
の位相が当初第６図の（Ａ）の関係にあったものが、Ｗ
ＣＫとＲＣＫの速度の差によるＥＳの読みとばしによっ
て、第６図の（■３）のように変化する。アドレスの比
較は各ＡＵごとにＲＢＬＫｌとＷＢＩ、Ｋ１−との間で
行う。各Ａ Ｕ−３２の読み出しアドレスと書き込みア
ドレスの差は（Ａ）の場合も（Ｂ）の場合も５であり、
変化していない。さらにＷＣＫとＲＣＫの速度差が進み
、バッファ１０５へ勺メられる読み出１２ｒドレスに対
する書き込み７１・１ノスの位÷１１が第Ｆ３ （λ１
の（Ｂ）の関係番、二島っんしのが第０１１の（（゛）
θ）、１、う１、こ変化した１゛る。 θ） ４ｉ％合Ｉｌ’ｆ＜ Ｅへ１．、 ！＜ １ 、
ｌ：、 ’＋人！１匁１− Ｋ １との間でアト１、ノ
スら４二比較ずイ′）θ）Ｔ：ｆ、ｉ−ΔＣＪ −３２
の読み出しアドレスと書き込みアミテレλの差は変化し
ない６さらにＷＣＫとＲＣＫの速度差が進み６バツフア
１０５へ与えられる読み出しアドレスに対する書き込み
アドレスの位相が第６図の（Ｃ）の関係にあったものが
第６図の（Ｄ）のように変化したする。 この場合はＲＢＬＫＯとＷＢＬ、Ｋ１を比較する。 ここで各ＡＵ−３２の読み出しアドレスと書き込みアド
レスの差番こ変化が一斉に起こる。つまり今まで５であ
ったものがここで６になる。その変化をスタッフ制御部
１０９が検出し、ｐ、Ｕ−３２＄ｔ１− ＃ ３を読み
出す際にＡ ＴＪネガティブスタッフを実行する。即ち
、ＣＣＩＴＴの勧告Ｇ、７０７゜７０８．７０９に定め
るＡＵネガティブスタッフの位げにおいて読み出し制御
部１０８はバッファ１０５からの読み出しを行う。ただ
し当該Ａ ＴＪ −３２上にすでにジャスティフィケー
ションが実行されている場合には、当該フレームの４フ
レーム後にスタッフを実行する。 本実施例ではメモリを分けることにより、１方のバッフ
ァでクロックの乗せ換えを行い、かつワンプ吸収のため
のＥＳの２度読みまたは読みとばしを実行するかどうか
の判断を１つの位相比較器で行うことにより、後段のメ
モリにおいて各ＡＵ−３２３１１〜＃３に同時にスタッ
フを発生させることができるので、各ＡＵ−３２間にお
いてフレーム位相を保存したままフレーム位相変換が行
われる。 本発明の第３の実施例を第７図を用いて説明する。本実
施例におけるフレーム位相変換回路は。 ハイウェイ２１０上にバイト単位に同期がとられた状態
で８ビット並列に展開された受信信号のワンプを吸収す
るワンプ吸収部２０１と、ハイウェイ２１１上の信号を
多重処理により記憶するバッファ２０２と、ハイウェイ
２１１上の信号のポインタを多重処理するポインタ処理
部２０３と、ハイウェイ２１１上の信号をバッファ２０
２に書き込む際の書き込みアドレスを指示する書き込み
制御部２０４と、バッファ２０２から信号を読み出す際
のアドレスを指示する読み出し制御部２０５と、バッフ
ァに与える書き込みアドレスと読み出しアドレスを多重
処理により比較し前記読み出し制御部２０５を制御する
位相比較部２０６と、バッファ２０２から読み出す信号
に付加するポインタを発生するポインタ発生部２０７と
、ポインタ発生部からのポインタ値をハイウェイ２１２
上の信号に挿入するポインタ挿入部２０８により構成さ
れる。 上記実施例の動作説明の前に、処理対象となる信号のフ
ォーマットについて説明する。処理対象とする信号は国
際電信電話諮問委員会（ＣＣＩＴＴ）の勧告Ｇ、７０７
，７０８．７０９に定められているＡＵ−３２にセクシ
ョンオーバーヘッドを付加したフレーム（以下、ＡＵ−
３２フレームと称する。）である、ＶＣ−３２内に用い
られるＴＵのポインタの種類はＴＵ−２１ポインタであ
る。フレーム内には情報を収容する７つのＴＵ−２１が
バイト多重により収容されている。以下それぞれのＴＵ
−２１をＴＵ−２１＄ｔｌ〜ＴＵ−２１＃７と称する。 第７図に戻り、ハイウェイ２１０上には上述したＡＵ
−３２フレ一ム信号がバイト同期がとられている状態で
８ビット並列に展開されて入力される。ワンプ吸収部２
０１では実施例１もしくは２に示した方式によりワンプ
をＡＵ−３２ポインタのスタッフに変換し、ハイウェイ
２１１上に送出する。ポインタ処理部２０３はＡＵ−３
２ポインタを検出し、ＶＣ−３２の先頭を検出する。こ
れによりＶＣ−３２内の７つのＴＵ−２１のうちのＴＵ
’−２１＃１の位置がわかる。 バッファ２０２は各ＴＵ−２１毎にバンク分けされてい
る。アドレスとしてはＴＵ−２Ｌ＃１には１０番台を＝
ＴＵ−２１＄ｔ２には２０８台を、ＴＵ−２１＃３には
３０番台を、ＴＵ−２１＃４には４０番台を、Ｔ Ｕ
−２１＃ ５ ニは５０１台を、ＴＵ−２１＃６には６
０番台を、ＴＵ−２１＃７には７０番台を割当てる。そ
して書き込み制御部２０４は各ＴＵ−２１毎にバッファ
２０２への書き込みアドレスを指示する。また読み出し
制御部２０５はＴＵ−２１＃１から順番にバッファ２０
２から読み出す際のアドレスを指示する。この時書き込
み制御部２０４と読み出し制御部２０５は同じクロック
で動作する。 この回路の機能のうちで最も重要なものはＡＵ−３２ポ
インタのスタッフをＴＵ−２１ポインタのＴＵスタッフ
に変換する機能である。この場合ＶＣ−３２内の各ＴＵ
−２１間のフレーム位相差を保存し１時間順序（以下Ｔ
ＳＳＩと称する。）が保証されて入力されるＴＵ−２１
間の出力側におけるＴＳＳＩを保証するためには、各Ｔ
Ｕ−２１のスタッフを同時に実行する必要が有る。すな
わち本実施例の場合ＴＵ−２１は７つ存在するので、７
つのＴＵ−２１に同時にスタッフを実行する必要が有る
。以下その動作について説明する。 まず各ＴＵの読み出しアドレスに対する書き込みアドレ
スの位相関係が第８図に示す（Ａ）の関＝憂にあったと
する。読み出しアドレスと書き込みアドレスの比較は、
第８図に示すように、周期的に時分割多重されるＴＵ−
２１Ｒ］〜＃７の１周期分をブロック化し、ブロック相
−）Ｔ： Ｉｔｌｌでおこなう。 （Ａ）の場合、各゛■”Ｕの読み出しア１−レスとＵき
込みアドレスの差は、ＲＢＬ Ｋ １とＷＢＬＫＩの間
で比較すると５であり、これが通常の関係、即ち、スタ
ッフを実行しない状態であるとする。今この状態でＡＵ
−３２にＡＵポジティブスタッフを１回検出した場合、
ＡＵポジティブスタ、ツバイトはＩ’ ｔＪバッファに
書き込まないため、δき込みが１パイ１〜遅れる。そし
て読み出しア１−レスと書ぎ込みアドレスの位相関係は
第８［７Ｉの（Ｂ）のようになる。名’ｉ’ Ｕの読み
出しアドレスとδき込みア１−レスの位相の比較はやは
りＷ Ｂ Ｌ Ｋ ｌとＩくＢ Ｌ Ｋ １の間で行わ
れるので両名のイ１”ｌ相差は全一１”Ｕ−２１におい
てこの場合も５である。同様に、Ａ Ｕ −３２ポジテ
イブスタツフがＣ′、回生起した場合でも読み出しアド
レスとみき込みアト１７スの位相差は変わらない。ＡＵ
−３２ポジテイブスタツフが７回生起した場合を第８図
の（Ｃ）に示す。 この場合読み出しアドレスとノ′ｉき込みアドレスの位
相の比較はＷＢＬＫＩとＲＢ Ｌ Ｋ ２の間で行うよ
うになる。そしてその位相差は各’Ｉ’ ＴＪにおいて
一斉に４になり、こ狂は５より小さいので、各１゛Ｕに
ポジティブスタッフを実行する指示を位相比較制御部２
０６が出すことがｒ″きる。ずなわＩ−）７個のＡ ｔ
Ｊのポジティブスタッフを７個の−ＦＵに１回ずつ等し
く分配することができる。 −■−記の場合はＡ ＴＪ−３２ポジデイプスタツフを
ＴｔＪのポジティブスタッフに変換する場合の動作につ
いて述べたが、Ａ Ｔ、Ｊ−３２ネガテイブスタツフを
Ｔ Ｕのネガティブスタッノに変換する場合も同様であ
る。本実施例では上記操作ＶよりＡ０３′、２のスタッ
フを各Ｔ Ｕのスタッフ（−等しく変換することができ
るため、’Ｉ’Ｕ間のＴ Ｓ Ｓ Ｉを保証する二とが
可能である。 本発明の第４の実施例を第９図を用いて説明する。本実
施例におけるフレーム位相変換回路は、ハイウェイ３０
４上にパイ１−単位に多重された受イａ信号のＡＵ−４
ポインタインジケーシヨンを検出するポインタ種類判定
部３００と、ハイウｃ ｆ３０４１にバイ）−単位に多
重デ５れへ受信（ｔ）叶のＡＵ −４ポインタにポイン
タ値を挿入・ｌ−７，ボｒンタ挿入部３０１と、フレー
・ム位相変換回路３０２と、ＡＵ−４ポインタ挿入部３
３０３とかｒ）なる。 上記実施例の動作説明の前に、処理対象となと１個号の
ノオーマソ１−について説明する。処ｐＨ対象とする信
号・は国際電信′離島諮問委員会（ＣＣＩＴ１゛）の勧
告０．７０７．７０８，７０９に定められているＳＴＭ
、１フレームである。ＳＴＭ−１フレーム内に用い
ら九るＡ ｔＪの種類はＡＵ−４またはＡＵ−３２であ
る。Ａｔｅ−３２の場合にはＳＴＭ−１内には３つのＡ
Ｕ−３２が収容される。 各ＡＵ−３２に送信される順番にＡ ｔ、ｌ−３２＃
１、ＡＩＪ−３２！７２、ＡＵ−３２＃３のように呼ぶ
ことにする。 第９図に戻って、ＡＵ−４ポインタは、ＡＵ３２構造の
場合のＡＵ−３２４１のポインタが有効でＡ Ｕ −３
２０２とＡＵ−３２＃３のポインタがコンカチネーショ
ンインジケーションである場合ど等しい、し、八か−）
−ＣＡ ｔ、Ｊ −４構造のＳ ＴＭｌ ノ １．
ノ − ム ノーニ Ａ ｔ、、ｉ ；、
’、 ’、ゝ 構；ｉ＋１の ＳＴＭ 、ｉ
フ １ノ −Ａ ヲ１Ｔｉｌ −を０回１烙（□
、（、ＢＩＩ畳゛ｌ ”’（Ｌ’３ ”Ｎ ｅ、Ａ Ｕ
−４］ｓ合ｉ１ ｍ 、ｔｌ、 ４、Ａし丁＝、３２
７訟：、、） 多’Ｒ”ｉれでいるとみ４，６ず３、％
１．、ｒ 、ポインタ種ス４１判定部３００がＡ １
．．７−４かＡ ｔＪ−３２かち・ｍｍ ５１１１−４
− （：３ 、、Ａ ＬＪ−４の場合には、ポインタ種
類判定部３００はポインタ挿入部；３０１に命じてＡ
ｔＪ −４４ニーおいでＡＵ−３２＃１のポインタに相
当する部分からポインタ値を読み取り、そのポインタ値
をＡＵ−４においてＡＵ−３２０２とＡＵ−３２＃３の
ポインタに相当する部分に前もって記入する。そして、
実施例１もしくは実施例２に示した）１ノ一八位相変換
回路３０２に送出する。フレーム位相変換回路３０２は
処理路ｒ後、ＡＵ−４ポインタ挿入部３０３に信号を送
出する。ＡＵ−４ポインタ挿入部３０３は、ポインタ種
類判定部３００からの指示により、ポインタをＡ Ｕ
−４に変更するかＡＵ−３２のままにするかを決定し、
必要ならばポインタの種類を変更する。 以上の動作によりＡＵ−４ポインタとＡＵ−３２ポイイ
ンタを同一の回路で処理できる。 本発明の第５の実施例を第１０図を用いて説明する。本
実施例におけるフレーム位相変換回路は、ハイウェイ４
０４上にバイト単位に多重された受信信号のコンカチネ
ーションインジケーション（以下ＣＩと称する。）を検
出するｃｒ検出部４００と、ハイウェイ４０４上にバイ
ト単位に多重された受信信号のＣＩ部分にポインタ値を
挿入するポインタ挿入部４０１と、フレーム位相変換回
路４０２と、ＣＩ挿入部４０３とからなる。 上記実施例の動作説明の前に、処理対象となる信号のフ
ォーマットについて説明する。処理対象とする信号は国
際電信電話諮問委員会（ＣＣＩＴＴ）の勧告０．７０７
．７０８，７０９に定められているＳＴＭ−１フレーム
である。ＳＴＭ−１フレーム内に用いられる′ｒＵの種
類はＴＵ−２１である。各ＴＵ−２１を送信される順番
にＴＵ−２１４１、ＴＵ−２１＃２．ＴＵ−２１４３、
ＴＵ−２１＄ｔ４．ＴＵ−２１ｔｓ５、ＴＵ−２１０６
、ＴＵ−２１＃７のように呼ぶことにする。ＣＣＩＴＴ
勧告Ｇ７０７．７０８．７０９ ニは、複数信号のフレ
ーム位相関係を保存して伝送するための指示としてコン
カチネーションが定められている。 たとえばＴＵ−２１＃１とＴＵ−２１＃２がコンカチネ
ーションの関係にあるとすれば、ＴＵ−２１＃２のポイ
ンタ部分にはＣＩが表示されている。 コンカチネーションを処理する場合、予めＣＩの部分、
すなわちＴＵ−２１＄ｔ２のポインタ部分にＴＵ−２１
＃１のポインタ値と同じ値を挿入してからフレーム位相
関係を保存するような処理をすれば良い。従って第１０
図に戻り、ｃｒ検出部４００がＴＵ−２１＃２にコンカ
チネーションを検出した場合、ポインタ挿入部４０１に
指示をだし、ＴＵ−２１＃１のポインタと同じ値をＴＵ
−２１＃２のポインタに挿入する。そして実施例３に示
したフレーム位相変換回路４０２に送出する。 ＣＩ挿入部４０３は、ポインタ処理回路４０２において
処理が終了した信号に対し、ＴＵ−２１＃２のポインタ
に再びＣＩの表示を行う。 以上の動作によりコンカチネーションの関係にある信号
を同一のフレーム位相に変換できる。 本発明の第６の実施例を第１１図を用いて説明する０本
実施例は、これまでに説明したスタッフ制御回路を応用
した広帯域信号の伝送システムであり、送信装置５０１
．クロスコネクト装置５０２、受信袋ｆｉ５０３、ＺＸ
ｎ本の伝送路５５１〜５５ｎ、５６１〜５６ｎとから構
成される。送信装置５０１は、ＶＣ−４／Ａｌ１−３２
マツピング回路５１１． ＡＵ−３２／ＳＴＭ−１多重
化回路５１２とから構成される。クロスコネクト装置５
０２は、ＡＵ−３２位相制御回路５２１−５２ｎ、 Ａ
Ｕ−３２クロスコネクトスイツチ５３１とから構成され
る。また、受信装置５０３は、ＡＵ−３２位相制御回路
５４１． ＡＵ−３２デスタツフ ｌｉｑ路５４２、Ａ
Ｕ−３２／ＶＣ−４変換回路５４３とから構成される。 次に１本実施例の動作を述べる。ＶＣ−４／ＡＵ−３２
マツピング回路５１１では、約１５０Ｍｂ／ｓの情報量
を持つＶＣ−４を受信し、約５０Ｍｂ／ｓの容量を持つ
＾Ｕ−３２の３個分にマツピングする。ＳＴＭ−１多重
化回路５１２では、この３個のＡＵ−３２を１個のＳＴ
Ｍ−１に多重化し、伝送路５５１に送出する。 ＡＵ−
３２位相制御回路５２１では、伝送路５５１よりＳＴＭ
−１を受信し、各ＡＵ−３２のフレーム位相をクロスコ
ネクト装置５０２のフレーム位相に一致させる。この際
、これまでの実施例で述べたスタッフ制御方法を用いて
、各＾Ｕ−３２に対し同時にスタッフを施す、 ＡＵ−
３２クロスコネクトスイツチ５３１では、各方路より受
信した信号をＡｌ１−３２単位に行き先方格別にスイッ
チングし、ＳＴＭ−ｎの形式で伝送路５６１〜５６ｎに
送出する。 ＡＵ−３２位相制御回路５４１では、伝送
路５６１よりＳＴＭ−１を受信し、各ＡＵ−３２のフレ
ーム位相を受信装置５０２のフレーム位相に一致させる
。この際、これまでの実施例で述べたスタッフ制御方法
を用いて、各＾Ｕ−３２に対し同時にスタッフを施す、
ＡＵ−３２デスタツフ回路５４２では、バッファを用い
て３個のＡＵ−３２のスタッフを取り除く、スタッフは
各＾Ｕ−３２に同時にかけられているので、スタッフを
取り除く処理は３個のＡＵ−３２ニ対し一括して行う。 ＡＵ−３２／ＶＣ−４変換回路５４３では、３個の＾Ｕ
−３２にマツピングされているＶＣ−４を取りだす。 本実施例では、コンカチネーシ１ンを使用せずに複数の
アトミニスト１ノーシコンユニツ１−を用いて広帯域信
号−を伝送しているため、クロスコネク１へ装置などの
ネッ１−ワーク内の装置においてコンカチネーションの
処理を省略できる効果がある。 ［発明の効果］ 以１−述へたように、本発明では、複数の信号間で位相
変換バッファの制御方法を共通にＬ／、カビ）、位相変
換バッファにおけるスタッフを行わない状態、すなわち
書き込みアドレスと読み出しアドレスの差を唯一とじて
いるため、複数の（，１号を相互のフレーム位相差を保
存したまま伝送し、同一伝送路を経由する信号間の１”
ＳＳＩを保証する二とが■１能である。
第１図、第４図、第７Ｌｍ、第９図、第１０図は、いず
れも本発明によるスタッフ制御回路の実施例の構成を示
す図、また、第１１図は実施例にに示した伝送システム
の構成例を示す図、第２図および第３図はいずれも本発
明による実施例１および実施例２の動作を説明する図、
また、第５図および第６図はいずれ４Ｊ＊発明による実
施例２の動作を説明する図、また、第８図は本発明によ
る実施例３の動作を説明する図である。 符号の説明 第１図 １ 分瀬部 ２〜４ エラスティックストアメモリ（ＥＳ）５ Ｅ
Ｓ書き込み制御部 ６ ＥＳ読み出し制御部 ７ＥＳ位相比較部 ８〜１０ ポインタ処理部 １１〜１３ バッファ １４〜１６ 書き込み制御部 １７〜Ｊ９ 読み出し制御部 ２０−２２ ポインタ発生部 ２３〜２５ スタッフ制御部 ２６−２８ ポインタ挿入部 ２９ δき込み側フ１ノ−ムカウンタ ３０ 読み出し側フレームカウンタ ３１〜４３ ハイウェイ 第４図 １０１ エラスティックストへｊ′ス壬り （Ｅ ！：
）１０２ ＥＳ層き込み制御部 １０３ＥＳ読み出し制御部 １０４ ＥＳ位相比較部 １０５ バッファ １０６ ポインタ処理部 】０７ 書き込み制御部 １０８ 読み出し制御部 １０９ スタッフ制御部 １１０ ポインタ発生部 １】１ ポインタ挿入部 １１２〜１１５ ハイウェイ １１６ バッファへの書き込みアドレス１１７ バッフ
ァへの読み出しアドレス第７図 ２０１ ワンダ吸収部 ２０２ バッノＩ ２Ｏ３ポイン！ｌりｔす′）Ｊ部 ２０４ −７Ｆ ｉり）へ・・２＾ｉｔ；！＋ ｆ・１
１部２０５ 読７ｆ 出１ｙ ｊ％！、ｉ Ｌ、１ｌｌ
ｉ ＯＩ！２０６ 位相比１．“交部 ２０ ’７ ポインタ発生部 ２０８ ポインタ挿入部 ２ ］、 Ｏ〜２１３ ハイウェイ 第９図 ３００ ポインタ種類判定部 ３０１ ポインタ挿入部 ３０２ フレーム位相変換回路 ３０３ ＡＵ−４ポインタ挿入部 ３０４〜３０７ ハイウェイ 第１０図 ４００ ＣＩ検出部 ４０１ ポインタ挿入部 ４０２ フレーム位相変換回路 ４０３ ＣＩ挿入部 ４．０４〜４０７ ハイウェイ 第１１図 ５０１ 送信装置 ５０２ クロスコネクト装置 ５０３ 受信装置 ５１１ ＶＣ−４／ＡＵ−３２マツピング回路５１２
ＡＵ−３２／ＳＴＭ−１多重化回路５２１〜５２ｎ
ＡＵ−３２位相制御回路５３１ ＡＵ−３２クロ
スコネクトスイツチ５５１〜５５ｎ 伝送路 ５６１〜５６ｎ 伝送路 ５４１ ＡＵ−３２位相制御回路 ５４２ ＡＵ−３２デスタッフ回路
れも本発明によるスタッフ制御回路の実施例の構成を示
す図、また、第１１図は実施例にに示した伝送システム
の構成例を示す図、第２図および第３図はいずれも本発
明による実施例１および実施例２の動作を説明する図、
また、第５図および第６図はいずれ４Ｊ＊発明による実
施例２の動作を説明する図、また、第８図は本発明によ
る実施例３の動作を説明する図である。 符号の説明 第１図 １ 分瀬部 ２〜４ エラスティックストアメモリ（ＥＳ）５ Ｅ
Ｓ書き込み制御部 ６ ＥＳ読み出し制御部 ７ＥＳ位相比較部 ８〜１０ ポインタ処理部 １１〜１３ バッファ １４〜１６ 書き込み制御部 １７〜Ｊ９ 読み出し制御部 ２０−２２ ポインタ発生部 ２３〜２５ スタッフ制御部 ２６−２８ ポインタ挿入部 ２９ δき込み側フ１ノ−ムカウンタ ３０ 読み出し側フレームカウンタ ３１〜４３ ハイウェイ 第４図 １０１ エラスティックストへｊ′ス壬り （Ｅ ！：
）１０２ ＥＳ層き込み制御部 １０３ＥＳ読み出し制御部 １０４ ＥＳ位相比較部 １０５ バッファ １０６ ポインタ処理部 】０７ 書き込み制御部 １０８ 読み出し制御部 １０９ スタッフ制御部 １１０ ポインタ発生部 １】１ ポインタ挿入部 １１２〜１１５ ハイウェイ １１６ バッファへの書き込みアドレス１１７ バッフ
ァへの読み出しアドレス第７図 ２０１ ワンダ吸収部 ２０２ バッノＩ ２Ｏ３ポイン！ｌりｔす′）Ｊ部 ２０４ −７Ｆ ｉり）へ・・２＾ｉｔ；！＋ ｆ・１
１部２０５ 読７ｆ 出１ｙ ｊ％！、ｉ Ｌ、１ｌｌ
ｉ ＯＩ！２０６ 位相比１．“交部 ２０ ’７ ポインタ発生部 ２０８ ポインタ挿入部 ２ ］、 Ｏ〜２１３ ハイウェイ 第９図 ３００ ポインタ種類判定部 ３０１ ポインタ挿入部 ３０２ フレーム位相変換回路 ３０３ ＡＵ−４ポインタ挿入部 ３０４〜３０７ ハイウェイ 第１０図 ４００ ＣＩ検出部 ４０１ ポインタ挿入部 ４０２ フレーム位相変換回路 ４０３ ＣＩ挿入部 ４．０４〜４０７ ハイウェイ 第１１図 ５０１ 送信装置 ５０２ クロスコネクト装置 ５０３ 受信装置 ５１１ ＶＣ−４／ＡＵ−３２マツピング回路５１２
ＡＵ−３２／ＳＴＭ−１多重化回路５２１〜５２ｎ
ＡＵ−３２位相制御回路５３１ ＡＵ−３２クロ
スコネクトスイツチ５５１〜５５ｎ 伝送路 ５６１〜５６ｎ 伝送路 ５４１ ＡＵ−３２位相制御回路 ５４２ ＡＵ−３２デスタッフ回路
Claims (1)
- 【特許請求の範囲】 １、時分割多重されたＮ個（ただし、Ｎは正の整数）の
フレーム構造を有する信号のフレーム位相を変換する方
法であって、前記Ｎ個の信号ごとに独立にバッファを設
け、各バッファへのアクセスアドレスの決定とスタッフ
実行の判定を各バッファごとに独立に行い、バッファへ
の書き込みアドレスと読み出しアドレスの差によってス
タッフ実行を判定する場合に、各バッフアへのアクセス
アドレスの決定方法とスタッフ実行の判定条件が前記各
フレーム構造を有する信号の間で同一で、かつ時間軸上
で一定であり、初期状態における各バッファへ与える書
き込みアドレスと読み出しアドレスとの差が前記各フレ
ーム構造を有する信号に対し等しいことを特徴とするフ
レーム位相変換方法。 ２、時分割多重されたＮ個のフレーム構造を有する信号
を第１のクロックに従ってバッファに書き込み、第２の
クロックに従って前記バッファから読み出す場合に、第
１のクロックと第２のクロックの速度の差をスタッフに
より吸収するフレーム位相変換方法であって、スタッフ
実行の判定条件が前記各フレーム構造を有する信号の間
で同一で、かつ時間に対して一定であり、初期状態にお
ける書き込みアドレスと読み出しアドレスとの差が前記
各信号に対し等しく、スタッフ実行の判定条件が前記バ
ッファの現在の入出力アドレスにのみ依存することを特
徴とするフレーム位相変換方法。 ３、特許請求の範囲第１項又は第２項において、前記バ
ッファにおけるスタッフを実行しない読み出しアドレス
と書き込みアドレスの差が唯一であることを特徴とする
フレーム位相変換方法。 ４、特許請求の範囲第１項、第２項又は第３項において
、前記フレーム構造を有する信号は、ＣＣＩＴＴ勧告Ｇ
．７０９に定めるところのアドミニストレーシヨンユニ
ットまたはトリビュータリユニットであるフレーム位相
変換方法。 ５、特許請求の範囲第１項、第２項又は第３項において
、スタッフ実行の判定条件を前記時分割多重されたＮ個
（ただし、Ｎは正の整数）のフレーム構造を有する信号
の間で同一にする方法は、前記時分割多重されたＮ個の
フレーム構造を有する信号をフレーム位相を揃えた状態
に各々分離し、スタッフを行うかどうかの判定を分離し
た各々の信号に対し同時に行うことであることを特徴と
するフレーム位相変換方法。 ６、特許請求の範囲第２項又は第３項において、スタッ
フ実行の判定条件を前記時分割多重されたＮ個（ただし
、Ｎは正の整数）のフレーム構造を有する信号の間で同
一にする方法は、前記第１のクロックと第２のクロック
の速度に差がある場合は前記バッファを２段に分け、前
段のバッファで多重化されているレベルで第１のクロッ
クから第２のクロックへの乗せ換えを行い、前段バッフ
ァのアクセスアドレスにより該前段バッファの２度読み
または読みとばしをし、後段のバッファにおいて第２の
クロックによる書き込み及び読み出しを行い、かつ前記
Ｎ個の信号の各々が独立にスタッフ実行を判定すること
を特徴とするフレーム位相変換方法。 ７、特許請求の範囲第４項において、前記時分割多重さ
れたＮ個（ただし、Ｎは正の整数）のフレーム構造を有
する信号がＣＣＩＴＴ勧告Ｇ．７０９に定めるＡＵ−４
である場合は、前記ＡＵ−４のポインタ値を３個のＡＵ
−３２ポインタとして記入したうえでＡＵ−３２単位に
スタッフ処理を行うことを特徴とするフレーム位相変換
方法。 ８、特許請求の範囲第４項において、前記時分割多重さ
れたＮ個（ただし、Ｎは正の整数）のフレーム構造を有
する信号間にＣＣＩＴＴ勧告Ｇ．７０９に定めるコンカ
チネーションが存在する場合は、コンカチネーションさ
れている信号のポインタに先頭の信号と同じポインタ値
を与えてからスタッフ処理を行うことを特徴とするフレ
ーム位相変換方法。 ９、時分割多重されたＮ個（ただし、Ｎは正の整数）の
フレーム構造を有する信号をＮ個の信号に分離しＮ本の
ハイウェイに各々送出する分離回路と、前記Ｎ本のハイ
ウェイ上の信号を記憶するＮ個の第１のメモリと、前記
Ｎ個の第１のメモリに第１のクロックに従って信号を書
き込む際の共通の書き込みアドレスを指示する１個の書
き込み制御回路と、前記Ｎ個の第１のメモリから第２の
クロックに従って信号を読み出す際の共通の読み出しア
ドレスを指示する１個の読み出し制御回路と、前記Ｎ個
のメモリに与える書き込みアドレスと読み出しアドレス
とを比較し、前記第１のメモリの２度読みまたは読みと
ばしを行うかどうかを判定する第１の位相比較器と、前
記Ｎ個の第１のメモリから読み出されたＮ個の信号を記
憶するＮ個の第２のメモリと、前記Ｎ個の第２のメモリ
の各々に前記第２のクロック従って信号を書き込む際の
書き込みアドレスを指示するＮ個の第２の書き込み制御
回路と、前記Ｎ個の第２のメモリから前記第２のクロッ
クに従って信号を読み出す際の読み出しアドレスを指示
するＮ個の第２の読み出し制御回路と、前記Ｎ個の第２
のメモリに与える書き込みアドレスと読み出しアドレス
を各々比較しスタッフを行うかどうかを判定するＮ個の
第２の位相比較器とからなるフレーム位相変換回路。 １０、時分割多重されたＮ個（ただし、Ｎは正の整数）
のフレーム構造を有する信号をＮ個の信号に分離しＮ本
のハイウェイに各々送出する分離回路と、前記Ｎ本のハ
イウェイ上の信号を第１のクロックに従って記憶するＮ
個のメモリと、前記Ｎ個のメモリに第１のクロックに従
って信号を書き込む際の書き込みアドレスを指示するＮ
個の書き込み制御回路と、前記Ｎ個のメモリから前記第
１のクロックに従って信号を読み出す際の読み出しアド
レスを指示するＮ個の読み出し制御回路と、前記Ｎ個の
メモリに与える書き込みアドレスと読み出しアドレスと
比較し、かつその比較を前記Ｎ個の信号に対し同時に行
うことによりスタッフを行うかどうかを判定するＮ個の
位相比較器とからなるフレーム位相変換回路。 １１、時分割多重されたＮ個（ただし、Ｎは正の整数）
のフレーム構造を有する信号を受信し、前記Ｎ個のフレ
ーム構造を有する信号を多重化レベルで記憶する第１の
メモリと、前記第１のメモリに第１のクロックに従って
多重化レベルで信号を書き込む際の書き込みアドレスを
指示する第１の書き込み制御回路と、前記第１のメモリ
から第２のクロックに従って多重化レベルで信号を読み
出す際の読み出しアドレスを指示する第１の読み出し制
御回路と、前記第１のメモリに与える書き込みアドレス
と読み出しアドレスを比較し前記Ｎ個の各信号に対して
同時に２度読みまたは読みとばしの実行を判定する第１
の位相比較器と、前記第１のメモリから読み出された信
号を多重処理により記憶する第２のメモリと、前記第２
のメモリに前記第２のクロックに従って多重処理により
信号を書き込む際の書き込みアドレスを指示する第２の
書き込み制御回路と、前記第２のメモリから前記第２の
クロックに従って多重処理により信号を読み出す際の読
み出しアドレスを指示する第２の読み出し制御回路と、
前記第２のメモリに与える書き込みアドレスと読み出し
アドレスをＮ個の各信号において比較することによりス
タッフ実行の判定を前記Ｎ個の信号で独立に行う第２の
位相比較器とからなるフレーム位相変換回路。 １２、時分割多重されたＮ個（ただし、Ｎは正の整数）
のフレーム構造を有する信号を受信し、前記Ｎ個のフレ
ーム構造を有する信号を多重処理により記憶するメモリ
と、前記メモリに第１のクロックに従って多重処理によ
り信号を書き込む際の書き込みアドレスを指示し多重化
レベルでのスタッフ受信時に書き込みの多重処理の位相
を制御する書き込み制御回路と、前記メモリから前記第
１のクロックに従って多重処理により信号を読み出す際
の読み出しアドレスを指示する読み出し制御回路と、前
記メモリに与える書き込みアドレスと読み出しアドレス
をＮ個の信号で独立に比較することによりスタッフ実行
を判定する位相比較器とからなるフレーム位相変換回路
。 １３、特許請求の範囲第９項、第１０項、第１１項およ
び第１２項のいずれかにおいて、前記フレーム構造を有
する信号は、ＣＣＩＴＴ勧告Ｇ．７０９に定めるところ
のアドミニストレーションユニットまたはトリビュータ
リユニットであるフレーム位相変換回路。 １４、ＣＣＩＴＴ勧告Ｇ．７０９に定めるアドミニスト
レーションユニット（以下、ＡＵと称する。 ）を受信し、該ＡＵに多重化されているバーチャルコン
テナレベル２またはレベル１（以下、それぞれＶＣ−２
およびＶＣ−１と称する。）を多重処理により記憶する
メモリと、該メモリに多重処理によりＶＣ−２またはＶ
Ｃ−１を書き込む際の書き込みアドレスを指示しＡＵス
タッフ受信時に書き込みの多重処理の位相を制御する書
き込み制御回路と、前記メモリよりＶＣ−２またはＶＣ
−１を読み出す際の読み出しアドレスを指示する読み出
し制御回路と、ＶＣ−２もしくはＶＣ−１単位に書き込
みアドレスと読み出しアドレスを比較し、その差が特定
値以外の時にトリビュータリユニット−２またはトリビ
ュータリユニット−１のスタッフを実行する位相比較回
路とからなることを特徴とするフレーム位相変換回路。 １５、特許請求の範囲第１３項又は第１４項において、
前記フレーム構造を有するフレームがＣＣＩＴＴ勧告Ｇ
．７０９に定めるＡＵ−４である場合に、前記ＡＵ−４
のポインタ値を３個のＡＵ−３２ポインタに記入する回
路と、ＡＵ−３２単位にフレーム位相変換を行う回路と
、ＡＵ−３２のポインタを再びＡＵ−４ポインタとして
付加する回路とからなることを特徴とするフレーム位相
変換回路。 １６、特許請求の範囲第１３項又は第１４項において、
前記フレーム構造を有するフレーム間にＣＣＩＴＴ勧告
Ｇ．７０９に定めるコンカチネーションが存在する場合
に、コンカチネーションされている信号のポインタに先
頭の信号と同じポインタ値を与える回路と、フレーム位
相変換を行う回路と、処理終了後前記コンカチネーショ
ンされているフレームに再びコンカチネーション表示を
付加する回路とからなることを特徴とするフレーム位相
変換回路。 １７、信号を、該信号の容量より小さいＣＣＩＴＴ勧告
Ｇ．７０９に定めるバーチャルコンテナとポインタとか
らなる複数のアドミニストレーションユニットまたはト
リビュータリユニットに分けてマッピングし、該複数の
アドミニストレーションユニットまたは複数のトリビュ
ータリユニットを同一伝送路上に多重化して送信し、同
一伝送路上の複数アドミニストレーションユニットまた
は複数トリビュータリユニットに対して同一のスタッフ
処理を施す中継伝送装置を経由させ、受信側で前記複数
アドミニストレーションユニットまたは複数トリビュー
タリユニットから前記信号をとりだすことを特徴とする
信号伝送方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1290997A JP2804126B2 (ja) | 1989-11-10 | 1989-11-10 | フレーム位相変換方法および信号伝送方法 |
| US07/609,647 US5331639A (en) | 1989-11-10 | 1990-11-06 | Method and apparatus for frame phase conversion of signal having frame structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1290997A JP2804126B2 (ja) | 1989-11-10 | 1989-11-10 | フレーム位相変換方法および信号伝送方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10100794A Division JP2962472B2 (ja) | 1998-04-13 | 1998-04-13 | フレーム位相変換回路、クロスコネクト装置および受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03153136A true JPH03153136A (ja) | 1991-07-01 |
| JP2804126B2 JP2804126B2 (ja) | 1998-09-24 |
Family
ID=17763125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1290997A Expired - Lifetime JP2804126B2 (ja) | 1989-11-10 | 1989-11-10 | フレーム位相変換方法および信号伝送方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5331639A (ja) |
| JP (1) | JP2804126B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0606609A2 (en) * | 1993-01-11 | 1994-07-20 | Mitsubishi Denki Kabushiki Kaisha | A frame phase synchronization apparatus and method and a phase synchronization apparatus for TDM frames |
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| JP3630591B2 (ja) * | 1999-08-30 | 2005-03-16 | 沖電気工業株式会社 | クロック乗せ換え方法及び回路 |
| JP2004021938A (ja) * | 2002-06-20 | 2004-01-22 | Oki Electric Ind Co Ltd | データ転送制御回路 |
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| US20090086874A1 (en) * | 2007-09-28 | 2009-04-02 | Junning Wang | Apparatus and method of elastic buffer control |
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|---|---|---|---|---|
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| CA1311818C (en) * | 1987-12-29 | 1992-12-22 | Nec Corporation | Time division switching for multi-channel calls using two time switch memories acting as a frame aligner |
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-
1989
- 1989-11-10 JP JP1290997A patent/JP2804126B2/ja not_active Expired - Lifetime
-
1990
- 1990-11-06 US US07/609,647 patent/US5331639A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2804126B2 (ja) | 1998-09-24 |
| US5331639A (en) | 1994-07-19 |
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