JPH05250509A - 多重バーコードのデコード装置および方法 - Google Patents
多重バーコードのデコード装置および方法Info
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- JPH05250509A JPH05250509A JP4327574A JP32757492A JPH05250509A JP H05250509 A JPH05250509 A JP H05250509A JP 4327574 A JP4327574 A JP 4327574A JP 32757492 A JP32757492 A JP 32757492A JP H05250509 A JPH05250509 A JP H05250509A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K7/00—Methods or arrangements for sensing record carriers, e.g. for reading patterns
- G06K7/10—Methods or arrangements for sensing record carriers, e.g. for reading patterns by electromagnetic radiation, e.g. optical sensing; by corpuscular radiation
- G06K7/14—Methods or arrangements for sensing record carriers, e.g. for reading patterns by electromagnetic radiation, e.g. optical sensing; by corpuscular radiation using light without selection of wavelength, e.g. sensing reflected white light
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- G06K7/01—Details
- G06K7/016—Synchronisation of sensing process
- G06K7/0166—Synchronisation of sensing process by means of clock-signals derived from the code marks, e.g. self-clocking code
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【目的】 複数の異なる種類のバーコードを高速で読取
り可能であって、２以上のバーコードを表すデータを同
時にデコード化できるバーコードデコード装置を提供す
る。 【構成】 複数の異なる種類のバーコードラベルから読
み出したデータのデコード装置および方法であって、バ
ーコードラベルを走査する光学スキャナ３１からのデー
タ内に２つの等しい連続した符号があるかを検出する回
路手段３４と、異なる各種類のバーコードラベルに対応
したフィルター３８，４０，４２とを具備し、該フィル
ターは同時に前記２つの等しい符号を受けて符号データ
をデコード化し、該データ内の有効符号の位置を定める
ビットを挿入する。
り可能であって、２以上のバーコードを表すデータを同
時にデコード化できるバーコードデコード装置を提供す
る。 【構成】 複数の異なる種類のバーコードラベルから読
み出したデータのデコード装置および方法であって、バ
ーコードラベルを走査する光学スキャナ３１からのデー
タ内に２つの等しい連続した符号があるかを検出する回
路手段３４と、異なる各種類のバーコードラベルに対応
したフィルター３８，４０，４２とを具備し、該フィル
ターは同時に前記２つの等しい符号を受けて符号データ
をデコード化し、該データ内の有効符号の位置を定める
ビットを挿入する。
Description
【０００１】
【産業上の利用分野】本発明は、記録媒体上の高密度多
重バーコードを高速でデコードするための装置に関し、
特に購買された商品に付けられた複数のバーコードラベ
ルをデコードするためのＣＭＯＳ／ＬＳＩチップを含む
バーコードデコード装置に関するものである。
重バーコードを高速でデコードするための装置に関し、
特に購買された商品に付けられた複数のバーコードラベ
ルをデコードするためのＣＭＯＳ／ＬＳＩチップを含む
バーコードデコード装置に関するものである。
【０００２】
【従来の技術】小売業界において、販売された商品に関
するデータを記録したバーコード符号を光学走査装置で
読取って処理することが広く行なわれている。このよう
なバーコードの普及により、食品業界およびその関連小
売業界では規格コードとして、ＵＰＣ（Ｕｎｉｖｅｒｓ
ａｌ Ｐｒｏｄｕｃｔ Ｃｏｄｅ）を設定するに至って
いる。
するデータを記録したバーコード符号を光学走査装置で
読取って処理することが広く行なわれている。このよう
なバーコードの普及により、食品業界およびその関連小
売業界では規格コードとして、ＵＰＣ（Ｕｎｉｖｅｒｓ
ａｌ Ｐｒｏｄｕｃｔ Ｃｏｄｅ）を設定するに至って
いる。
【０００３】このＵＰＣのような多重バーコードにおい
ては、各数字は２対の縦バーおよびスペースにより、２
値符号の内の１ビットを暗モジュールである所定幅のバ
ーで表し、２値符号の内の０ビットを明モジュールであ
るスペースとして、７ビットのパターンで表される。こ
れにより、数字の１はＵＰＣコードで００１１００１の
７ビットパターンで表される。この方式に従えば、上記
数字の１は、最初の２ビットのスペースとこれに続く２
ビットのバーと別の２ビットのスペースと最後の１ビッ
トのバーにより構成されることになる。
ては、各数字は２対の縦バーおよびスペースにより、２
値符号の内の１ビットを暗モジュールである所定幅のバ
ーで表し、２値符号の内の０ビットを明モジュールであ
るスペースとして、７ビットのパターンで表される。こ
れにより、数字の１はＵＰＣコードで００１１００１の
７ビットパターンで表される。この方式に従えば、上記
数字の１は、最初の２ビットのスペースとこれに続く２
ビットのバーと別の２ビットのスペースと最後の１ビッ
トのバーにより構成されることになる。
【０００４】このようなバーコードシステムの各数字
は、合計で７つのモジュール（ビット）の幅を有する２
つのバー部分および２つのスペース部分で構成される。
符号を構成する各バーの幅は、バーおよびスペースの合
計が７ビットの幅であれば、１，２，３，または４つ分
のモジュールの幅である。商品の大きさが標準のＵＰＣ
ラベルを貼付できない大きさの場合には他のバーコード
が用いられる。例えば、全ての符号が１１のバーおよび
スペースで構成されるコード１２８や、バーを用いて第
１の符号を表しスペースにより第２の符号を表してこれ
ら２つの符号をペアにしたコード３の２や、各符号が３
つの広幅部分と６つの狭幅部分からなる５つのバーと４
つの中間スペースで表されたコード９の３等である。
は、合計で７つのモジュール（ビット）の幅を有する２
つのバー部分および２つのスペース部分で構成される。
符号を構成する各バーの幅は、バーおよびスペースの合
計が７ビットの幅であれば、１，２，３，または４つ分
のモジュールの幅である。商品の大きさが標準のＵＰＣ
ラベルを貼付できない大きさの場合には他のバーコード
が用いられる。例えば、全ての符号が１１のバーおよび
スペースで構成されるコード１２８や、バーを用いて第
１の符号を表しスペースにより第２の符号を表してこれ
ら２つの符号をペアにしたコード３の２や、各符号が３
つの広幅部分と６つの狭幅部分からなる５つのバーと４
つの中間スペースで表されたコード９の３等である。
【０００５】前述のＵＰＣのような多重バーコードは、
通常手持ち式棒形状の光学スキャナあるいは会計清算レ
ジカウンタ内に設けたスキャナ装置により読取られる。
光学スキャナはバーコードを走査してバーおよびスペー
スに対応した信号を処理装置に向けて発信し、処理装置
はこの信号からバーコードパターンにより表された符号
を解析する。
通常手持ち式棒形状の光学スキャナあるいは会計清算レ
ジカウンタ内に設けたスキャナ装置により読取られる。
光学スキャナはバーコードを走査してバーおよびスペー
スに対応した信号を処理装置に向けて発信し、処理装置
はこの信号からバーコードパターンにより表された符号
を解析する。
【０００６】
【発明が解決しようとする課題】従来の光学読取り装置
においては、バーコードパターン走査により得られた電
気信号を記憶し、この記憶した信号が処理装置のバーコ
ードパターン認識処理動作に必要な充分な蓄積量に達し
てバーコードで表された符号を決定できるようになるま
で処理が開始されなかった。スキャニングの動作速度の
関係で、蓄積された信号がバーコードラベルの全てを表
すまでスキャニング操作を繰り返さなければならなかっ
た。
においては、バーコードパターン走査により得られた電
気信号を記憶し、この記憶した信号が処理装置のバーコ
ードパターン認識処理動作に必要な充分な蓄積量に達し
てバーコードで表された符号を決定できるようになるま
で処理が開始されなかった。スキャニングの動作速度の
関係で、蓄積された信号がバーコードラベルの全てを表
すまでスキャニング操作を繰り返さなければならなかっ
た。
【０００７】また、従来のスキャナは、１度に１種類の
バーコードしか読めずまた１度に１種類のバーコードし
か処理できなかった。スキャナが２種類以上のバーコー
ドを読み込むことができるようにプログラムを形成する
と、スキャナは蓄積された信号を１度に１つのコードし
かデコード化できないため、清算処理に要する時間が長
くかかっていた。
バーコードしか読めずまた１度に１種類のバーコードし
か処理できなかった。スキャナが２種類以上のバーコー
ドを読み込むことができるようにプログラムを形成する
と、スキャナは蓄積された信号を１度に１つのコードし
かデコード化できないため、清算処理に要する時間が長
くかかっていた。
【０００８】本発明は上記従来技術の欠点に鑑みなされ
たものであって、複数の異なる種類のバーコードを高速
で読取り可能なバーコードデコード装置の提供を目的と
する。本発明はまた２以上のバーコードを表すデータを
同時にデコード化できるように改良することを目的とす
る。
たものであって、複数の異なる種類のバーコードを高速
で読取り可能なバーコードデコード装置の提供を目的と
する。本発明はまた２以上のバーコードを表すデータを
同時にデコード化できるように改良することを目的とす
る。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る多重バーコードのデコード装置は、符
号を表す複数のバーおよびスペースからなる複数の異な
る種類のコードラベルの記号を同時にデコード化するシ
ステムにおいて：上記ラベルのバーおよびスペースを表
すデータを生成する手段と；前記データに対し第１の所
定の関係を付与するために前記データ生成手段に連結さ
れ、該関係が満たされたときに各連続したバーおよびス
ペースを表すデータを受けると連続した符号を表す信号
を発生する回路手段と；データを記憶する手段と；前記
回路手段に連結され、前記信号内の有効および無効な符
号を検出するための複数のデコード手段と；前記各デコ
ード手段に含まれ、前記データ内に有効符号の始りおよ
び終りが位置する前記記憶手段内に格納された前記デー
タにデータビットを挿入するための手段とを具備してい
る。
め、本発明に係る多重バーコードのデコード装置は、符
号を表す複数のバーおよびスペースからなる複数の異な
る種類のコードラベルの記号を同時にデコード化するシ
ステムにおいて：上記ラベルのバーおよびスペースを表
すデータを生成する手段と；前記データに対し第１の所
定の関係を付与するために前記データ生成手段に連結さ
れ、該関係が満たされたときに各連続したバーおよびス
ペースを表すデータを受けると連続した符号を表す信号
を発生する回路手段と；データを記憶する手段と；前記
回路手段に連結され、前記信号内の有効および無効な符
号を検出するための複数のデコード手段と；前記各デコ
ード手段に含まれ、前記データ内に有効符号の始りおよ
び終りが位置する前記記憶手段内に格納された前記デー
タにデータビットを挿入するための手段とを具備してい
る。
【００１０】また、本発明に係るバーコードのデコード
方法は、複数の異なる種類のバーコードラベルを走査し
て符号データを発生させ、数字符号を表す複数のバーお
よびスペースからなるコードラベルのデータをデコード
化する方法であって：数字符号の数を表す所定数のバー
およびスペースからなる上記符号データに対し第１の所
定の関係を付与するステップと；前記数字符号の数にな
ったことを示す第１の制御信号を発生するステップと；
前記第１の制御信号を、各々が異なる種類のバーコード
ラベルを表す複数のフィルター回路に同時に転送するス
テップと；前記第１の制御信号を受けて前記フィルター
回路を動作させ、該フィルター回路によって示される種
類のバーコードに対応する有効な数字符号があることを
検出するステップと；前記フィルター回路によって示さ
れる種類のバーコードに対応する符号データ内に有効な
数字符号を配置する第２の制御信号を発生するステップ
とを含んでいる。
方法は、複数の異なる種類のバーコードラベルを走査し
て符号データを発生させ、数字符号を表す複数のバーお
よびスペースからなるコードラベルのデータをデコード
化する方法であって：数字符号の数を表す所定数のバー
およびスペースからなる上記符号データに対し第１の所
定の関係を付与するステップと；前記数字符号の数にな
ったことを示す第１の制御信号を発生するステップと；
前記第１の制御信号を、各々が異なる種類のバーコード
ラベルを表す複数のフィルター回路に同時に転送するス
テップと；前記第１の制御信号を受けて前記フィルター
回路を動作させ、該フィルター回路によって示される種
類のバーコードに対応する有効な数字符号があることを
検出するステップと；前記フィルター回路によって示さ
れる種類のバーコードに対応する符号データ内に有効な
数字符号を配置する第２の制御信号を発生するステップ
とを含んでいる。
【００１１】
【実施例】図１にＵＰＣ規格のバーコードラベル２０を
示す。このバーコードラベル２０は、１２の符号を表す
一連の平行な明部および暗部のバーにより構成されてい
る。１２の符号の内、２つの符号は産業コードとモジュ
ールチェックコードであり、残りの１０の符号が購買さ
れた商品の数値データを示すメインコードである。通常
このデータにより購買された商品を特定しその値段を知
るために用いられる。図１に示すように、ラベルにはＯ
ＣＲ−Ｂフォントで印字された読取り可能な数字が含ま
れている。一連の平行な明部および暗部のバーに加え
て、このＵＰＣバーコードラベル２０はその両側に左お
よび右のマージンが設けられる。
示す。このバーコードラベル２０は、１２の符号を表す
一連の平行な明部および暗部のバーにより構成されてい
る。１２の符号の内、２つの符号は産業コードとモジュ
ールチェックコードであり、残りの１０の符号が購買さ
れた商品の数値データを示すメインコードである。通常
このデータにより購買された商品を特定しその値段を知
るために用いられる。図１に示すように、ラベルにはＯ
ＣＲ−Ｂフォントで印字された読取り可能な数字が含ま
れている。一連の平行な明部および暗部のバーに加え
て、このＵＰＣバーコードラベル２０はその両側に左お
よび右のマージンが設けられる。
【００１２】ＵＰＣコードのバーコードラベルはさらに
次のような特徴を有する。 （１）ラベルの外形は矩形である。 （２）各符号は２つの暗バーと２つの明バーで表され
る。 （３）各符号はモジュールと呼ばれる７つの等しいデー
タエレメントにより構成される。
次のような特徴を有する。 （１）ラベルの外形は矩形である。 （２）各符号は２つの暗バーと２つの明バーで表され
る。 （３）各符号はモジュールと呼ばれる７つの等しいデー
タエレメントにより構成される。
【００１３】（４）各モジュールは明または暗である。 （５）各バーは１，２，３，または４つの暗モジュール
で構成される。明スペースも同様に１，２，３，または
４つのモジュールで構成される。 （６）各符号は独立である。 （７）ラベル右端部の符号はモジュールチェック符号で
あり、左端部の符号はこのラベル符号をコード化した装
置を示す。
で構成される。明スペースも同様に１，２，３，または
４つのモジュールで構成される。 （６）各符号は独立である。 （７）ラベル右端部の符号はモジュールチェック符号で
あり、左端部の符号はこのラベル符号をコード化した装
置を示す。
【００１４】（８）ＵＰＣコードラベルの大きさは変る
ことがあり、大きくても小さくても読取り性能に影響を
与えない。また、バーコードラベルの符号は図１と同様
の配列で６つの符号のみで構成される場合もある。 （９）一連の明暗の平行バーとラベル両端のマージンと
の境界部には左および右のガードバーのパターンが形成
される。またラベル中央には中心バンドパターン２１が
形成される。
ことがあり、大きくても小さくても読取り性能に影響を
与えない。また、バーコードラベルの符号は図１と同様
の配列で６つの符号のみで構成される場合もある。 （９）一連の明暗の平行バーとラベル両端のマージンと
の境界部には左および右のガードバーのパターンが形成
される。またラベル中央には中心バンドパターン２１が
形成される。
【００１５】図２は、ＵＰＣバーコードラベルの符号の
構成を示す。図示したように、コード化された各ＵＰＣ
符号は、２つの暗バー１２と２つの明スペース１４から
なり、各バーおよびスペースはそれぞれ異なる数のモジ
ュールにより構成されている。黒モジュール１６を”
１”とし、白モジュール１８を”０”とすると、左側の
符号は（０１０１１１１）となりこれは数字の６を表
す。また右側の符号は（０００１１０１）となりこれは
数字の０を表す。
構成を示す。図示したように、コード化された各ＵＰＣ
符号は、２つの暗バー１２と２つの明スペース１４から
なり、各バーおよびスペースはそれぞれ異なる数のモジ
ュールにより構成されている。黒モジュール１６を”
１”とし、白モジュール１８を”０”とすると、左側の
符号は（０１０１１１１）となりこれは数字の６を表
す。また右側の符号は（０００１１０１）となりこれは
数字の０を表す。
【００１６】このような符号コードの構成は各符号によ
って一義的には定まらず、その符号が中心バンドパター
ンのどちら側にあるかによって異なる。符号がラベルの
右側にあるか左側にあるかによって白モジュールと黒モ
ジュールが反転する。このため、図３に示すように、左
側の各符号コードには奇数の黒モジュールが含まれ、右
側の各符号コードには偶数の黒モジュールが含まれる。
このようなパリティ関係により符号の読み出し方向を定
めるための情報が得られる。このような構成において
は、中心から左側の文字は常に明バーから始り右側の文
字は常に暗バーから始る（左から右に読む）。この符号
コード全体の構成は図３の表に示される。なお、ここで
注意すべきは、左側の各符号に含まれる暗モジュールの
数は常に３または５であり、右側の符号の暗モジュール
の数は常に２または４である。このような特徴はパリテ
ィチェックとして用いられる。左側の文字は奇数パリテ
ィを有し、右側の文字は偶数パリティを有する。
って一義的には定まらず、その符号が中心バンドパター
ンのどちら側にあるかによって異なる。符号がラベルの
右側にあるか左側にあるかによって白モジュールと黒モ
ジュールが反転する。このため、図３に示すように、左
側の各符号コードには奇数の黒モジュールが含まれ、右
側の各符号コードには偶数の黒モジュールが含まれる。
このようなパリティ関係により符号の読み出し方向を定
めるための情報が得られる。このような構成において
は、中心から左側の文字は常に明バーから始り右側の文
字は常に暗バーから始る（左から右に読む）。この符号
コード全体の構成は図３の表に示される。なお、ここで
注意すべきは、左側の各符号に含まれる暗モジュールの
数は常に３または５であり、右側の符号の暗モジュール
の数は常に２または４である。このような特徴はパリテ
ィチェックとして用いられる。左側の文字は奇数パリテ
ィを有し、右側の文字は偶数パリティを有する。
【００１７】符号の走査が終了すると、各モジュールに
２値レベルの値が付与される。即ち、図４に示すよう
に、前述の方向に走査して、暗バーを検知すると２値信
号の”１”が発信され、明バー（スペース）を検知する
と２値信号の”０”が発信される。印刷技術上の点で明
バーおよび暗バーの各幅を完全に等しくすることはでき
ない。従って、バーコード解析（デコード化）の際には
この点を考慮しなければならない。
２値レベルの値が付与される。即ち、図４に示すよう
に、前述の方向に走査して、暗バーを検知すると２値信
号の”１”が発信され、明バー（スペース）を検知する
と２値信号の”０”が発信される。印刷技術上の点で明
バーおよび暗バーの各幅を完全に等しくすることはでき
ない。従って、バーコード解析（デコード化）の際には
この点を考慮しなければならない。
【００１８】また、ＵＰＣラベルの許容誤差は各文字前
後にスペースをとるために大きな値である。バーやスペ
ースの印刷状態の関係で、同方向の端部同士間の寸法誤
差を計測したほうが別方向の端部同士間の寸法誤差を計
測するより好ましい。即ち、隣接した文字の始端部また
は終端部同士間の間隔を測定する方が隣接文字間（終端
部と始端部間）の間隔を測定するより高い精度で文字認
識ができる。
後にスペースをとるために大きな値である。バーやスペ
ースの印刷状態の関係で、同方向の端部同士間の寸法誤
差を計測したほうが別方向の端部同士間の寸法誤差を計
測するより好ましい。即ち、隣接した文字の始端部また
は終端部同士間の間隔を測定する方が隣接文字間（終端
部と始端部間）の間隔を測定するより高い精度で文字認
識ができる。
【００１９】図１に示すように、バーコードラベル２０
は、左右のマージン部分と中心バンド部分とを有する。
図の左側から右側に走査すると、左マージンは入口側マ
ージンとなり、右マージンは出口側マージンとなる。同
様に、中心バンドの左側は入口側中心バンドとなり、中
心バンドの右側は出口側中心バンドとなる。この特性は
右から左に走査する場合には逆になる。各間隔を走査し
て、前述の論理テストを行ない、走査した間隔に基づく
特性を判定する。この特性は前記文字ビットを含む２値
化された６進数字の一部として表される。前述のよう
に、走査した各間隔に応じて、４つの２値コード数字
（ＢＣＤ）のビットを含む６進文字が出力される。この
６進文字のうち一部のみが有効である。このようなＵＰ
Ｃ符号のデコード化については、米国特許Ｎｏ．４，２
８２，４２６号（１９８１年８月４日ナセム他に発行、
本出願人に譲渡）に開示されている。
は、左右のマージン部分と中心バンド部分とを有する。
図の左側から右側に走査すると、左マージンは入口側マ
ージンとなり、右マージンは出口側マージンとなる。同
様に、中心バンドの左側は入口側中心バンドとなり、中
心バンドの右側は出口側中心バンドとなる。この特性は
右から左に走査する場合には逆になる。各間隔を走査し
て、前述の論理テストを行ない、走査した間隔に基づく
特性を判定する。この特性は前記文字ビットを含む２値
化された６進数字の一部として表される。前述のよう
に、走査した各間隔に応じて、４つの２値コード数字
（ＢＣＤ）のビットを含む６進文字が出力される。この
６進文字のうち一部のみが有効である。このようなＵＰ
Ｃ符号のデコード化については、米国特許Ｎｏ．４，２
８２，４２６号（１９８１年８月４日ナセム他に発行、
本出願人に譲渡）に開示されている。
【００２０】図５は、走査ライン２２によりＵＰＣラベ
ル２０を走査している状態を示す。図示したように、各
走査ライン２２はラベルの半分、即ち入口側マージンと
６つの文字と中心バンド、または中心バンドと６つの文
字と出口側マージン、を走査する。これら半分の符号は
組合されて全体のコード符号を形成する。
ル２０を走査している状態を示す。図示したように、各
走査ライン２２はラベルの半分、即ち入口側マージンと
６つの文字と中心バンド、または中心バンドと６つの文
字と出口側マージン、を走査する。これら半分の符号は
組合されて全体のコード符号を形成する。
【００２１】本発明においては、図６に示すように、走
査ライン２４（ラインＡおよびＣ）はマージンと中心バ
ンドの両方を同時に走査することなくラベル２０の一部
を走査し、走査ライン２３（ラインＢ）は中心バンドと
その両側の文字部分とを走査する。
査ライン２４（ラインＡおよびＣ）はマージンと中心バ
ンドの両方を同時に走査することなくラベル２０の一部
を走査し、走査ライン２３（ラインＢ）は中心バンドと
その両側の文字部分とを走査する。
【００２２】図７はコード１２８によるバーコードラベ
ル２６を示す。コード１２８の符号は、静ゾーンと呼ば
れる両側の明部分で挟まれた一連のバーコード文字部分
により構成される。バーコード文字群は、１つのスター
ト文字と、これに続く最上位文字を含むデータ文字とチ
ェック文字と１つのストップ文字とにより構成される。
各文字は１１のモジュールからなり、各モジュールは印
刷されたバーまたはその一部あるいは非印刷のスペース
またはその一部である。各文字は３つのバーと３つのス
ペースにより構成され、各バーおよび各スペースはそれ
ぞれ１から４のモジュールを含んでいる。符号のパリテ
ィは、印刷バーのモジュールの合計を偶数とし、スペー
スのモジュールの合計を奇数として定められる。
ル２６を示す。コード１２８の符号は、静ゾーンと呼ば
れる両側の明部分で挟まれた一連のバーコード文字部分
により構成される。バーコード文字群は、１つのスター
ト文字と、これに続く最上位文字を含むデータ文字とチ
ェック文字と１つのストップ文字とにより構成される。
各文字は１１のモジュールからなり、各モジュールは印
刷されたバーまたはその一部あるいは非印刷のスペース
またはその一部である。各文字は３つのバーと３つのス
ペースにより構成され、各バーおよび各スペースはそれ
ぞれ１から４のモジュールを含んでいる。符号のパリテ
ィは、印刷バーのモジュールの合計を偶数とし、スペー
スのモジュールの合計を奇数として定められる。
【００２３】図８はコード９の３によるバーコードラベ
ル２８を示す。コード９の３による符号は、各文字が５
つのバーと４つのスペースにより表された一連の文字群
により構成される。各符号間にはギャップ２９が形成さ
れる。バーおよびスペースの幅は、狭幅または広幅のい
づれかである。狭幅および広幅のバーの配列パターンに
よりコード化文字が定まる。いづれの場合でも、各文字
は３つの広幅モジュールと４つの狭幅モジュールにより
構成される。このコード９の３という名称は、９つの合
計モジュール数のうち３つが広幅のモジュールとなるコ
ード構造に由来する。このバーコードラベルはバーコー
ドの始端および終端を示すスタート符号およびストップ
符号を含む。また、ラベルを両方向から読めるようにす
るためにユニーク文字が含まれる。またスタート符号の
前およびストップ符号の後には非印刷スペースの静ゾー
ンが設けられる。
ル２８を示す。コード９の３による符号は、各文字が５
つのバーと４つのスペースにより表された一連の文字群
により構成される。各符号間にはギャップ２９が形成さ
れる。バーおよびスペースの幅は、狭幅または広幅のい
づれかである。狭幅および広幅のバーの配列パターンに
よりコード化文字が定まる。いづれの場合でも、各文字
は３つの広幅モジュールと４つの狭幅モジュールにより
構成される。このコード９の３という名称は、９つの合
計モジュール数のうち３つが広幅のモジュールとなるコ
ード構造に由来する。このバーコードラベルはバーコー
ドの始端および終端を示すスタート符号およびストップ
符号を含む。また、ラベルを両方向から読めるようにす
るためにユニーク文字が含まれる。またスタート符号の
前およびストップ符号の後には非印刷スペースの静ゾー
ンが設けられる。
【００２４】図９はコード５の２によるバーコードラベ
ル３０を示す。このコード５の２によるバーコードは、
数字コードのセットと異なるスタート文字およびストッ
プ文字のパターンを有する。各ラベルには２対の符号が
コード化されている。この例では、２つの符号がペアと
なり第１の符号をバーで表し、第２の符号をスペースで
表している。０から９までの数字符号セットにおいて、
各数字は２つの広幅エレメント（モジュール）と３つの
狭幅エレメント（モジュール）により構成される。この
５つの文字エレメントはペアの上位数字をバーで表して
いる。各符号ペアは一連の５つのバーおよび５つのスペ
ースによりコード化され、バーがペアの上位数字コード
を表し、スペースが下位数字コードを表す。数字エレメ
ントのパターンは重み付けされた位置コードからなり、
左から右に読んだ場合、５つのエレメント位置は１、
２、４、７およびパリティ値により重み付けされる。数
字の０の他は、重み付けされた数字位置の合計は数字コ
ードの値に従う。必要であればパリティビットを加え、
全てのコードに対し正確に２つのゼロでない重みを付与
する。各バーは重み付けがないと狭く、所定の重み付け
があると広くなる。
ル３０を示す。このコード５の２によるバーコードは、
数字コードのセットと異なるスタート文字およびストッ
プ文字のパターンを有する。各ラベルには２対の符号が
コード化されている。この例では、２つの符号がペアと
なり第１の符号をバーで表し、第２の符号をスペースで
表している。０から９までの数字符号セットにおいて、
各数字は２つの広幅エレメント（モジュール）と３つの
狭幅エレメント（モジュール）により構成される。この
５つの文字エレメントはペアの上位数字をバーで表して
いる。各符号ペアは一連の５つのバーおよび５つのスペ
ースによりコード化され、バーがペアの上位数字コード
を表し、スペースが下位数字コードを表す。数字エレメ
ントのパターンは重み付けされた位置コードからなり、
左から右に読んだ場合、５つのエレメント位置は１、
２、４、７およびパリティ値により重み付けされる。数
字の０の他は、重み付けされた数字位置の合計は数字コ
ードの値に従う。必要であればパリティビットを加え、
全てのコードに対し正確に２つのゼロでない重みを付与
する。各バーは重み付けがないと狭く、所定の重み付け
があると広くなる。
【００２５】図１０は、ＩＣチップに適用したバーコー
ド読取り装置のブロック図である。バーコードラベルを
走査する光学スキャナ３１により形成されたデータは多
数のビデオ入力信号からなる。ＩＣチップは、レーザビ
ームがラベルの明部から暗部へ通過するときに起こる出
力変化に基づいてこの連続する入力信号の端部間の時間
間隔を計測する。続いてチップはこのデータをバッファ
に入れ、ＦＩＦＯバッファに入れる前にプログラマブル
な基準とするためにフィルタを通される。データはこの
ＦＩＦＯバッファから要求に応じてマイクロプロセッサ
４４に送られる。チップは４つの主なバーコード形式に
よるデータをフィルタおよびフレームを通して識別す
る。これら４つの形式とは、ＵＰＣコード、コード１２
８、コード９の３、およびコード５の２である。チップ
はできるだけ多くの機能をその論理回路内に集約してス
キャナのプリント板上に搭載する回路数を減らす。最重
要な論理機能はスキャナの端末ホストとの通信機能であ
る。このチップは５つの異なる通信プロトコルをサポー
トするロジックを有する。５つのプロトコルとは、OCIA
Short Format, OCIA Long Format, IBM 4683, 8-bit P
arallel, RS 2-3-2 Wedge である。
ド読取り装置のブロック図である。バーコードラベルを
走査する光学スキャナ３１により形成されたデータは多
数のビデオ入力信号からなる。ＩＣチップは、レーザビ
ームがラベルの明部から暗部へ通過するときに起こる出
力変化に基づいてこの連続する入力信号の端部間の時間
間隔を計測する。続いてチップはこのデータをバッファ
に入れ、ＦＩＦＯバッファに入れる前にプログラマブル
な基準とするためにフィルタを通される。データはこの
ＦＩＦＯバッファから要求に応じてマイクロプロセッサ
４４に送られる。チップは４つの主なバーコード形式に
よるデータをフィルタおよびフレームを通して識別す
る。これら４つの形式とは、ＵＰＣコード、コード１２
８、コード９の３、およびコード５の２である。チップ
はできるだけ多くの機能をその論理回路内に集約してス
キャナのプリント板上に搭載する回路数を減らす。最重
要な論理機能はスキャナの端末ホストとの通信機能であ
る。このチップは５つの異なる通信プロトコルをサポー
トするロジックを有する。５つのプロトコルとは、OCIA
Short Format, OCIA Long Format, IBM 4683, 8-bit P
arallel, RS 2-3-2 Wedge である。
【００２６】周知のように、バーコードラベルを走査す
る走査ライン２２，２４（図５、図６）は、バーおよび
スペースで反射され光学スキャナ３１に戻って光検知器
（図示しない）により電気信号に変換される。この光学
スキャナ３１内にはビデオ増幅器およびラッチ回路（図
示しない）が設けられ、光検知器からの電気信号に応じ
て、スペースからバーへのＨレベルへの移行（インタバ
ル）およびバーからスペースへのＬレベルへの移行（イ
ンタバル）を示すデジタル信号ＶＩＤＥＯを発生する。
る走査ライン２２，２４（図５、図６）は、バーおよび
スペースで反射され光学スキャナ３１に戻って光検知器
（図示しない）により電気信号に変換される。この光学
スキャナ３１内にはビデオ増幅器およびラッチ回路（図
示しない）が設けられ、光検知器からの電気信号に応じ
て、スペースからバーへのＨレベルへの移行（インタバ
ル）およびバーからスペースへのＬレベルへの移行（イ
ンタバル）を示すデジタル信号ＶＩＤＥＯを発生する。
【００２７】ライン３２上に表れる前記移行に対応した
入力信号ＶＩＤＥＯはカウンタプリバッファおよびＦＩ
ＦＯ回路３４（図１１）に入力され、この回路３４にバ
ーコードラベルのバーおよびスペースのデータが格納さ
れる。この回路３４は、移行（インタバル）データを集
めて走査したラベルの移行数を算出し、このデータをバ
ス３６を通してＵＰＣフィルター３８、１２８フィルタ
ー４０、および５の２と９の３フィルター４２へ転送す
る。フィルター３８〜４２の処理により、回路３４のプ
リバッファ部内の有効文字データの位置を定めるスター
トおよびストップビットが形成される。これらのビット
はバス４３を通して回路３４に戻され、マイクロプロセ
ッサ４４による修正のためにＦＩＦＯ記憶回路８０（図
２０）に格納される前にデータに組込まれる。マイクロ
プロセッサ４４は、バス４６を通してプロセッサインタ
ーフェイス回路４８に接続される。このインターフェイ
ス回路４８は、全ての制御基準選択のパラメータをマイ
クロプロセッサから回路３４および３８〜４２に転送す
る。
入力信号ＶＩＤＥＯはカウンタプリバッファおよびＦＩ
ＦＯ回路３４（図１１）に入力され、この回路３４にバ
ーコードラベルのバーおよびスペースのデータが格納さ
れる。この回路３４は、移行（インタバル）データを集
めて走査したラベルの移行数を算出し、このデータをバ
ス３６を通してＵＰＣフィルター３８、１２８フィルタ
ー４０、および５の２と９の３フィルター４２へ転送す
る。フィルター３８〜４２の処理により、回路３４のプ
リバッファ部内の有効文字データの位置を定めるスター
トおよびストップビットが形成される。これらのビット
はバス４３を通して回路３４に戻され、マイクロプロセ
ッサ４４による修正のためにＦＩＦＯ記憶回路８０（図
２０）に格納される前にデータに組込まれる。マイクロ
プロセッサ４４は、バス４６を通してプロセッサインタ
ーフェイス回路４８に接続される。このインターフェイ
ス回路４８は、全ての制御基準選択のパラメータをマイ
クロプロセッサから回路３４および３８〜４２に転送す
る。
【００２８】プロセッサインターフェイス回路４８は、
ＦＩＦＯ記憶回路内にマイクロプロセッサへの転送準備
ができたデータが格納されていることを示す割込み信号
をライン２９を通してマイクロプロセッサ４４に向けて
出力する。またインターフェイス回路４８はバス５０を
介してカウンタプリバッファＦＩＦＯ回路３４に接続さ
れ、バス５１を介して５つの異なる通信プロトコルを有
する通信インターフェイス回路５４に接続される。この
通信インターフェイス回路５４は、バス５６を介してプ
ロセッサインターフェイス回路４８に接続される。これ
によりマイクロプロセッサがチップから離れた位置にあ
る端末ホストにデータを転送可能になる。
ＦＩＦＯ記憶回路内にマイクロプロセッサへの転送準備
ができたデータが格納されていることを示す割込み信号
をライン２９を通してマイクロプロセッサ４４に向けて
出力する。またインターフェイス回路４８はバス５０を
介してカウンタプリバッファＦＩＦＯ回路３４に接続さ
れ、バス５１を介して５つの異なる通信プロトコルを有
する通信インターフェイス回路５４に接続される。この
通信インターフェイス回路５４は、バス５６を介してプ
ロセッサインターフェイス回路４８に接続される。これ
によりマイクロプロセッサがチップから離れた位置にあ
る端末ホストにデータを転送可能になる。
【００２９】図１１および図１７から図２０にカウンタ
プリバッファおよびＦＩＦＯ回路３４の詳細ブロック図
を示す。この回路３４内には、このＶＳＬＩチップで用
いる２０ＭＨｚから４８ＭＨｚの全てのクロックを形成
するクリスタル（図示しない）が含まれる。ＯＳＣセル
が１つ設けられる。このセルは、２０ＭＨｚから３０Ｍ
Ｈｚで外部回路なしの基本クリスタルで作動し、３０Ｍ
Ｈｚから４８ＭＨｚでは外部タンク回路とともに第３オ
ーバートーンクリスタルで作動する。このセルは外部か
らクロック発生チップにより駆動することもできる。実
際のクリスタルの選択は、チップが用いられるスキャナ
に応じて定まる。レーザービームの速度やこのチップに
先行するアナログビデオ回路の解像度等のファクターに
より使用すべき実際のクリスタルの値が定まる。
プリバッファおよびＦＩＦＯ回路３４の詳細ブロック図
を示す。この回路３４内には、このＶＳＬＩチップで用
いる２０ＭＨｚから４８ＭＨｚの全てのクロックを形成
するクリスタル（図示しない）が含まれる。ＯＳＣセル
が１つ設けられる。このセルは、２０ＭＨｚから３０Ｍ
Ｈｚで外部回路なしの基本クリスタルで作動し、３０Ｍ
Ｈｚから４８ＭＨｚでは外部タンク回路とともに第３オ
ーバートーンクリスタルで作動する。このセルは外部か
らクロック発生チップにより駆動することもできる。実
際のクリスタルの選択は、チップが用いられるスキャナ
に応じて定まる。レーザービームの速度やこのチップに
先行するアナログビデオ回路の解像度等のファクターに
より使用すべき実際のクリスタルの値が定まる。
【００３０】ライン６０上に表れるクロック信号は２分
割回路６４に伝送される。この２分割回路６４は、ライ
ン６２上の表れる信号ＳＥＴ ＶＩＤ ＣＯＵＮＴ／２
により駆動されクロック信号をインタバルカウンタ６６
に出力する。このカウンタはライン３２上に表れる信号
ＶＩＤＥＯのレベル移行により動作し、６進数の２でカ
ウントを開始する。カウント速度はプログラマブルであ
り、ライン６０上に表れる主クロック速度あるいは稼動
中に回路６４により出力された主クロックの半分の速度
に設定できる。カウンタは６カウントの”ｈａｌｏ”周
期を有する。もし前回の移行の６カウントの間に別のビ
デオ移行があると、カウンタは最初の移行を無視する。
もし前回の移行の７番目のカウントから１４番目のカウ
ントの間に移行があると、カウンタはカウントが１４に
なるまで動作を遅延し、このカウント時点で移行があっ
たものとして処理する。カウンタがカウント１４と７ｆ
ｆｈ間をカウントしかつビデオ移行があると、カウンタ
は６進数の２にリセットされｈａｌｏ周期が始る。
割回路６４に伝送される。この２分割回路６４は、ライ
ン６２上の表れる信号ＳＥＴ ＶＩＤ ＣＯＵＮＴ／２
により駆動されクロック信号をインタバルカウンタ６６
に出力する。このカウンタはライン３２上に表れる信号
ＶＩＤＥＯのレベル移行により動作し、６進数の２でカ
ウントを開始する。カウント速度はプログラマブルであ
り、ライン６０上に表れる主クロック速度あるいは稼動
中に回路６４により出力された主クロックの半分の速度
に設定できる。カウンタは６カウントの”ｈａｌｏ”周
期を有する。もし前回の移行の６カウントの間に別のビ
デオ移行があると、カウンタは最初の移行を無視する。
もし前回の移行の７番目のカウントから１４番目のカウ
ントの間に移行があると、カウンタはカウントが１４に
なるまで動作を遅延し、このカウント時点で移行があっ
たものとして処理する。カウンタがカウント１４と７ｆ
ｆｈ間をカウントしかつビデオ移行があると、カウンタ
は６進数の２にリセットされｈａｌｏ周期が始る。
【００３１】この期間にカウンタは信号ＩＮＴ ＣＬＫ
を発生しこれをライン６８を介して発信し、またライン
７０を介してカウント（ビット０〜１０）をシリアルプ
リバッファ回路７４（図１９）にロードするとともにラ
イン７２を介してビデオビット（ビット１１）の状態を
同プリバッファ回路７４にロードする。このプリバッフ
ァ回路７４は、シフトレジスタ部分７５とインタバルの
カウントがバーかスペースかを示すＲＡＭプリバッファ
部分７８を含む。従って、プリバッファ回路７４は、ラ
ベルのバーあるいはスペースとして認識されたインタバ
ルのカウント列を有し、これによりラベル上のバーとス
ペースの相対幅が表される。
を発生しこれをライン６８を介して発信し、またライン
７０を介してカウント（ビット０〜１０）をシリアルプ
リバッファ回路７４（図１９）にロードするとともにラ
イン７２を介してビデオビット（ビット１１）の状態を
同プリバッファ回路７４にロードする。このプリバッフ
ァ回路７４は、シフトレジスタ部分７５とインタバルの
カウントがバーかスペースかを示すＲＡＭプリバッファ
部分７８を含む。従って、プリバッファ回路７４は、ラ
ベルのバーあるいはスペースとして認識されたインタバ
ルのカウント列を有し、これによりラベル上のバーとス
ペースの相対幅が表される。
【００３２】レーザビーム走査中にビデオ移行が停止す
ると、カウンタはカウント７ｆｆｈに達する。この時点
でカウンタはファントムモードの動作に入る。カウンタ
はライン６８上に信号ＩＮＴ ＣＬＫを発生しこれをＯ
Ｒゲート７６（図１９）を介して回路７４のＲＡＭプリ
バッファ部分７８に伝送し、カウント７ｆｆｈをレジス
タ部分７５に格納し、次のビデオ移行があるまで、１４
カウントごとに新たなＩＮＴ ＣＬＫ信号を発生し、新
たな７ｆｆｈのカウントを格納する。
ると、カウンタはカウント７ｆｆｈに達する。この時点
でカウンタはファントムモードの動作に入る。カウンタ
はライン６８上に信号ＩＮＴ ＣＬＫを発生しこれをＯ
Ｒゲート７６（図１９）を介して回路７４のＲＡＭプリ
バッファ部分７８に伝送し、カウント７ｆｆｈをレジス
タ部分７５に格納し、次のビデオ移行があるまで、１４
カウントごとに新たなＩＮＴ ＣＬＫ信号を発生し、新
たな７ｆｆｈのカウントを格納する。
【００３３】ファントムカウントが０から１４までの間
に移行が起こると、カウンタはカウント１４まで動作を
遅延し、この時点でＩＮＴ ＣＬＫ信号を発生し最後の
７ｆｆｈカウントを格納する。このようなファントムＩ
ＮＴ ＣＬＫ信号を発生する理由は、プリバッファ部分
７８内にある使用可能な良好データを７ｆｆｈカウント
によりＦＩＦＯ ＲＡＭ記憶回路８０（図２０）に格納
される前に全て取り出してこれをマイクロプロセッサ４
４（図１０）で直ちに解析可能とするためである。
に移行が起こると、カウンタはカウント１４まで動作を
遅延し、この時点でＩＮＴ ＣＬＫ信号を発生し最後の
７ｆｆｈカウントを格納する。このようなファントムＩ
ＮＴ ＣＬＫ信号を発生する理由は、プリバッファ部分
７８内にある使用可能な良好データを７ｆｆｈカウント
によりＦＩＦＯ ＲＡＭ記憶回路８０（図２０）に格納
される前に全て取り出してこれをマイクロプロセッサ４
４（図１０）で直ちに解析可能とするためである。
【００３４】プリバッファ部分７８に格納されたデータ
は、１５ビットのバス８２を通してＦＩＦＯ記憶回路８
０（図２０）に転送される。この転送作用は以下に説明
するように、ライン８４上に表れるＦＩＦＯクロック信
号の制御の下に行なわれる。本発明では、以下の理論に
基づいてプリバッファ部分７８内に格納されたインタバ
ルのデータをフィルタリングする。即ち、良好ラベルの
フレーミングされた隣接文字のインタバルの合計は相互
の特定パーセントの範囲内でのフレームの合計となり、
フレーミングされない文字のインタバルの合計は相互の
特定パーセントの範囲外でのフレームの合計となる。
は、１５ビットのバス８２を通してＦＩＦＯ記憶回路８
０（図２０）に転送される。この転送作用は以下に説明
するように、ライン８４上に表れるＦＩＦＯクロック信
号の制御の下に行なわれる。本発明では、以下の理論に
基づいてプリバッファ部分７８内に格納されたインタバ
ルのデータをフィルタリングする。即ち、良好ラベルの
フレーミングされた隣接文字のインタバルの合計は相互
の特定パーセントの範囲内でのフレームの合計となり、
フレーミングされない文字のインタバルの合計は相互の
特定パーセントの範囲外でのフレームの合計となる。
【００３５】ＵＰＣおよびコード１２８のラベルの場合
には、この理論が良好ラベルデータとそうでないデータ
とを区別する基本技術となる。コード５の２およびコー
ド９の３のラベルについては、別の理論が用いられる。
上記理論を実行するために、一連のシリアルインタバル
加算器を用いて隣接インタバルを加算する。これらの加
算器によりインタバルカウント毎に、ロジックに対し新
たな２つの隣接インタバルの合計、４つの隣接インタバ
ルの合計、６つの隣接インタバルの合計および１０の隣
接インタバルの合計が導入される。これらの項の合計は
４および６のインタバルクロックだけ遅延されるととも
に、新たな４および６の項の合計がコンパレータに到達
すると同時にコンパレータに導入される。
には、この理論が良好ラベルデータとそうでないデータ
とを区別する基本技術となる。コード５の２およびコー
ド９の３のラベルについては、別の理論が用いられる。
上記理論を実行するために、一連のシリアルインタバル
加算器を用いて隣接インタバルを加算する。これらの加
算器によりインタバルカウント毎に、ロジックに対し新
たな２つの隣接インタバルの合計、４つの隣接インタバ
ルの合計、６つの隣接インタバルの合計および１０の隣
接インタバルの合計が導入される。これらの項の合計は
４および６のインタバルクロックだけ遅延されるととも
に、新たな４および６の項の合計がコンパレータに到達
すると同時にコンパレータに導入される。
【００３６】加算器は遅延された６および４の項の合計
値のパーセンテージを取り、同時に新たな６および４の
項の合計値のパーセンテージを取る。続いて２つの文字
が比較判断される。この比較は遅延された６または４の
項の合計のパーセンテージを合計し、これを新たな６ま
たは４の項の合計と比較することにより行う。もし新た
な合計が大きければ等しくなる途中である。同時に、新
たな６または４の項の合計のパーセンテージ合計が古い
６または４の項の合計と比較される。古い合計が大きけ
れば最初の６または４のインタバルであり逆ならば新た
なインタバルである。
値のパーセンテージを取り、同時に新たな６および４の
項の合計値のパーセンテージを取る。続いて２つの文字
が比較判断される。この比較は遅延された６または４の
項の合計のパーセンテージを合計し、これを新たな６ま
たは４の項の合計と比較することにより行う。もし新た
な合計が大きければ等しくなる途中である。同時に、新
たな６または４の項の合計のパーセンテージ合計が古い
６または４の項の合計と比較される。古い合計が大きけ
れば最初の６または４のインタバルであり逆ならば新た
なインタバルである。
【００３７】コード１２８の文字は６つのインタバルを
有し、ＵＰＣ文字は４つのインタバルを有するため、こ
のＩＮＴ ＣＬＫでフレーミングされた２つの文字は良
好なラベル文字と判定できる。
有し、ＵＰＣ文字は４つのインタバルを有するため、こ
のＩＮＴ ＣＬＫでフレーミングされた２つの文字は良
好なラベル文字と判定できる。
【００３８】２つの文字比較が４つの項の合計の比較か
あるいは６つの項の合計の比較かによって、２つの良好
なＵＰＣ文字あるいは２つの良好な１２８文字をそれぞ
れ識別する。ＵＰＣ ２ ＥＱＵ ＣＨＡＲ の項およ
び１２８ ２ ＥＱＵ ＣＨＡＲ の項がＵＰＣおよび
１２８のフィルター回路にそれぞれ送られその作動が開
始される。１０の項の合計は５の２および９の３コード
の論理回路に送られそれぞれ処理される。
あるいは６つの項の合計の比較かによって、２つの良好
なＵＰＣ文字あるいは２つの良好な１２８文字をそれぞ
れ識別する。ＵＰＣ ２ ＥＱＵ ＣＨＡＲ の項およ
び１２８ ２ ＥＱＵ ＣＨＡＲ の項がＵＰＣおよび
１２８のフィルター回路にそれぞれ送られその作動が開
始される。１０の項の合計は５の２および９の３コード
の論理回路に送られそれぞれ処理される。
【００３９】プリバッファ内には４つのビット、１２，
１３，１４，１５が残っている。これらのビットは、Ｕ
ＰＣの”スタート”、コード１２８、５の２および９の
３の”スタートおよびストップ”、およびＵＰＣの”ス
トップ”または”タグ”のビットをこの順番で表してい
る。これらのビットは、プリバッファ回路７４内で最初
は常に”０”がロードされ、従ってこれらのビットはそ
のままにしておけばプリバッファ回路内で常に”０”の
位置に置かれる。しかしながら、ＵＰＣ、１２８、９の
３および５の２の各コードのフィルター回路がビット処
理を行うためそのまま”０”の位置には置かれない。こ
れらのフィルターは、プリバッファ回路内に入るビット
を制御し、また、必要時にはいつでもこれらのビットを
反転させることができる。
１３，１４，１５が残っている。これらのビットは、Ｕ
ＰＣの”スタート”、コード１２８、５の２および９の
３の”スタートおよびストップ”、およびＵＰＣの”ス
トップ”または”タグ”のビットをこの順番で表してい
る。これらのビットは、プリバッファ回路７４内で最初
は常に”０”がロードされ、従ってこれらのビットはそ
のままにしておけばプリバッファ回路内で常に”０”の
位置に置かれる。しかしながら、ＵＰＣ、１２８、９の
３および５の２の各コードのフィルター回路がビット処
理を行うためそのまま”０”の位置には置かれない。こ
れらのフィルターは、プリバッファ回路内に入るビット
を制御し、また、必要時にはいつでもこれらのビットを
反転させることができる。
【００４０】マイクロプロセッサにより、フィルター回
路およびフィルター基準が選定されると、フィルターは
前述のように、あるＩＮＴ ＣＬＫ時間にプリバッファ
回路内の適当なタグビットにビットを挿入する。ビット
挿入位置および時間は、ＵＰＣおよびコード１２８の場
合には２ ＥＱＵ ＣＨＡＲ 項に基づいてフィルター
回路が行う解析により定められ、コード５の２および９
の３の場合にはプリバッファ内の最初の１１のインタバ
ルおよび１０項の合計により定められる。
路およびフィルター基準が選定されると、フィルターは
前述のように、あるＩＮＴ ＣＬＫ時間にプリバッファ
回路内の適当なタグビットにビットを挿入する。ビット
挿入位置および時間は、ＵＰＣおよびコード１２８の場
合には２ ＥＱＵ ＣＨＡＲ 項に基づいてフィルター
回路が行う解析により定められ、コード５の２および９
の３の場合にはプリバッファ内の最初の１１のインタバ
ルおよび１０項の合計により定められる。
【００４１】ＵＰＣのタグビットは例外として、プリバ
ッファ回路内の先頭タグビットは、通常”スタートビッ
ト”として検出され、これに続く同じタグのビットは”
ストップビット”として検出される。これらのビットは
プリバッファ回路を通してＩＮＴ ＣＬＫ信号により移
動する。
ッファ回路内の先頭タグビットは、通常”スタートビッ
ト”として検出され、これに続く同じタグのビットは”
ストップビット”として検出される。これらのビットは
プリバッファ回路を通してＩＮＴ ＣＬＫ信号により移
動する。
【００４２】ある時点で、これらのビットはプリバッフ
ァ回路の終端に達し、以下に説明するように、フィルタ
ー回路により発生したフレーム項と共働して一群のＦＩ
ＦＯＥＮＡＢＬＥ フリップフロップ１０８（図１９）
のうちの１つをトグル動作させる論理回路に入力され
る。
ァ回路の終端に達し、以下に説明するように、フィルタ
ー回路により発生したフレーム項と共働して一群のＦＩ
ＦＯＥＮＡＢＬＥ フリップフロップ１０８（図１９）
のうちの１つをトグル動作させる論理回路に入力され
る。
【００４３】いずれかのフリップフロップがオンになる
と、ＦＩＦＯ ＥＮＡＢＬＥ信号が動作し、現行のイン
タバルデータのワードをＦＩＦＯ回路に書込み可能状態
にする。フリップフロップのいずれかがオン状態であれ
ば、プリバッファ回路から出力される後続の全てのデー
タが同様にＦＩＦＯ記憶回路内に書込まれる。このタグ
（ラベル）の次のビット（ストップビット）がフリップ
フロップをトグル動作により終了させる。
と、ＦＩＦＯ ＥＮＡＢＬＥ信号が動作し、現行のイン
タバルデータのワードをＦＩＦＯ回路に書込み可能状態
にする。フリップフロップのいずれかがオン状態であれ
ば、プリバッファ回路から出力される後続の全てのデー
タが同様にＦＩＦＯ記憶回路内に書込まれる。このタグ
（ラベル）の次のビット（ストップビット）がフリップ
フロップをトグル動作により終了させる。
【００４４】このフリップフロップがＦＩＦＯ ＥＮＡ
ＢＬＥ回路をオンの動作状態に保持する唯一の回路であ
る場合には、以下のように偽動作が行われる。プリバッ
ファ回路７４内のインタバルデータの現行ワードがＦＩ
ＦＯ回路８０に書込まれ、その後はプリバッファ回路の
ラベルビット列の１つから別のスタートビットが出てく
るまでプリバッファ回路からＦＩＦＯ回路にはデータが
転送されない。従って、フィルター回路へのプログラム
された基準に合うデータのみがＦＩＦＯ回路に入力さ
れ、他のデータは全てプリバッファ回路の動作終了時に
消却される。
ＢＬＥ回路をオンの動作状態に保持する唯一の回路であ
る場合には、以下のように偽動作が行われる。プリバッ
ファ回路７４内のインタバルデータの現行ワードがＦＩ
ＦＯ回路８０に書込まれ、その後はプリバッファ回路の
ラベルビット列の１つから別のスタートビットが出てく
るまでプリバッファ回路からＦＩＦＯ回路にはデータが
転送されない。従って、フィルター回路へのプログラム
された基準に合うデータのみがＦＩＦＯ回路に入力さ
れ、他のデータは全てプリバッファ回路の動作終了時に
消却される。
【００４５】インタバルカウンタ６６（図１７）は、フ
ァントムモードにおいて、ライン８６を介してＡＮＤゲ
ート８８の１つの入力端子に信号を出力する。このＡＮ
Ｄゲートの出力信号はライン８９を介してＡＮＤゲート
９０の１つの入力端子に伝送される。このＡＮＤゲート
９０はさらにライン９２を介して２０分割回路９４から
主クロック信号を２０に分割したクロックパルスを受け
る。
ァントムモードにおいて、ライン８６を介してＡＮＤゲ
ート８８の１つの入力端子に信号を出力する。このＡＮ
Ｄゲートの出力信号はライン８９を介してＡＮＤゲート
９０の１つの入力端子に伝送される。このＡＮＤゲート
９０はさらにライン９２を介して２０分割回路９４から
主クロック信号を２０に分割したクロックパルスを受け
る。
【００４６】ＡＮＤゲート９０からの出力クロック信号
は、ライン９６を介してＯＲゲート９８の１つの入力端
子に伝送される。このＯＲゲート９８はさらにライン６
８を介してＩＮＴ ＣＬＫ信号を受ける。ＡＮＤゲート
９０から出力されたクロック信号は、ライン１００を介
してＯＲゲート７６（図１９）に転送され、プリバッフ
ァ部分７８内にインタバルデータのビットをロードする
ためにこのプリバッファ部分をクロック制御する。
は、ライン９６を介してＯＲゲート９８の１つの入力端
子に伝送される。このＯＲゲート９８はさらにライン６
８を介してＩＮＴ ＣＬＫ信号を受ける。ＡＮＤゲート
９０から出力されたクロック信号は、ライン１００を介
してＯＲゲート７６（図１９）に転送され、プリバッフ
ァ部分７８内にインタバルデータのビットをロードする
ためにこのプリバッファ部分をクロック制御する。
【００４７】ＯＲゲート９８から出力されたクロック信
号は、ＡＮＤゲート１０２の１つの入力端子に伝送さ
れ、このＡＮＤゲート１０２の出力信号ＦＩＦＯ ＣＬ
ＫＳはライン８４を介してＦＩＦＯ記憶回路８０（図２
０）に伝送され、バッファ部分７８に格納されたインタ
バルデータのビットをクロック制御する。このＡＮＤゲ
ート１０２は、ライン１０４上に表れたＯＲゲート１０
６（図２０）からの出力信号ＦＩＦＯ ＥＮＡＢＬＥに
より駆動される。ＯＲゲート１０６は、フィルター回路
３８〜４２（図１０）に連結された２０のＦＩＦＯ Ｅ
ＮＡＢＬＥフリップフロップ１０８（１つのみ図１９に
示す）およびフリップフロップ１１０（図１７）からの
出力信号を受ける。各タグに対し、プリバッファ回路７
４のレジスタ部分７５のレジスタ１２〜１５にスタート
ビットまたはストップビットが表れると、ライン１１２
上にＨレベル信号が表れ、ＡＮＤゲート１１４に入力さ
れる。ＡＮＤゲート１１４はさらに、以下に説明するよ
うに、ライン１１６を介してフィルター回路３８〜４２
（図１０）のうちの１つからフレームビットを受ける。
号は、ＡＮＤゲート１０２の１つの入力端子に伝送さ
れ、このＡＮＤゲート１０２の出力信号ＦＩＦＯ ＣＬ
ＫＳはライン８４を介してＦＩＦＯ記憶回路８０（図２
０）に伝送され、バッファ部分７８に格納されたインタ
バルデータのビットをクロック制御する。このＡＮＤゲ
ート１０２は、ライン１０４上に表れたＯＲゲート１０
６（図２０）からの出力信号ＦＩＦＯ ＥＮＡＢＬＥに
より駆動される。ＯＲゲート１０６は、フィルター回路
３８〜４２（図１０）に連結された２０のＦＩＦＯ Ｅ
ＮＡＢＬＥフリップフロップ１０８（１つのみ図１９に
示す）およびフリップフロップ１１０（図１７）からの
出力信号を受ける。各タグに対し、プリバッファ回路７
４のレジスタ部分７５のレジスタ１２〜１５にスタート
ビットまたはストップビットが表れると、ライン１１２
上にＨレベル信号が表れ、ＡＮＤゲート１１４に入力さ
れる。ＡＮＤゲート１１４はさらに、以下に説明するよ
うに、ライン１１６を介してフィルター回路３８〜４２
（図１０）のうちの１つからフレームビットを受ける。
【００４８】ＵＰＣフィルター回路３８（図１２）内に
は、分離したスタートビットの流れおよび分離したスト
ップビットの流れが形成される。図示したフレーム論理
回路は他のタイプのタグに対しても同様である。即ち、
４つのＦＩＦＯ ＥＮＡＢＬＥ回路１１７（図１９）が
備る。ＵＰＣの場合、この回路１１７はＡＮＤゲート１
１４およびフリップフロップ１０８により構成される。
これらの回路は単なるトグル式のフリップフロップでは
なく、２ビットのアップダウンカウンタである。
は、分離したスタートビットの流れおよび分離したスト
ップビットの流れが形成される。図示したフレーム論理
回路は他のタイプのタグに対しても同様である。即ち、
４つのＦＩＦＯ ＥＮＡＢＬＥ回路１１７（図１９）が
備る。ＵＰＣの場合、この回路１１７はＡＮＤゲート１
１４およびフリップフロップ１０８により構成される。
これらの回路は単なるトグル式のフリップフロップでは
なく、２ビットのアップダウンカウンタである。
【００４９】ＵＰＣのスタートタグビットの流れからき
てライン１１２上に表れたスタートビットは、フレーム
カウンタ２２０（図２３）のうちの１つをインクリメン
トし、一方ＵＰＣのストップタグビットの流れからきた
ストップビットはカウンタをデクレメントする。全ての
カウンタが”０”であるときにはＵＰＣのＦＩＦＯＥＮ
ＡＢＬＥは動作しない。スタートビットとストップビッ
トが同時に表れるとカウンタは変化しない。カウンタ
が”０”でストップビットが表れるとカウンタは”０”
のままである。
てライン１１２上に表れたスタートビットは、フレーム
カウンタ２２０（図２３）のうちの１つをインクリメン
トし、一方ＵＰＣのストップタグビットの流れからきた
ストップビットはカウンタをデクレメントする。全ての
カウンタが”０”であるときにはＵＰＣのＦＩＦＯＥＮ
ＡＢＬＥは動作しない。スタートビットとストップビッ
トが同時に表れるとカウンタは変化しない。カウンタ
が”０”でストップビットが表れるとカウンタは”０”
のままである。
【００５０】ＵＰＣ論理回路の実行により、インタバル
の流れのストップビットに先行してスタートビットを付
加挿入可能となりＵＰＣタグ（ラベル）を独特の状態で
処理することができる。
の流れのストップビットに先行してスタートビットを付
加挿入可能となりＵＰＣタグ（ラベル）を独特の状態で
処理することができる。
【００５１】この独特の状態となる理由は１つにはＵＰ
Ｃの周期モードに基づく理由であり、２番目はＵＰＣに
独特の中心バンドに基づくものである。ＦＩＦＯ記憶回
路８０は単に、良好タグのインタバルデータをこのデー
タと連携するビデオビットとスタートおよびストップビ
ットとともに記憶する場所となるだけである。この回路
８０は、マイクロプロセッサ４４がデータを読み出し、
文字をデコード化し、その他の処理を施すまでこのデー
タをバッファに入れておく。
Ｃの周期モードに基づく理由であり、２番目はＵＰＣに
独特の中心バンドに基づくものである。ＦＩＦＯ記憶回
路８０は単に、良好タグのインタバルデータをこのデー
タと連携するビデオビットとスタートおよびストップビ
ットとともに記憶する場所となるだけである。この回路
８０は、マイクロプロセッサ４４がデータを読み出し、
文字をデコード化し、その他の処理を施すまでこのデー
タをバッファに入れておく。
【００５２】ＵＰＣの各文字には４つのフレームを設け
ることができるため、第１フレームが真の文字であった
りあるいは第２フレームであったりし、真のタグのデー
タがどこからスタートするのか明確ではない。スタート
ビットまたはストップビットがプリバッファ回路７４内
に置かれたときに、このビットが次のフレームの第１イ
ンタバルのスタートに対応した位置に挿入され、この特
別なデータ列のフレームにマークを付ける。
ることができるため、第１フレームが真の文字であった
りあるいは第２フレームであったりし、真のタグのデー
タがどこからスタートするのか明確ではない。スタート
ビットまたはストップビットがプリバッファ回路７４内
に置かれたときに、このビットが次のフレームの第１イ
ンタバルのスタートに対応した位置に挿入され、この特
別なデータ列のフレームにマークを付ける。
【００５３】データ全体の列は、４つの符号のブロック
に分割されその各々は連続したスタートビットおよびス
トップビットを含む同じフレームでスタートする。スタ
ートビットがライン１１２（図１９）上に表れ、フレー
ムビットがライン１１６上に表れると、ＡＮＤゲート１
１４はライン１２０を介してＨレベルのクロック信号を
ＯＲゲート１０６（図２０）に出力し、このＯＲゲート
１０６はＦＩＦＯ ＥＮＡＢＬＥ信号をライン１０４を
介して出力する。これによりＡＮＤゲート１０２（図１
７）は、ＦＩＦＯ記憶回路８０をクロック制御してバス
８２上に表れたインタバルデータを格納することができ
る。
に分割されその各々は連続したスタートビットおよびス
トップビットを含む同じフレームでスタートする。スタ
ートビットがライン１１２（図１９）上に表れ、フレー
ムビットがライン１１６上に表れると、ＡＮＤゲート１
１４はライン１２０を介してＨレベルのクロック信号を
ＯＲゲート１０６（図２０）に出力し、このＯＲゲート
１０６はＦＩＦＯ ＥＮＡＢＬＥ信号をライン１０４を
介して出力する。これによりＡＮＤゲート１０２（図１
７）は、ＦＩＦＯ記憶回路８０をクロック制御してバス
８２上に表れたインタバルデータを格納することができ
る。
【００５４】ストップビットがライン１１２上に表れる
と、フリップフロップ１０８はその動作を可能とするた
めの可動信号をＯＲゲート１０６から除去する。データ
の最後のフレームにストップビットが表れた後にのみＯ
Ｒゲート１０６が完全に動作不能となりこれによりＡＮ
Ｄゲート１０２が動作不能となる。フリップフロップ１
１０（図１７）は、インタバルカウンタ６６の出力ライ
ン６８上に表れた信号によりＯＲゲート７６（図１９）
を介して動作可能となる。この信号はライン１２２を介
してＡＮＤゲート１２４に伝送されフリップフロップ１
１０をクロック制御してライン１２６を介してＨレベル
信号をＯＲゲート１０６に出力する。これによりＯＲゲ
ート１０６がライン１０４を介してＦＩＦＯ ＥＮＡＢ
ＬＥ信号を出力する。
と、フリップフロップ１０８はその動作を可能とするた
めの可動信号をＯＲゲート１０６から除去する。データ
の最後のフレームにストップビットが表れた後にのみＯ
Ｒゲート１０６が完全に動作不能となりこれによりＡＮ
Ｄゲート１０２が動作不能となる。フリップフロップ１
１０（図１７）は、インタバルカウンタ６６の出力ライ
ン６８上に表れた信号によりＯＲゲート７６（図１９）
を介して動作可能となる。この信号はライン１２２を介
してＡＮＤゲート１２４に伝送されフリップフロップ１
１０をクロック制御してライン１２６を介してＨレベル
信号をＯＲゲート１０６に出力する。これによりＯＲゲ
ート１０６がライン１０４を介してＦＩＦＯ ＥＮＡＢ
ＬＥ信号を出力する。
【００５５】このＦＩＦＯ ＥＮＡＢＬＥ信号は、ＡＮ
Ｄゲート１０２（図１７）に伝送され、このＡＮＤゲー
トはクロック信号ＦＩＦＯ ＣＬＫＳをＦＩＦＯ記憶回
路８０に出力する。この回路８０はプリバッファ回路７
４からのデータをクロック制御により格納する。カウン
タ６６（図１７）のライン６８上にＬレベルの出力信号
が表れるごとにライン１２６上に表れる可動信号が除去
される。
Ｄゲート１０２（図１７）に伝送され、このＡＮＤゲー
トはクロック信号ＦＩＦＯ ＣＬＫＳをＦＩＦＯ記憶回
路８０に出力する。この回路８０はプリバッファ回路７
４からのデータをクロック制御により格納する。カウン
タ６６（図１７）のライン６８上にＬレベルの出力信号
が表れるごとにライン１２６上に表れる可動信号が除去
される。
【００５６】インバータ回路（図示しない）を含む論理
回路１３０（図１９）がバス８２内のプリバッファ７４
とＦＩＦＯ記憶回路８０間に設けられプリバッファ回路
７４から記憶回路８０に送られるデータを修正する。プ
リバッファ回路７４からのデータ列の中に最後のストッ
プビットが検出されると、そのとき記憶回路８０に書込
み中の文字に対してはストップビットが適正な位置に置
かれるが、他の全ての文字のデータ位置はゼロになる。
この状態により、マイクロプロセッサ４４はこの文字が
データ列の最後であることおよび後のデータはリアルタ
イムのデータの中断を示すことを認識する。
回路１３０（図１９）がバス８２内のプリバッファ７４
とＦＩＦＯ記憶回路８０間に設けられプリバッファ回路
７４から記憶回路８０に送られるデータを修正する。プ
リバッファ回路７４からのデータ列の中に最後のストッ
プビットが検出されると、そのとき記憶回路８０に書込
み中の文字に対してはストップビットが適正な位置に置
かれるが、他の全ての文字のデータ位置はゼロになる。
この状態により、マイクロプロセッサ４４はこの文字が
データ列の最後であることおよび後のデータはリアルタ
イムのデータの中断を示すことを認識する。
【００５７】レーザビームによる走査中に何回かインタ
バルカウンタ６６（図１７）はオーバーフローしてファ
ントムモードとなる。この状態になると、７ｆｆｈのカ
ウントがプリバッファ回路７４に入力される。これによ
り、７ｆｆｈカウントにより記憶されたデータに先行し
て良好データがフィルターロジックにより処理され必要
ならばタグされる。しかしながら、フィルターロジック
は、プリバッファ回路からの４つのインタバルデータが
処理された後に７ｆｆｈデータを新たなタグデータとし
て処理を開始する。このような状態は、このデータが２
文字比較ロジックと同等と見られるために好ましくな
い。従って、カウンタのファントムモードが開始された
後は、すべての文字比較ロジックは停止される。しかし
ながら、７ｆｆｈデータに先行する全ての良好データは
ＦＩＦＯ回路に記憶される。
バルカウンタ６６（図１７）はオーバーフローしてファ
ントムモードとなる。この状態になると、７ｆｆｈのカ
ウントがプリバッファ回路７４に入力される。これによ
り、７ｆｆｈカウントにより記憶されたデータに先行し
て良好データがフィルターロジックにより処理され必要
ならばタグされる。しかしながら、フィルターロジック
は、プリバッファ回路からの４つのインタバルデータが
処理された後に７ｆｆｈデータを新たなタグデータとし
て処理を開始する。このような状態は、このデータが２
文字比較ロジックと同等と見られるために好ましくな
い。従って、カウンタのファントムモードが開始された
後は、すべての文字比較ロジックは停止される。しかし
ながら、７ｆｆｈデータに先行する全ての良好データは
ＦＩＦＯ回路に記憶される。
【００５８】ある時点で７ｆｆｈデータはプリバッファ
回路から排出される。通常このとき、ＦＩＦＯ ＥＮＡ
ＢＬＥフリップフロップ１０８はオフとなる。しかしな
がら、もし通常と異なる不規則状態となったならば、検
知回路により４５の連続した７ｆｆｈカウントのみが全
てのリセットおよびＦＩＦＯ ＥＮＡＢＬＥフリップフ
ロップの再同期が行なわれる前にＦＩＦＯ回路内に導入
される。この４５のクロック遅延信号が必要な理由は、
ある状態では、プリバッファ部分７８内の良好データが
７ｆｆｈのデータ列によりフレーミングされ、リセット
される前にプリバッファ部分の終端に先行していないと
消去されるためである。リセット動作はカウンタがファ
ントムモードでなくなった場合あるいは７ｆｆｈでない
インタバルデータがプリバッファ回路の終端に到達した
場合に停止される。
回路から排出される。通常このとき、ＦＩＦＯ ＥＮＡ
ＢＬＥフリップフロップ１０８はオフとなる。しかしな
がら、もし通常と異なる不規則状態となったならば、検
知回路により４５の連続した７ｆｆｈカウントのみが全
てのリセットおよびＦＩＦＯ ＥＮＡＢＬＥフリップフ
ロップの再同期が行なわれる前にＦＩＦＯ回路内に導入
される。この４５のクロック遅延信号が必要な理由は、
ある状態では、プリバッファ部分７８内の良好データが
７ｆｆｈのデータ列によりフレーミングされ、リセット
される前にプリバッファ部分の終端に先行していないと
消去されるためである。リセット動作はカウンタがファ
ントムモードでなくなった場合あるいは７ｆｆｈでない
インタバルデータがプリバッファ回路の終端に到達した
場合に停止される。
【００５９】ある状態になると、７ｆｆｈのマーカーが
ＦＩＦＯ回路に書込まれる。これらのマーカーは、マイ
クロプロセッサ４４により読取られ、データ流れ解析の
補助として用いられる。３つの主な状態は以下のとおり
である。
ＦＩＦＯ回路に書込まれる。これらのマーカーは、マイ
クロプロセッサ４４により読取られ、データ流れ解析の
補助として用いられる。３つの主な状態は以下のとおり
である。
【００６０】（１） ７ｆｆｈインタバルまたは７ｆｆ
ｈインタバル流れの始端がプリバッファ回路７４の終端
で検出されると、７ｆｆｈビットがワードのインタバル
部分に書込まれ、さらにそのビットのみがＦＩＦＯ記憶
回路内に書込まれる。これはマイクロプロセッサに対
し、カウンタのデータ流れがこの時点で少なくとも１回
オーバーフローしたことを示す。
ｈインタバル流れの始端がプリバッファ回路７４の終端
で検出されると、７ｆｆｈビットがワードのインタバル
部分に書込まれ、さらにそのビットのみがＦＩＦＯ記憶
回路内に書込まれる。これはマイクロプロセッサに対
し、カウンタのデータ流れがこの時点で少なくとも１回
オーバーフローしたことを示す。
【００６１】（２） ＦＩＦＯ ＥＮＡＢＬＥが動作不
能になると、プリバッファの終端ワードのインタバル部
分およびＦＩＦＯ記憶回路に”０”が書込まれる。これ
はマイクロプロセッサに対し、この時点でのデータ流れ
において、リアルタイムの中断が起こったことを示す。
能になると、プリバッファの終端ワードのインタバル部
分およびＦＩＦＯ記憶回路に”０”が書込まれる。これ
はマイクロプロセッサに対し、この時点でのデータ流れ
において、リアルタイムの中断が起こったことを示す。
【００６２】（３） ＦＩＦＯ回路がフル状態から１つ
の位置だけ離れた状態の場合には、”０”がプリバッフ
ァ回路の終端ワードのインタバル部分およびＦＩＦＯ記
憶回路に書込まれる。このことは、前述と同様に、マイ
クロプロセッサに対し、リアルタイムのデータ流れがこ
の時点で中断したことを示す。
の位置だけ離れた状態の場合には、”０”がプリバッフ
ァ回路の終端ワードのインタバル部分およびＦＩＦＯ記
憶回路に書込まれる。このことは、前述と同様に、マイ
クロプロセッサに対し、リアルタイムのデータ流れがこ
の時点で中断したことを示す。
【００６３】このロジックの最後の特徴は全てを救済す
るセイブオールモードである。マイクロプロセッサ４４
によりこのセイブオールモードを選択可能である。この
モードが選択されると、ＦＩＦＯ記憶回路８０は連続的
にＳＡＢＥ ＡＬＬ信号をライン１２５上に出力してこ
れをＡＮＤゲート８８および１２４（図１７）に伝送す
る。これによりＦＩＦＯ ＣＬＫＳ信号が連続的に発生
し、プリバッファ回路７４からのデータを全て記憶回路
８０内に格納するようにクロック制御する。これによ
り、プリバッファ回路７４に入力されたすべてのデータ
は最終的にＦＩＦＯ記憶回路内に収納されるとともにマ
イクロプロセッサに伝送される。
るセイブオールモードである。マイクロプロセッサ４４
によりこのセイブオールモードを選択可能である。この
モードが選択されると、ＦＩＦＯ記憶回路８０は連続的
にＳＡＢＥ ＡＬＬ信号をライン１２５上に出力してこ
れをＡＮＤゲート８８および１２４（図１７）に伝送す
る。これによりＦＩＦＯ ＣＬＫＳ信号が連続的に発生
し、プリバッファ回路７４からのデータを全て記憶回路
８０内に格納するようにクロック制御する。これによ
り、プリバッファ回路７４に入力されたすべてのデータ
は最終的にＦＩＦＯ記憶回路内に収納されるとともにマ
イクロプロセッサに伝送される。
【００６４】このカウンタのファントムモードはしかし
ながら、意図的に形成したＩＮＴＣＬＫの数がＦＩＦＯ
回路を７ｆｆｈカウントで充満させないようにするため
に動作不能とされる。しかしながら、真のＩＮＴ ＣＬ
Ｋでクロックされたすべてのデータはマイクロプロセッ
サに転送される。このモードでは、システムはサポート
されないタグからのデータをマイクロプロセッサにより
解析しデコード化することができる。
ながら、意図的に形成したＩＮＴＣＬＫの数がＦＩＦＯ
回路を７ｆｆｈカウントで充満させないようにするため
に動作不能とされる。しかしながら、真のＩＮＴ ＣＬ
Ｋでクロックされたすべてのデータはマイクロプロセッ
サに転送される。このモードでは、システムはサポート
されないタグからのデータをマイクロプロセッサにより
解析しデコード化することができる。
【００６５】図１９に示すように、ライン１３２上およ
びバス８２上には論理回路１３０から出力された信号Ｐ
ＲＥＦＵＦＦ ＤＡＴＡが表れる。このデータ信号は７
ＦＦフィルター１３４に転送される。７ＦＦフィルター
はプリバッファ回路７４がオーバーフローしたときの状
態を検出すると遅延回路１３６に信号を送る。
びバス８２上には論理回路１３０から出力された信号Ｐ
ＲＥＦＵＦＦ ＤＡＴＡが表れる。このデータ信号は７
ＦＦフィルター１３４に転送される。７ＦＦフィルター
はプリバッファ回路７４がオーバーフローしたときの状
態を検出すると遅延回路１３６に信号を送る。
【００６６】カウンタ６６（図１７）がファントムモー
ドになって複数の７ｆｆカウントを出力したときにプリ
バッファ回路７４からのデータを再同期させるために、
遅延回路１３６はライン１３８を介してＨレベルの信号
を出力する。これにより、ＦＩＦＯ記憶装置８０へのプ
リバッファ回路７４からのデータ受入れ動作を不可とす
るフリップフロップ回路１０８，１１０がリセットされ
る。
ドになって複数の７ｆｆカウントを出力したときにプリ
バッファ回路７４からのデータを再同期させるために、
遅延回路１３６はライン１３８を介してＨレベルの信号
を出力する。これにより、ＦＩＦＯ記憶装置８０へのプ
リバッファ回路７４からのデータ受入れ動作を不可とす
るフリップフロップ回路１０８，１１０がリセットされ
る。
【００６７】７ｆｆフィルター回路１３４からの出力は
さらにライン１４２を介して信号ＷＲＩＴＥ ＭＡＲＫ
ＥＲとしてＦＩＦＯ記憶回路８０に送られる。これによ
り、前述のように、ＦＩＦＯ記憶回路８０に格納された
データに７ｆｆｈマーカーが書込まれる。
さらにライン１４２を介して信号ＷＲＩＴＥ ＭＡＲＫ
ＥＲとしてＦＩＦＯ記憶回路８０に送られる。これによ
り、前述のように、ＦＩＦＯ記憶回路８０に格納された
データに７ｆｆｈマーカーが書込まれる。
【００６８】一方この信号が表れないときには、Ｌレベ
ル信号がライン１４２上に表れ、ライン１４４を介して
インバータ回路１４６およびＯＲ回路１４８に送られラ
イン１４９を介して遅延回路１３６をリセットする。こ
の回路１３６は、カウンタ６６がファントムモードとな
ってＡＮＤゲート８８（図１７）からの信号を受けた場
合にもリセットされる。この信号はライン１５２を介し
てインバータ１５０（図１９）を通りＯＲゲート１４８
に送られる。
ル信号がライン１４２上に表れ、ライン１４４を介して
インバータ回路１４６およびＯＲ回路１４８に送られラ
イン１４９を介して遅延回路１３６をリセットする。こ
の回路１３６は、カウンタ６６がファントムモードとな
ってＡＮＤゲート８８（図１７）からの信号を受けた場
合にもリセットされる。この信号はライン１５２を介し
てインバータ１５０（図１９）を通りＯＲゲート１４８
に送られる。
【００６９】プリバッファ回路７４（図１９）のレジス
タ部分７５の最初の２つのレジスタはライン１６２，１
６４を介してそれぞれインタバル信号ＩＮ１，ＩＮ２を
出力する。これらの信号は、２項加算器１６６（図１
８）に入力される。この加算器１６６は、フィルター回
路３８，４０（図１０）で用いられる２つの等符号を表
す項の合計、および走査中のコードタグのタイプを検出
するフィルター回路４２に送られる１０の項の合計を発
生するロジックの一部を構成する。
タ部分７５の最初の２つのレジスタはライン１６２，１
６４を介してそれぞれインタバル信号ＩＮ１，ＩＮ２を
出力する。これらの信号は、２項加算器１６６（図１
８）に入力される。この加算器１６６は、フィルター回
路３８，４０（図１０）で用いられる２つの等符号を表
す項の合計、および走査中のコードタグのタイプを検出
するフィルター回路４２に送られる１０の項の合計を発
生するロジックの一部を構成する。
【００７０】加算器１６６の出力は、２インタバル遅延
回路１６７に送られる。この遅延回路１６７の出力は、
ライン１７８を介して４項加算器１６８に送られる。こ
の加算器１６８は、ライン１７６上に表れる最初の項に
遅延項を加算してライン１８８を介して４項合計を出力
する。この合計出力は、１インタバル遅延回路１７０を
通して２文字比較および４インタバル遅延回路１７２に
送られる。この回路１７２は、最初の２つの文字を比較
してＵＰＣコードラベルのデコード化の要件である等し
い文字かどうかを判別する。等しい場合には、Ｈレベル
のＵＰＣ ２ＥＱＵ ＣＨＡＲ信号がライン１７３を介
してＵＰＣフィルター回路３８（図１０および図２３）
に出力される。
回路１６７に送られる。この遅延回路１６７の出力は、
ライン１７８を介して４項加算器１６８に送られる。こ
の加算器１６８は、ライン１７６上に表れる最初の項に
遅延項を加算してライン１８８を介して４項合計を出力
する。この合計出力は、１インタバル遅延回路１７０を
通して２文字比較および４インタバル遅延回路１７２に
送られる。この回路１７２は、最初の２つの文字を比較
してＵＰＣコードラベルのデコード化の要件である等し
い文字かどうかを判別する。等しい場合には、Ｈレベル
のＵＰＣ ２ＥＱＵ ＣＨＡＲ信号がライン１７３を介
してＵＰＣフィルター回路３８（図１０および図２３）
に出力される。
【００７１】マイクロプロセッサ４４は、ライン１９６
を介して回路１９２に対し比率７／１６および１１／３
２を付与し、ＳＵＭ４＋７／３２＋１ＤＥＬ，ＳＵＭ４
＋７／３２＋３ＤＥＬ，ＳＵＭ４＋１１／３２＋１ＤＥ
Ｌ，ＳＵＭ４＋１１／３２＋３ＤＥＬの項からなる信号
をバス１７５を介して出力し、ＵＰＣ ＥＡＮ８のタグ
（図２７）をデコード化するために用いる。
を介して回路１９２に対し比率７／１６および１１／３
２を付与し、ＳＵＭ４＋７／３２＋１ＤＥＬ，ＳＵＭ４
＋７／３２＋３ＤＥＬ，ＳＵＭ４＋１１／３２＋１ＤＥ
Ｌ，ＳＵＭ４＋１１／３２＋３ＤＥＬの項からなる信号
をバス１７５を介して出力し、ＵＰＣ ＥＡＮ８のタグ
（図２７）をデコード化するために用いる。
【００７２】ライン１７８上に表れた２つの項の合計
は、２インタバル遅延回路１８０を通して５項加算器１
８２に送られる。この加算器１８２は、ライン１８８を
介して４項の合計信号を受ける。加算器１８２の出力
は、１インタバル遅延回路１８４を介して２文字比較お
よび５遅延回路１８６に送られる。この回路１８６は、
２つの文字が等しい場合に、１２８コードのＨレベルの
２ ＥＱＵ ＣＨＡＲ信号をライン１８７を介して１２
８フィルター回路４０（図１０）に送る。遅延回路１８
４の出力に表れた５項の合計は、ライン１９０を介して
３インタバル遅延回路１９２を通り１０項加算器１９４
に送られる。この１０項の合計出力はライン１９９を介
して５の２および９の３フィルター４２（図１０）に送
られる。
は、２インタバル遅延回路１８０を通して５項加算器１
８２に送られる。この加算器１８２は、ライン１８８を
介して４項の合計信号を受ける。加算器１８２の出力
は、１インタバル遅延回路１８４を介して２文字比較お
よび５遅延回路１８６に送られる。この回路１８６は、
２つの文字が等しい場合に、１２８コードのＨレベルの
２ ＥＱＵ ＣＨＡＲ信号をライン１８７を介して１２
８フィルター回路４０（図１０）に送る。遅延回路１８
４の出力に表れた５項の合計は、ライン１９０を介して
３インタバル遅延回路１９２を通り１０項加算器１９４
に送られる。この１０項の合計出力はライン１９９を介
して５の２および９の３フィルター４２（図１０）に送
られる。
【００７３】ライン１９６上にはさらにマイクロプロセ
ッサ４４から送信された制御信号が表れ、回路１７２お
よび１８６内のコンパレータを制御して第１および第２
の文字の２７／３２，２８／３２または２６／３２の幅
を比較する。
ッサ４４から送信された制御信号が表れ、回路１７２お
よび１８６内のコンパレータを制御して第１および第２
の文字の２７／３２，２８／３２または２６／３２の幅
を比較する。
【００７４】図１２および図２２〜図２５に、ＵＰＣの
ハードタグ（図２２、図２３）、ＵＰＣの簡易タグ（図
２４）および周期タグ（図２５）を処理するＵＰＣフィ
ルター３８（図１０）の詳細ブロック図を示す。ハード
タグは簡易タグよりもスタートビット挿入前により多く
の等しい文字を必要とする。ＵＰＣ簡易タグの場合は４
つの連続した等文字を必要とし、ハードタグの場合は６
つの等文字を必要とする。
ハードタグ（図２２、図２３）、ＵＰＣの簡易タグ（図
２４）および周期タグ（図２５）を処理するＵＰＣフィ
ルター３８（図１０）の詳細ブロック図を示す。ハード
タグは簡易タグよりもスタートビット挿入前により多く
の等しい文字を必要とする。ＵＰＣ簡易タグの場合は４
つの連続した等文字を必要とし、ハードタグの場合は６
つの等文字を必要とする。
【００７５】フィルター３８（図１０）内には、ＵＰＣ
のＥＡＮ８タグ（図２７および図２８）を検出するため
のロジックが設けられる。ＵＰＣのタグ２０（図１）
は、タグの文字ごとに４つのインタバルを有する。従っ
て、もし比較条件が満たされれば、前の４項の合計と、
新たな４項の合計と、前の４項の合計の２７／３２と、
新たな４項の合計の２７／３２とが図１８のロジック回
路で用いられ、各インタバルクロックごとにＵＰＣ ２
ＥＱＵ ＣＨＡＲの項を発生する。比較回路１７２
（図１８）のライン１７３上に表れるＵＰＣ ２ ＥＱ
Ｕ ＣＨＡＲの項は、新たな４項合計が前の４項合計の
２７／３２より大きいかまたは等しい場合であって前の
４項合計が新たな４項合計の２７／３２より大きいかま
たは等しい場合に発生する。なお、２７／３２の比率は
マイクロプロセッサにより増減調整可能である。
のＥＡＮ８タグ（図２７および図２８）を検出するため
のロジックが設けられる。ＵＰＣのタグ２０（図１）
は、タグの文字ごとに４つのインタバルを有する。従っ
て、もし比較条件が満たされれば、前の４項の合計と、
新たな４項の合計と、前の４項の合計の２７／３２と、
新たな４項の合計の２７／３２とが図１８のロジック回
路で用いられ、各インタバルクロックごとにＵＰＣ ２
ＥＱＵ ＣＨＡＲの項を発生する。比較回路１７２
（図１８）のライン１７３上に表れるＵＰＣ ２ ＥＱ
Ｕ ＣＨＡＲの項は、新たな４項合計が前の４項合計の
２７／３２より大きいかまたは等しい場合であって前の
４項合計が新たな４項合計の２７／３２より大きいかま
たは等しい場合に発生する。なお、２７／３２の比率は
マイクロプロセッサにより増減調整可能である。
【００７６】後述のように、ＩＮＴ ＣＬＫによりクロ
ック制御されるフレームカウンタが連続的に０から３を
繰り返してカウントする。このカウンタの４つのデコー
ド化された状態によりＵＰＣフレームのカウント項が得
られる。これらの項は、４つのインタバルごとに４つの
良好タグの文字のうち１つの始りを示す。これらの項の
各々は４つのＵＰＣ等文字カウンタのうち１つを選択す
る。これらのカウンタはフレーム項およびＵＰＣ ２
ＥＱＵ ＣＨＡＲ項により選択されるごとにインクリメ
ントする。これにより、カウンタは所定の文字フレーム
内での文字列中の等文字数を検出可能となる。これらの
カウンタは、２ ＣＨＡＲ ＵＮＥＱＵＡＬ信号がフレ
ーム内に表れるとリセットされる。これにより、インタ
バル流れ中に連続する良好タグ文字を検出およびカウン
トすることができる。
ック制御されるフレームカウンタが連続的に０から３を
繰り返してカウントする。このカウンタの４つのデコー
ド化された状態によりＵＰＣフレームのカウント項が得
られる。これらの項は、４つのインタバルごとに４つの
良好タグの文字のうち１つの始りを示す。これらの項の
各々は４つのＵＰＣ等文字カウンタのうち１つを選択す
る。これらのカウンタはフレーム項およびＵＰＣ ２
ＥＱＵ ＣＨＡＲ項により選択されるごとにインクリメ
ントする。これにより、カウンタは所定の文字フレーム
内での文字列中の等文字数を検出可能となる。これらの
カウンタは、２ ＣＨＡＲ ＵＮＥＱＵＡＬ信号がフレ
ーム内に表れるとリセットされる。これにより、インタ
バル流れ中に連続する良好タグ文字を検出およびカウン
トすることができる。
【００７７】図２３に示すように、ライン１７３上に表
れるＵＰＣ ２ ＥＱＵ ＣＨＡＲ信号は、ＡＮＤゲー
ト２００に入力される。ライン２１１上に表れるこのＡ
ＮＤゲート２００の出力信号ＩＮＣは、等文字カウンタ
２１２ａをインクリメントする。このカウンタ２１２ａ
は、ＵＰＣタグが４つまでフレームをもつことができる
ために４つあるフレームカウンタ回路２２０の一部を構
成する。等文字カウンタ２１２ａはフレーム中の同じ文
字の数をカウントする。ライン２２４ａ上に表れる信号
２ ＥＱＵＡＬ ＣＨＡＲ／がＬレベルになると、ＡＮ
Ｄゲート２２２ａがライン２３０ａを介して信号ＲＥＳ
ＥＴを出力しこれによりカウンタ２１２ａがリセットさ
れる。
れるＵＰＣ ２ ＥＱＵ ＣＨＡＲ信号は、ＡＮＤゲー
ト２００に入力される。ライン２１１上に表れるこのＡ
ＮＤゲート２００の出力信号ＩＮＣは、等文字カウンタ
２１２ａをインクリメントする。このカウンタ２１２ａ
は、ＵＰＣタグが４つまでフレームをもつことができる
ために４つあるフレームカウンタ回路２２０の一部を構
成する。等文字カウンタ２１２ａはフレーム中の同じ文
字の数をカウントする。ライン２２４ａ上に表れる信号
２ ＥＱＵＡＬ ＣＨＡＲ／がＬレベルになると、ＡＮ
Ｄゲート２２２ａがライン２３０ａを介して信号ＲＥＳ
ＥＴを出力しこれによりカウンタ２１２ａがリセットさ
れる。
【００７８】等文字カウンタ２１２ａ〜２１２ｄがイン
クリメントされると、カウントデータはライン２１６を
介してデコーダ回路２１８ａに出力される。このデコー
ダはライン２４０ａ〜２４０ｇを介して連携カウンタ内
のカウントを示す信号ＣＮＴ１〜ＣＮＴ７のうちの１つ
を出力する。これらの信号は、ライン１１６ａを介して
プリバッファ回路７４に送られ、前述のように、ＦＩＦ
Ｏ記憶回路８０の作動を制御する。これらの信号はま
た、後述のように、ＨＡＲＤ（図２２）およびＥＡＳＹ
（図２４）として識別されたＵＰＣタグをデコードする
論理回路に送られる。
クリメントされると、カウントデータはライン２１６を
介してデコーダ回路２１８ａに出力される。このデコー
ダはライン２４０ａ〜２４０ｇを介して連携カウンタ内
のカウントを示す信号ＣＮＴ１〜ＣＮＴ７のうちの１つ
を出力する。これらの信号は、ライン１１６ａを介して
プリバッファ回路７４に送られ、前述のように、ＦＩＦ
Ｏ記憶回路８０の作動を制御する。これらの信号はま
た、後述のように、ＨＡＲＤ（図２２）およびＥＡＳＹ
（図２４）として識別されたＵＰＣタグをデコードする
論理回路に送られる。
【００７９】インタバルカウンタ６６（図１７）は、ラ
イン１２２上に表れフレームカウンタ２０６，２０８を
インクリメントするクロック信号ＩＮＴ ＣＬＫを発生
する。フレームカウンタ２０６，２０８のカウント出力
は、ライン２０２および２０４を介してＡＮＤゲート２
００に入力される。これによりＡＮＤゲート２００は、
信号２ ＥＱＵＡＬ ＵＰＣ ＣＨＡＲがライン１７３
に発生すると等文字カウンタ２１２ａ〜２１２ｄに対し
インクリメント信号を出力する。
イン１２２上に表れフレームカウンタ２０６，２０８を
インクリメントするクロック信号ＩＮＴ ＣＬＫを発生
する。フレームカウンタ２０６，２０８のカウント出力
は、ライン２０２および２０４を介してＡＮＤゲート２
００に入力される。これによりＡＮＤゲート２００は、
信号２ ＥＱＵＡＬ ＵＰＣ ＣＨＡＲがライン１７３
に発生すると等文字カウンタ２１２ａ〜２１２ｄに対し
インクリメント信号を出力する。
【００８０】マイクロプロセッサ４４（図１０）は、い
くつかのＵＰＣフィルター基準を選択することができ
る。この基準とは：（１）４つの連続した等文字（ＵＰ
Ｃ Ｅａｓｙ）；（２）先頭または後尾に中心バンドを
有する４つの連続した等文字（ＵＰＣ ＥＡＮ８）；
（３）先頭または後尾に中心バンドを有する６つの連続
した等文字（ＵＰＣ Ｈａｒｄ）である。
くつかのＵＰＣフィルター基準を選択することができ
る。この基準とは：（１）４つの連続した等文字（ＵＰ
Ｃ Ｅａｓｙ）；（２）先頭または後尾に中心バンドを
有する４つの連続した等文字（ＵＰＣ ＥＡＮ８）；
（３）先頭または後尾に中心バンドを有する６つの連続
した等文字（ＵＰＣ Ｈａｒｄ）である。
【００８１】ＵＰＣ等文字カウンタ２１２ａ〜２１２ｄ
のデコードカウントは、各部が所望の基準に従ってマイ
クロプロセッサにより動作可能となる論理回路（図２
２）に送られる。以下に説明するように、ここでは４セ
ットの論理回路が用いられ、等文字カウンタによる等し
いデコードカウントを検出する。
のデコードカウントは、各部が所望の基準に従ってマイ
クロプロセッサにより動作可能となる論理回路（図２
２）に送られる。以下に説明するように、ここでは４セ
ットの論理回路が用いられ、等文字カウンタによる等し
いデコードカウントを検出する。
【００８２】ＵＰＣ Ｅａｓｙの場合（図２４）には、
インタバルデータの流れが良好タグデータであれば、１
セットの論理回路がこれと対応する等文字カウンタ２１
２（図２３）に結合され、文字フレーム内の各連続した
文字が前の文字と等しいときに、４つのインタバルごと
にインクリメントする。連携するデコーダ回路２１８の
カウントが３になると、即ち４つの連続等文字が検出さ
れると、以下に説明するように、この論理回路は、プリ
バッファ回路７４のレジスタ位置２３にあるＵＰＣタグ
にスタートビットを挿入する。このビットにより最終的
にＦＩＦＯ記憶回路８０がプリバッファ回路からの出力
データビットを格納可能になる。
インタバルデータの流れが良好タグデータであれば、１
セットの論理回路がこれと対応する等文字カウンタ２１
２（図２３）に結合され、文字フレーム内の各連続した
文字が前の文字と等しいときに、４つのインタバルごと
にインクリメントする。連携するデコーダ回路２１８の
カウントが３になると、即ち４つの連続等文字が検出さ
れると、以下に説明するように、この論理回路は、プリ
バッファ回路７４のレジスタ位置２３にあるＵＰＣタグ
にスタートビットを挿入する。このビットにより最終的
にＦＩＦＯ記憶回路８０がプリバッファ回路からの出力
データビットを格納可能になる。
【００８３】ビットの桁位置については、４つの等文字
を含むインタバルデータは、４番目の文字が等しいと判
定されたときに、最初の等文字の最初のインタバルが位
置１８に置かれているプリバッファ回路内のある位置に
移動される。先頭の中心バンドのインタバルの文字は通
常常にこの基準に合ったデータの前に置かれるため、最
初のインタバルがプリバッファ回路のレジスタ位置２２
に置かれる。
を含むインタバルデータは、４番目の文字が等しいと判
定されたときに、最初の等文字の最初のインタバルが位
置１８に置かれているプリバッファ回路内のある位置に
移動される。先頭の中心バンドのインタバルの文字は通
常常にこの基準に合ったデータの前に置かれるため、最
初のインタバルがプリバッファ回路のレジスタ位置２２
に置かれる。
【００８４】ＵＰＣタグビットの流れに置かれるビット
については、ＩＮＴ ＣＬＫ信号を１つ多く要するた
め、ビットは位置２３に入る。これにより、基準に合っ
たデータ開始部および先頭ビットが確実にＦＩＦＯ回路
に入る。
については、ＩＮＴ ＣＬＫ信号を１つ多く要するた
め、ビットは位置２３に入る。これにより、基準に合っ
たデータ開始部および先頭ビットが確実にＦＩＦＯ回路
に入る。
【００８５】先頭ビットと後尾ビットの桁位置は（同じ
手順が等しいデータの最終時に用いられる）、マイクロ
プロセッサ４４に対する値を示す。これらの付加インタ
バルは、マイクロプロセッサに対し、等しい文字の前ま
たは後にマージンあるいはガードバーがあるかどうかを
示し、マイクロプロセッサがラベルからデータを読み出
しこれをデコード化する作業を補助する。最後に良好フ
レーム内の連続した等文字の列が終了する。有効なＵＰ
Ｃタグは、７つ以上の連続した等文字を持つことができ
ない。良好フレームに等しくない文字がくると、等文字
カウンタは”０”にリセットされる。このカウンタに連
携するロジックは（この動作中にカウンタがカウント３
に達していた場合には）、プリバッファ回路内の位置３
のＵＰＣタグビットにストップビットを挿入する。この
位置は、等しくない文字の次の文字の最初のインタバル
に対応する。等しくない文字および次の文字の最初のイ
ンタバルは、トレーラの５つのインタバルとなる。これ
でＵＰＣタグビットの流れ内で前のスタートビットと同
じフレームにタグビットを得る。
手順が等しいデータの最終時に用いられる）、マイクロ
プロセッサ４４に対する値を示す。これらの付加インタ
バルは、マイクロプロセッサに対し、等しい文字の前ま
たは後にマージンあるいはガードバーがあるかどうかを
示し、マイクロプロセッサがラベルからデータを読み出
しこれをデコード化する作業を補助する。最後に良好フ
レーム内の連続した等文字の列が終了する。有効なＵＰ
Ｃタグは、７つ以上の連続した等文字を持つことができ
ない。良好フレームに等しくない文字がくると、等文字
カウンタは”０”にリセットされる。このカウンタに連
携するロジックは（この動作中にカウンタがカウント３
に達していた場合には）、プリバッファ回路内の位置３
のＵＰＣタグビットにストップビットを挿入する。この
位置は、等しくない文字の次の文字の最初のインタバル
に対応する。等しくない文字および次の文字の最初のイ
ンタバルは、トレーラの５つのインタバルとなる。これ
でＵＰＣタグビットの流れ内で前のスタートビットと同
じフレームにタグビットを得る。
【００８６】図２４に、上記方法によりＵＰＣ ＥＡＳ
Ｙタグを検出するためのロジック回路２４３を示す。こ
の回路は図示したように、複数のＡＮＤゲート２４４，
２５０，２６２，２６６および２６８を有し、このうち
ゲート２４４，２５０，２６２はバス３６の一部を構成
するライン２４２を介してマイクロプロセッサ４４から
ＵＰＣ ＥＡＳＹ信号を受ける。ＡＮＤゲート２４４も
またライン２４０ｃを介してカウンタ２１２ａによりカ
ウントされた４つの等文字を表す信号ＣＮＴ３をデコー
ダ回路２１８ａ（図２３）から受ける。これらの信号が
出てくると、ゲート２４４はバス４３（図１０）のライ
ン２７０を介してＨレベルの信号を出力する。この信号
により、マイクロプロセッサはプリバッファ部分７８
（図１９）のレジスタ部分３３のＵＰＣタグにスタート
ビットを挿入する。同様に、ＡＮＤゲート２６６は、信
号ＣＮＴ ０，ＣＮＴ ７ ＮＯＴ ＯＣＣ，ＣＮＴ
３ＯＣＣが出てくると、レジスタ部分３にストップビッ
トを挿入させるための信号をバス４３のライン２７２を
介して出力する。
Ｙタグを検出するためのロジック回路２４３を示す。こ
の回路は図示したように、複数のＡＮＤゲート２４４，
２５０，２６２，２６６および２６８を有し、このうち
ゲート２４４，２５０，２６２はバス３６の一部を構成
するライン２４２を介してマイクロプロセッサ４４から
ＵＰＣ ＥＡＳＹ信号を受ける。ＡＮＤゲート２４４も
またライン２４０ｃを介してカウンタ２１２ａによりカ
ウントされた４つの等文字を表す信号ＣＮＴ３をデコー
ダ回路２１８ａ（図２３）から受ける。これらの信号が
出てくると、ゲート２４４はバス４３（図１０）のライ
ン２７０を介してＨレベルの信号を出力する。この信号
により、マイクロプロセッサはプリバッファ部分７８
（図１９）のレジスタ部分３３のＵＰＣタグにスタート
ビットを挿入する。同様に、ＡＮＤゲート２６６は、信
号ＣＮＴ ０，ＣＮＴ ７ ＮＯＴ ＯＣＣ，ＣＮＴ
３ＯＣＣが出てくると、レジスタ部分３にストップビッ
トを挿入させるための信号をバス４３のライン２７２を
介して出力する。
【００８７】ＵＰＣ論理回路に関連する後述の実際のカ
ウント信号以外の信号は、バス２７５を介してデコーダ
回路２１８ａ〜２１８ｅから発信される。ＡＮＤゲート
２６８は、ライン２７４を介してＮＵＬＬに信号を出力
しあるいはカウントが３となり連携するデコーダ回路の
出力に信号ＣＮＴ ７の端部が表すＣＮＴ ７ ＥＤＧ
Ｅ信号がライン２６０上に表れると、レジスタ部分３９
のスタートビットを取除く。この動作により、８の等文
字が検出されたときに４つの等文字後のスタートビット
を除去する。この８の等文字はＵＰＣタグの半分のリミ
ットである。これ以後のデータは無効である。
ウント信号以外の信号は、バス２７５を介してデコーダ
回路２１８ａ〜２１８ｅから発信される。ＡＮＤゲート
２６８は、ライン２７４を介してＮＵＬＬに信号を出力
しあるいはカウントが３となり連携するデコーダ回路の
出力に信号ＣＮＴ ７の端部が表すＣＮＴ ７ ＥＤＧ
Ｅ信号がライン２６０上に表れると、レジスタ部分３９
のスタートビットを取除く。この動作により、８の等文
字が検出されたときに４つの等文字後のスタートビット
を除去する。この８の等文字はＵＰＣタグの半分のリミ
ットである。これ以後のデータは無効である。
【００８８】ＵＰＣ ＥＡＮ８の場合（図２７および図
２８）には、少なくとも４つの等文字の流れに先行しま
たはこの流れの後にくる等しくない文字はＵＰＣの中心
バンドである。入ってくる中心バンド（ヘッダ）は、各
インタバルをモジュール幅とするバーとスペースの交互
パターンの４つのインタバルとして表れる。出ていく中
心バンド（トレイラ）は、各インタバルをモジュール幅
とするスペースとバーの交互パターンの４つのインタバ
ルとして表れる。モジュールは有効タグにおいて、バー
とスペースの最小単位幅である。
２８）には、少なくとも４つの等文字の流れに先行しま
たはこの流れの後にくる等しくない文字はＵＰＣの中心
バンドである。入ってくる中心バンド（ヘッダ）は、各
インタバルをモジュール幅とするバーとスペースの交互
パターンの４つのインタバルとして表れる。出ていく中
心バンド（トレイラ）は、各インタバルをモジュール幅
とするスペースとバーの交互パターンの４つのインタバ
ルとして表れる。モジュールは有効タグにおいて、バー
とスペースの最小単位幅である。
【００８９】中心バンド内信号を検出するために、中心
バンドの最初の２つのインタバル（ＩＮ９，ＩＮ１０）
の合計および最後の２つのインタバル（ＩＮ８，ＩＮ
７）の合計が次の文字（４つのインタバル）の合計と比
較される。もし２項の合計の各々が文字の合計の７／３
２より大きいかまたは等しい場合およびもし２項の合計
が文字の合計の１１／３２より小さくかつ合計された隣
接文字が連続する４つの等文字の最初のものであれば、
このデータは有効である。中心バンドを検出するために
は、２項の合計をＩＮ３，ＩＮ４およびＩＮ１，ＩＮ２
からとり、前の隣接文字を用いる点以外は前述と同じロ
ジックが用いられる。その文字が連続する等文字の列内
の少なくとも第４番目の文字である。上記基準が満たさ
れると、前述のように、ＵＰＣの簡易タグ用の適当な位
置にスタートビットが挿入される。ストップビットの決
定およびビット配置は、Ｉｎ Ｃｅｎｔｅｒ Ｂａｎｄ
の場合におけるＵＰＣの簡易タグについての前述の説明
と同様にして行なわれる。Ｏｕｔ Ｃｅｎｔｅｒ Ｂａ
ｎｄの場合には、検出された中心バンドは有効データの
最後を示すため、ストップビットはスタートビットと同
時に（別の位置に）挿入される。
バンドの最初の２つのインタバル（ＩＮ９，ＩＮ１０）
の合計および最後の２つのインタバル（ＩＮ８，ＩＮ
７）の合計が次の文字（４つのインタバル）の合計と比
較される。もし２項の合計の各々が文字の合計の７／３
２より大きいかまたは等しい場合およびもし２項の合計
が文字の合計の１１／３２より小さくかつ合計された隣
接文字が連続する４つの等文字の最初のものであれば、
このデータは有効である。中心バンドを検出するために
は、２項の合計をＩＮ３，ＩＮ４およびＩＮ１，ＩＮ２
からとり、前の隣接文字を用いる点以外は前述と同じロ
ジックが用いられる。その文字が連続する等文字の列内
の少なくとも第４番目の文字である。上記基準が満たさ
れると、前述のように、ＵＰＣの簡易タグ用の適当な位
置にスタートビットが挿入される。ストップビットの決
定およびビット配置は、Ｉｎ Ｃｅｎｔｅｒ Ｂａｎｄ
の場合におけるＵＰＣの簡易タグについての前述の説明
と同様にして行なわれる。Ｏｕｔ Ｃｅｎｔｅｒ Ｂａ
ｎｄの場合には、検出された中心バンドは有効データの
最後を示すため、ストップビットはスタートビットと同
時に（別の位置に）挿入される。
【００９０】図２７に示すように、ＵＰＣ ＥＡＮ３の
タグを検出するロジックは、信号ＶＩＤ１を含む。この
ＶＩＤ１は、プリバッファ回路７４（図２０）にロード
される第１のインタバルデータ（ＶＩＤＥＯ）の値（バ
ーまたはスペース）を示す。この信号は、ライン４３４
を介して非反転インバータ４３６を通りマルチプレクサ
３７４，３９２，３８６に送られる。インバータ４３６
は、ライン４３８、４４０を介して動作可能信号ＥＮ
ＭＵＸ Ａを出力する。この信号によりＶＩＤ１がバー
（Ｈレベル）またはスペース（Ｌレベル）のいづれを表
すかに基づいてマルチプレクサのＡ端子またはＢ端子の
いづれかが選択される。
タグを検出するロジックは、信号ＶＩＤ１を含む。この
ＶＩＤ１は、プリバッファ回路７４（図２０）にロード
される第１のインタバルデータ（ＶＩＤＥＯ）の値（バ
ーまたはスペース）を示す。この信号は、ライン４３４
を介して非反転インバータ４３６を通りマルチプレクサ
３７４，３９２，３８６に送られる。インバータ４３６
は、ライン４３８、４４０を介して動作可能信号ＥＮ
ＭＵＸ Ａを出力する。この信号によりＶＩＤ１がバー
（Ｈレベル）またはスペース（Ｌレベル）のいづれを表
すかに基づいてマルチプレクサのＡ端子またはＢ端子の
いづれかが選択される。
【００９１】この時点で、バーまたはスペースは入力さ
れたデータが有効な入ってくる中心バンドまたは出てい
く中心バンドであるかどうかを判定する。信号ＥＮ Ｍ
ＵＸＡはまたライン４３１を介してマルチプレクサ４０
８に送られる。
れたデータが有効な入ってくる中心バンドまたは出てい
く中心バンドであるかどうかを判定する。信号ＥＮ Ｍ
ＵＸＡはまたライン４３１を介してマルチプレクサ４０
８に送られる。
【００９２】マルチプレクサ３７４のＡ入力に接続する
入力ライン１７７上には信号ＩＮ１＋ＩＮ２が表れる。
この信号は、加算器１６６（図１８）により出力された
最初の２つのインタバルの合計を表し、出ていく中心バ
ンドの最初の２つのインタバルの発生を示す。同様に、
マルチプレクサ３９２に接続する入力ライン１７９上に
表れる信号ＩＮ３＋ＩＮ４は、出ていく中心バンドの最
後の２つのインタバルの発生を示す。バス７５（図１
８）のライン３８８上に表れる信号ＳＵＭ４＋７／３２
＋１ＤＬＹはマルチプレクサ３８６に入力され、出てい
く中心バンドに隣接する次の文字の合計の７／３２を示
す。バス７５のライン４１２上に表れる信号ＳＵＭ４＋
１１／３２＋３ＤＥＬは、マルチプレクサ４０８に入力
され、出ていく中心バンドに隣接する次の文字の１１／
３２を示す。
入力ライン１７７上には信号ＩＮ１＋ＩＮ２が表れる。
この信号は、加算器１６６（図１８）により出力された
最初の２つのインタバルの合計を表し、出ていく中心バ
ンドの最初の２つのインタバルの発生を示す。同様に、
マルチプレクサ３９２に接続する入力ライン１７９上に
表れる信号ＩＮ３＋ＩＮ４は、出ていく中心バンドの最
後の２つのインタバルの発生を示す。バス７５（図１
８）のライン３８８上に表れる信号ＳＵＭ４＋７／３２
＋１ＤＬＹはマルチプレクサ３８６に入力され、出てい
く中心バンドに隣接する次の文字の合計の７／３２を示
す。バス７５のライン４１２上に表れる信号ＳＵＭ４＋
１１／３２＋３ＤＥＬは、マルチプレクサ４０８に入力
され、出ていく中心バンドに隣接する次の文字の１１／
３２を示す。
【００９３】ライン４４０上にスペースを表すＬレベル
の信号ＥＮ ＭＵＸ Ａが表れると、マルチプレクサ３
７４が作動して以下の信号を選択する。即ち、ライン３
７８、３８０上に表れ加算器３７６で加算されマルチプ
レクサ３７４のＢ入力に入力される信号ＩＮ７，ＩＮ
８；ライン３９６、３９８上に表れ加算器３９４で加算
されマルチプレクサ３９２に入力される信号ＩＮ９，Ｉ
Ｎ１０；ライン３９０上に表れマルチプレクサ３８６に
入力される信号ＳＵＭ４＋７／３２＋３ＤＥＬ；ライン
４１０上に表れる信号ＳＵＭ４＋１１／３２＋１ＤＥ
Ｌ；およびライン４１２上に表れマルチプレクサ４０８
に入力される信号ＳＵＭ４＋１１／３２＋３ＤＥＬであ
る。これらの信号は、入ってくる中心バンドおよび前述
のように中心バンドに隣接した次の文字の合計の比率を
表す。
の信号ＥＮ ＭＵＸ Ａが表れると、マルチプレクサ３
７４が作動して以下の信号を選択する。即ち、ライン３
７８、３８０上に表れ加算器３７６で加算されマルチプ
レクサ３７４のＢ入力に入力される信号ＩＮ７，ＩＮ
８；ライン３９６、３９８上に表れ加算器３９４で加算
されマルチプレクサ３９２に入力される信号ＩＮ９，Ｉ
Ｎ１０；ライン３９０上に表れマルチプレクサ３８６に
入力される信号ＳＵＭ４＋７／３２＋３ＤＥＬ；ライン
４１０上に表れる信号ＳＵＭ４＋１１／３２＋１ＤＥ
Ｌ；およびライン４１２上に表れマルチプレクサ４０８
に入力される信号ＳＵＭ４＋１１／３２＋３ＤＥＬであ
る。これらの信号は、入ってくる中心バンドおよび前述
のように中心バンドに隣接した次の文字の合計の比率を
表す。
【００９４】マルチプレクサ３７４の出力信号は、ライ
ン３８０、３８１を介して、コンパレータ３８２、４０
２の１つの入力に入力される。マルチプレクサ３９２の
出力信号は、ライン４００、４０１を介してコンパレー
タ４０４、４０６の１つの入力に入力される。一方、マ
ルチプレクサ３８６の出力信号は、ライン３８４を介し
てコンパレータの他の入力に入力される。マルチプレク
サ４０８の出力信号は、ライン３８５を介してコンパレ
ータ４０２〜４０６の別の入力に入力される。上記コン
パレータは、最初のおよび最後の２つの中心バンドのイ
ンタバルの合計を次の文字の合計の比率と比較して中心
バンド内の状態を検出し、前の文字の合計と比較して中
心バンド外の状態を検出する。
ン３８０、３８１を介して、コンパレータ３８２、４０
２の１つの入力に入力される。マルチプレクサ３９２の
出力信号は、ライン４００、４０１を介してコンパレー
タ４０４、４０６の１つの入力に入力される。一方、マ
ルチプレクサ３８６の出力信号は、ライン３８４を介し
てコンパレータの他の入力に入力される。マルチプレク
サ４０８の出力信号は、ライン３８５を介してコンパレ
ータ４０２〜４０６の別の入力に入力される。上記コン
パレータは、最初のおよび最後の２つの中心バンドのイ
ンタバルの合計を次の文字の合計の比率と比較して中心
バンド内の状態を検出し、前の文字の合計と比較して中
心バンド外の状態を検出する。
【００９５】コンパレータ３８２および４０２〜４０６
の出力信号は、それぞれライン４１６〜４２２を介し
て、ＡＮＤゲート４２４（図２８）に送られる。このＡ
ＮＤゲート４２４の出力信号ＣＢ ＤＥＴＥＣＴ ＩＮ
またはＣＢ ＤＥＴＥＣＴ ＯＵＴはライン４２６を介
してＡＮＤゲート４３０の１つの入力に送られ、またラ
イン４２８を介してＡＮＤゲート４３２（図２７）に送
られる。前述のように、ライン４３８上に表れる信号
ＥＮ ＭＵＸ Ａは、インタバルＶＩＤ １がバーであ
って出て行く中心バンドがあることを示す場合には、Ｈ
レベルとなり、ＶＩＤ １がスペースであって、入って
くる中心バンドを示す場合にはＬレベルとなる。
の出力信号は、それぞれライン４１６〜４２２を介し
て、ＡＮＤゲート４２４（図２８）に送られる。このＡ
ＮＤゲート４２４の出力信号ＣＢ ＤＥＴＥＣＴ ＩＮ
またはＣＢ ＤＥＴＥＣＴ ＯＵＴはライン４２６を介
してＡＮＤゲート４３０の１つの入力に送られ、またラ
イン４２８を介してＡＮＤゲート４３２（図２７）に送
られる。前述のように、ライン４３８上に表れる信号
ＥＮ ＭＵＸ Ａは、インタバルＶＩＤ １がバーであ
って出て行く中心バンドがあることを示す場合には、Ｈ
レベルとなり、ＶＩＤ １がスペースであって、入って
くる中心バンドを示す場合にはＬレベルとなる。
【００９６】ライン４３８上の信号ＥＮ ＭＵＸ Ａは
インバータ４４２（図２７）を介してＡＮＤゲート４３
２の他の入力に導入され、該ゲートはライン４４６を介
して信号ＣＢ ＤＥＴＥＣＴ ＩＮを１４インタバル回
路４４８に出力する。この回路４４８の出力信号はライ
ン４５０を介してＡＮＤゲート４５２の１つの入力に送
られる。このゲート４５２はデータの１フレームをデコ
ード化する論理回路４５３の一部を構成する。この回路
はＵＰＣタグの他の３つのデータフレームに対しても繰
り返し用いられる。信号ＣＢ ＤＥＴＥＣＴ ＩＮは前
述のようにライン３００を介してＵＰＣハードタグ（図
２２）を処理するデコード回路に送られる。
インバータ４４２（図２７）を介してＡＮＤゲート４３
２の他の入力に導入され、該ゲートはライン４４６を介
して信号ＣＢ ＤＥＴＥＣＴ ＩＮを１４インタバル回
路４４８に出力する。この回路４４８の出力信号はライ
ン４５０を介してＡＮＤゲート４５２の１つの入力に送
られる。このゲート４５２はデータの１フレームをデコ
ード化する論理回路４５３の一部を構成する。この回路
はＵＰＣタグの他の３つのデータフレームに対しても繰
り返し用いられる。信号ＣＢ ＤＥＴＥＣＴ ＩＮは前
述のようにライン３００を介してＵＰＣハードタグ（図
２２）を処理するデコード回路に送られる。
【００９７】信号ＥＮ ＭＵＸ Ａはさらに、ライン４
３１（図２７、２８）を介してＡＮＤゲート４３０の他
の入力に送られ、該ゲートはライン４３３を介して信号
ＣＢＤＥＴＥＣＴ ＯＵＴを回路４５３のＡＮＤゲート
４５４〜４６０に出力する。この信号はライン４３５を
介して前述のように、ＵＰＣハードタグデコード回路
（図２２）に送られる。ＡＮＤゲート４５２〜４６０
は、ライン４７４を介して、マイクロプロセッサ４４か
ら動作可能信号ＥＡＮ８ ＥＮを受け、またライン４７
２、４７６〜４８０を介して連携するフレームデコーダ
回路２１８（図２３）からの出力カウント信号を２イン
タバル遅延回路（図示しない）を通して受ける。
３１（図２７、２８）を介してＡＮＤゲート４３０の他
の入力に送られ、該ゲートはライン４３３を介して信号
ＣＢＤＥＴＥＣＴ ＯＵＴを回路４５３のＡＮＤゲート
４５４〜４６０に出力する。この信号はライン４３５を
介して前述のように、ＵＰＣハードタグデコード回路
（図２２）に送られる。ＡＮＤゲート４５２〜４６０
は、ライン４７４を介して、マイクロプロセッサ４４か
ら動作可能信号ＥＡＮ８ ＥＮを受け、またライン４７
２、４７６〜４８０を介して連携するフレームデコーダ
回路２１８（図２３）からの出力カウント信号を２イン
タバル遅延回路（図示しない）を通して受ける。
【００９８】入力信号が図２８に示すようにアクティブ
であると、ＡＮＤゲート４５２〜４６０は信号ＣＯＮＤ
ＩＴＩＯＮ１〜ＣＯＮＤＩＴＩＯＮ５を出力する。これ
らの信号は、４つの等文字と、入ってくる中心バンド
（ＣＯＮＤＩＴＩＯＮ１および５）あるいは出て行く中
心バンド（ＣＯＮＤＩＴＩＯＮ２〜４）を表す。
であると、ＡＮＤゲート４５２〜４６０は信号ＣＯＮＤ
ＩＴＩＯＮ１〜ＣＯＮＤＩＴＩＯＮ５を出力する。これ
らの信号は、４つの等文字と、入ってくる中心バンド
（ＣＯＮＤＩＴＩＯＮ１および５）あるいは出て行く中
心バンド（ＣＯＮＤＩＴＩＯＮ２〜４）を表す。
【００９９】図示したように、信号ＣＯＮＤＴ１（ＣＯ
ＮＤＩＴＩＯＮ１）は、ライン４８２を介して非反転イ
ンバータ回路４６２に入力される。このインバータ回路
４６２は、プリバッファ回路７４（図１９）への伝送用
バス４３のライン４９２を介して信号ＩＮＳＥＲＴ Ｓ
ＴＡＲＴ ＢＩＴ ＡＴ ２５を出力する。同様に、信
号ＣＯＮＤＴ２が、ライン４８４を介して非反転インバ
ータ回路４６４に送られる。
ＮＤＩＴＩＯＮ１）は、ライン４８２を介して非反転イ
ンバータ回路４６２に入力される。このインバータ回路
４６２は、プリバッファ回路７４（図１９）への伝送用
バス４３のライン４９２を介して信号ＩＮＳＥＲＴ Ｓ
ＴＡＲＴ ＢＩＴ ＡＴ ２５を出力する。同様に、信
号ＣＯＮＤＴ２が、ライン４８４を介して非反転インバ
ータ回路４６４に送られる。
【０１００】ライン３６２、３５４、３５６上にそれぞ
れ表れる信号ＣＯＮＤＴ １ ＯＣＣ，ＣＮＴ ０およ
びＣＮＴ ７ ＮＯＴ ＯＣＣは、これらと連携するデ
コーダ２１８（図２３）の出力信号の状態を示し、ＡＮ
Ｄゲート４６６に入力される。このゲート４６６は、信
号がアクティブであれば、ライン４９６を介して信号Ｉ
ＮＳＥＲＴ ＴＨＥ ＳＴＯＰ ＢＩＴ ＡＴ ３をプ
リバッファ回路７４に送る。ＡＮＤゲート４６８は、信
号ＣＯＮＤＴ １ ＯＣＣおよびＣＮＴ ７ＥＤＧＥを
ライン３６２および３６４をそれぞれ介して受け、信号
ＮＵＬＬ ＳＴＡＲＴ ＢＩＴ ＡＴ ３９を出力す
る。この出力信号は、プリバッファ回路７４内の同じ位
置のスタートビットを除去する。回路４５３内にはさら
に、ライン４８４〜４９０を介して信号ＣＯＮＤＴ
２，ＣＯＮＤＴ ３，ＣＯＮＤＴ４，ＣＯＮＤＴ ５の
いづれかを受けるＯＲゲート４７０が備り、ライン４９
８を介してプリバッファ回路７４に信号ＩＮＳＥＲＴ
ＳＴＯＰ ＢＩＴ １を送る。これにより、プリバッフ
ァ回路を通して伝送されるデータがＵＰＣ ＥＡＮ８を
含むことを示す。
れ表れる信号ＣＯＮＤＴ １ ＯＣＣ，ＣＮＴ ０およ
びＣＮＴ ７ ＮＯＴ ＯＣＣは、これらと連携するデ
コーダ２１８（図２３）の出力信号の状態を示し、ＡＮ
Ｄゲート４６６に入力される。このゲート４６６は、信
号がアクティブであれば、ライン４９６を介して信号Ｉ
ＮＳＥＲＴ ＴＨＥ ＳＴＯＰ ＢＩＴ ＡＴ ３をプ
リバッファ回路７４に送る。ＡＮＤゲート４６８は、信
号ＣＯＮＤＴ １ ＯＣＣおよびＣＮＴ ７ＥＤＧＥを
ライン３６２および３６４をそれぞれ介して受け、信号
ＮＵＬＬ ＳＴＡＲＴ ＢＩＴ ＡＴ ３９を出力す
る。この出力信号は、プリバッファ回路７４内の同じ位
置のスタートビットを除去する。回路４５３内にはさら
に、ライン４８４〜４９０を介して信号ＣＯＮＤＴ
２，ＣＯＮＤＴ ３，ＣＯＮＤＴ４，ＣＯＮＤＴ ５の
いづれかを受けるＯＲゲート４７０が備り、ライン４９
８を介してプリバッファ回路７４に信号ＩＮＳＥＲＴ
ＳＴＯＰ ＢＩＴ １を送る。これにより、プリバッフ
ァ回路を通して伝送されるデータがＵＰＣ ＥＡＮ８を
含むことを示す。
【０１０１】ＵＰＣ Ｈａｒｄ（図２２、２３）の場合
には、ロジックは以下の点以外は、即ち中心バンドの前
または後に少なくとも６の等しい連続した文字を要する
点以外は後述のＵＰＣ ＥＡＮ８の場合と同様である。
ＵＰＣタグはその半分の長さ内に６つの等文字が入る寸
法であるため、７以上の連続等文字が含まれた場合には
プログラム基準に合ったＵＰＣデータが消却される。８
つの連続した等文字が検出された後に基準が満たされた
場合には、ロジックは前述のようにプリバッファ回路内
に位置するスタートビットを無効にする。このデータは
ＦＩＦＯ回路には記憶されない。８つの等文字が検出さ
れると、駆動された等文字カウンタはラッチ動作してＣ
ＨＡＲ ＵＮＥＱＵＡＬ信号が出るまでリセットされな
い。
には、ロジックは以下の点以外は、即ち中心バンドの前
または後に少なくとも６の等しい連続した文字を要する
点以外は後述のＵＰＣ ＥＡＮ８の場合と同様である。
ＵＰＣタグはその半分の長さ内に６つの等文字が入る寸
法であるため、７以上の連続等文字が含まれた場合には
プログラム基準に合ったＵＰＣデータが消却される。８
つの連続した等文字が検出された後に基準が満たされた
場合には、ロジックは前述のようにプリバッファ回路内
に位置するスタートビットを無効にする。このデータは
ＦＩＦＯ回路には記憶されない。８つの等文字が検出さ
れると、駆動された等文字カウンタはラッチ動作してＣ
ＨＡＲ ＵＮＥＱＵＡＬ信号が出るまでリセットされな
い。
【０１０２】図２２に示すように、中心バンド２１（図
１）の始り部を検出すると（図２８）、ライン３００上
に中心バンドの検出信号であるＣＢ ＤＥＴＥＣＴ Ｉ
Ｎ信号が表れる。この信号は、遅延回路３０２を通して
ライン３０６を介しＡＮＤゲート３０８の１つの入力に
導入される。このゲート３０８は、デコーダ回路２１８
ａ〜２１８ｅ（図２３）のうち１つと連携する回路３０
４の一部を構成し、また連携する等文字カウンタの出力
を受ける。
１）の始り部を検出すると（図２８）、ライン３００上
に中心バンドの検出信号であるＣＢ ＤＥＴＥＣＴ Ｉ
Ｎ信号が表れる。この信号は、遅延回路３０２を通して
ライン３０６を介しＡＮＤゲート３０８の１つの入力に
導入される。このゲート３０８は、デコーダ回路２１８
ａ〜２１８ｅ（図２３）のうち１つと連携する回路３０
４の一部を構成し、また連携する等文字カウンタの出力
を受ける。
【０１０３】ＡＮＤゲート３０８は、さらにライン３１
０を介して信号ＣＮＴ５＋２ＤＥＬを受ける。この信号
は、デコーダ回路２１８から出力され２インタバル遅延
回路（図示しない）を通して伝送された信号ＣＮＴ５か
ら得られる。ＡＮＤゲート３０８はさらに、ライン３１
２を介して、マイクロプロセッサ４４（図１０）から信
号ＵＰＣ ＨＡＲＤを受ける。この信号はアクティブ時
に他の２つの信号がアクティブの場合、ゲートから信号
ＣＯＮＤＩＴＩＯＮ １を出力させる。同様に、信号Ｕ
ＰＣ ＨＡＲＤおよびＣＮＴ５＋２ＤＥＬがＡＮＤゲー
ト３２４および３２６に送られる。これらのゲートはラ
イン４３５（図２８）を介して前述のように中心バンド
の端部を示す信号ＣＢ ＤＥＴＥＣＴ ＯＵＴを受け
る。
０を介して信号ＣＮＴ５＋２ＤＥＬを受ける。この信号
は、デコーダ回路２１８から出力され２インタバル遅延
回路（図示しない）を通して伝送された信号ＣＮＴ５か
ら得られる。ＡＮＤゲート３０８はさらに、ライン３１
２を介して、マイクロプロセッサ４４（図１０）から信
号ＵＰＣ ＨＡＲＤを受ける。この信号はアクティブ時
に他の２つの信号がアクティブの場合、ゲートから信号
ＣＯＮＤＩＴＩＯＮ １を出力させる。同様に、信号Ｕ
ＰＣ ＨＡＲＤおよびＣＮＴ５＋２ＤＥＬがＡＮＤゲー
ト３２４および３２６に送られる。これらのゲートはラ
イン４３５（図２８）を介して前述のように中心バンド
の端部を示す信号ＣＢ ＤＥＴＥＣＴ ＯＵＴを受け
る。
【０１０４】ライン３１４上に表れる出力信号ＣＯＮＤ
ＩＴＩＯＮ １は、ライン３１８を介して信号ＩＮＳＥ
ＲＴ ＳＴＡＲＴ ＢＩＴ ＡＴ ３３を出力する非反
転インバータ３１６を通して非反転インバータ３２０に
送られる。このインバータ３２０は、バス４３（図１
０、１２）のライン３２２を介してプリバッファ回路７
４に出力信号を発する。同様に、ライン３３６上に表れ
る信号ＣＯＮＤＩＴＩＯＮ２によりスタートビットがプ
リバッファ回路７４（図２０）のレジスタ部分７５内の
レジスタ位置３３に挿入される。この信号ＣＯＮＤＩＴ
ＩＯＮ２は、ライン３４４を介してＡＮＤゲート３４２
の１つの入力に送られる。このゲート３４２は、ライン
３３８、３４０を介して信号ＣＯＮＤＩＴＩＯＮ３を受
ける。この信号は中心バンドの後に６つの等文字が検出
されたことを示す。
ＩＴＩＯＮ １は、ライン３１８を介して信号ＩＮＳＥ
ＲＴ ＳＴＡＲＴ ＢＩＴ ＡＴ ３３を出力する非反
転インバータ３１６を通して非反転インバータ３２０に
送られる。このインバータ３２０は、バス４３（図１
０、１２）のライン３２２を介してプリバッファ回路７
４に出力信号を発する。同様に、ライン３３６上に表れ
る信号ＣＯＮＤＩＴＩＯＮ２によりスタートビットがプ
リバッファ回路７４（図２０）のレジスタ部分７５内の
レジスタ位置３３に挿入される。この信号ＣＯＮＤＩＴ
ＩＯＮ２は、ライン３４４を介してＡＮＤゲート３４２
の１つの入力に送られる。このゲート３４２は、ライン
３３８、３４０を介して信号ＣＯＮＤＩＴＩＯＮ３を受
ける。この信号は中心バンドの後に６つの等文字が検出
されたことを示す。
【０１０５】このロジックにはさらにＡＮＤゲート３５
０、３６０が含まれる。ゲート３５０は、ライン３５２
を介してアクティブ信号ＣＯＮＤＴ １ ＯＣＣ、ライ
ン２５２を介してＣＮＴ０、ライン２５４を介してＣＮ
Ｔ ７ ＮＯＴ ＯＣＣを受ける。これにより、ゲート
３５０は信号ＩＮＳＥＲＴ ＳＴＯＰ ＢＩＴ ＡＴ３
を出力する。同様に、ＡＮＤゲート３６０は、ライン３
６２および２６０を介してそれぞれ信号ＣＯＮＤＴ １
ＯＣＣおよびＣＮＴ ７ ＥＤＧＥを受け、信号ＮＵ
ＬＬ ＳＴＡＲＴ ＢＩＴ ＡＴ ３９を発信して、前
述のＵＰＣ簡易タグロジック（図２４）で説明したよう
に、プリバッファ回路７４のレジスタ部分７８内のレジ
スタ部分３９からスタートビットを除去する。
０、３６０が含まれる。ゲート３５０は、ライン３５２
を介してアクティブ信号ＣＯＮＤＴ １ ＯＣＣ、ライ
ン２５２を介してＣＮＴ０、ライン２５４を介してＣＮ
Ｔ ７ ＮＯＴ ＯＣＣを受ける。これにより、ゲート
３５０は信号ＩＮＳＥＲＴ ＳＴＯＰ ＢＩＴ ＡＴ３
を出力する。同様に、ＡＮＤゲート３６０は、ライン３
６２および２６０を介してそれぞれ信号ＣＯＮＤＴ １
ＯＣＣおよびＣＮＴ ７ ＥＤＧＥを受け、信号ＮＵ
ＬＬ ＳＴＡＲＴ ＢＩＴ ＡＴ ３９を発信して、前
述のＵＰＣ簡易タグロジック（図２４）で説明したよう
に、プリバッファ回路７４のレジスタ部分７８内のレジ
スタ部分３９からスタートビットを除去する。
【０１０６】ＵＰＣフィルターに関しマイクロプロセッ
サ４４が選択できる最後の動作モードは周期モードであ
る。このモードは、他の３つのいづれのモードとでも組
合せて使用することができる。周期タグは、ＵＰＣタグ
のマージンの後に数個のインタバルの文字が添えられて
いる。このロジックでは、周期モードは単にプリバッフ
ァ回路内の良好タグデータに対し、１６のヘッダインタ
バルおよび１６のトレイラインタバルを付加する。ヘッ
ダまたはトレイラは従って走査ビームがタグを走査する
ときに、添え文字のインタバルを含むことになり、マイ
クロプロセッサ４４がこれらを読み出す。図２５に示す
ように、マイクロプロセッサ４４（図１０）はバス５０
（図１２）を介して周期的セレクト信号ＳＥＬ ＰＥＲ
ＩＯＤを発信する。この信号はライン２８０を介して複
数のマルチプレクサ２８２ａ〜２８２ｈに送られる。こ
のセレクト信号がアクティブでないときには、マルチプ
レクサはライン２８４を介して挿入スタートビット信号
を、ＵＰＣ簡易タグについてライン２７０，２７２，２
７４を介して回路２７３（図２４）からマルチプレクサ
に送られるビットの位置に対応してプリバッファ部分７
８（図１９）内のレジスタ位置に出力する。
サ４４が選択できる最後の動作モードは周期モードであ
る。このモードは、他の３つのいづれのモードとでも組
合せて使用することができる。周期タグは、ＵＰＣタグ
のマージンの後に数個のインタバルの文字が添えられて
いる。このロジックでは、周期モードは単にプリバッフ
ァ回路内の良好タグデータに対し、１６のヘッダインタ
バルおよび１６のトレイラインタバルを付加する。ヘッ
ダまたはトレイラは従って走査ビームがタグを走査する
ときに、添え文字のインタバルを含むことになり、マイ
クロプロセッサ４４がこれらを読み出す。図２５に示す
ように、マイクロプロセッサ４４（図１０）はバス５０
（図１２）を介して周期的セレクト信号ＳＥＬ ＰＥＲ
ＩＯＤを発信する。この信号はライン２８０を介して複
数のマルチプレクサ２８２ａ〜２８２ｈに送られる。こ
のセレクト信号がアクティブでないときには、マルチプ
レクサはライン２８４を介して挿入スタートビット信号
を、ＵＰＣ簡易タグについてライン２７０，２７２，２
７４を介して回路２７３（図２４）からマルチプレクサ
に送られるビットの位置に対応してプリバッファ部分７
８（図１９）内のレジスタ位置に出力する。
【０１０７】残りの入力ラインは、ＵＰＣハードタグお
よびＵＰＣ ＥＡＮ８タグと連携する論理回路からのも
のである。マルチプレクサ２８２ｃおよび２８２ｆは前
記マルチプレクサと同じ入力位置にストップビットを挿
入する。
よびＵＰＣ ＥＡＮ８タグと連携する論理回路からのも
のである。マルチプレクサ２８２ｃおよび２８２ｆは前
記マルチプレクサと同じ入力位置にストップビットを挿
入する。
【０１０８】周期モードにおいては、信号ＳＩＧ ＰＥ
ＲＩＯＤがＨレベルのときにマルチプレクサ２８２ａ，
２８２ｂ，２８２ｄ，２８２ｅ，２８２ｇ，２８２ｈを
駆動してスタートビットを、前述のマルチプレクサへの
入力ビット位置よりも１６位値だけ遅れたレジスタ位置
に挿入する。マルチプレクサ２８２ｃ，２８２ｄは１８
のビット位置遅延回路２９０，２９２を通して出力信号
を発し、入力中のビット位置の前にストップビットを挿
入する。
ＲＩＯＤがＨレベルのときにマルチプレクサ２８２ａ，
２８２ｂ，２８２ｄ，２８２ｅ，２８２ｇ，２８２ｈを
駆動してスタートビットを、前述のマルチプレクサへの
入力ビット位置よりも１６位値だけ遅れたレジスタ位置
に挿入する。マルチプレクサ２８２ｃ，２８２ｄは１８
のビット位置遅延回路２９０，２９２を通して出力信号
を発し、入力中のビット位置の前にストップビットを挿
入する。
【０１０９】次に図１３、図２９、図３０を参照して、
コード１２８のフィルター回路４０（図１０〜１６）の
ロジック回路について説明する。コード１２８のタグは
タグの符号ごとに６のインタバルを有する。従って、比
較条件が満たされた場合、前の６項の合計と、新たな６
項の合計と、前の６項の合計の２７／３２と、新たな６
項の合計の２７／３２が、各インタバルクロックごとに
１２８ ２ ＥＱＵＣＨＡＲ項を発生するロジックで用
いられる。この１２８ ２ ＥＱＵ ＣＨＡＲ項は、新
６項合計が前の６項合計の２７／３２より大きいかまた
は等しくかつ前の６項合計が新６項合計の２７／３２よ
り大きいかまたは等しいときに発生する。なお、この比
率２７／３２はマイクロプロセッサ４４により増減調節
可能である。
コード１２８のフィルター回路４０（図１０〜１６）の
ロジック回路について説明する。コード１２８のタグは
タグの符号ごとに６のインタバルを有する。従って、比
較条件が満たされた場合、前の６項の合計と、新たな６
項の合計と、前の６項の合計の２７／３２と、新たな６
項の合計の２７／３２が、各インタバルクロックごとに
１２８ ２ ＥＱＵＣＨＡＲ項を発生するロジックで用
いられる。この１２８ ２ ＥＱＵ ＣＨＡＲ項は、新
６項合計が前の６項合計の２７／３２より大きいかまた
は等しくかつ前の６項合計が新６項合計の２７／３２よ
り大きいかまたは等しいときに発生する。なお、この比
率２７／３２はマイクロプロセッサ４４により増減調節
可能である。
【０１１０】ＩＮＴ ＣＬＫによりクロック制御される
フレームカウンタは連続的に０から５までのカウントを
繰返す。このカウンタの６のデコード状態が１２８コー
ドのフレームカウント項となる。これらの項が６つのイ
ンタバルごとに６つの良好タグ文字のうちの１つの開始
を示す。これらの各項は１２８コードの６つの等文字の
うち１つを選択する。これらのカウンタは、これらがフ
レーム項により選択されかつ１２８ ２ ＥＱＵ ＣＨ
ＡＲ項が表れるたびごとにインクリメントされる。これ
により、特定の文字フレーム上での１列中の等文字数が
カウンタにより検出される。カウンタは、１２８ ２
ＣＨＡＲ ＵＮＥＱＵＡＬがフレームに表れるとリセッ
トされる。このような構成により、インタバルの流れに
おいて連続する１２８コードの良好タグ文字を検出して
カウントすることができる。
フレームカウンタは連続的に０から５までのカウントを
繰返す。このカウンタの６のデコード状態が１２８コー
ドのフレームカウント項となる。これらの項が６つのイ
ンタバルごとに６つの良好タグ文字のうちの１つの開始
を示す。これらの各項は１２８コードの６つの等文字の
うち１つを選択する。これらのカウンタは、これらがフ
レーム項により選択されかつ１２８ ２ ＥＱＵ ＣＨ
ＡＲ項が表れるたびごとにインクリメントされる。これ
により、特定の文字フレーム上での１列中の等文字数が
カウンタにより検出される。カウンタは、１２８ ２
ＣＨＡＲ ＵＮＥＱＵＡＬがフレームに表れるとリセッ
トされる。このような構成により、インタバルの流れに
おいて連続する１２８コードの良好タグ文字を検出して
カウントすることができる。
【０１１１】マイクロプロセッサ４４は、７つの１２８
コードのフィルター基準を選択することができる。これ
らは：最小のフィルタリングに等しい２文字と増加した
最大のフィルタリングに等しい８文字である。１２８等
文字カウンタのデコードカウントは、所望の基準に基づ
いてマイクロプロセッサにより動作可能とされる論理回
路に送られる。６セットの論理回路が各文字フレーム内
の等しいデコードカウントを検出するために備る。
コードのフィルター基準を選択することができる。これ
らは：最小のフィルタリングに等しい２文字と増加した
最大のフィルタリングに等しい８文字である。１２８等
文字カウンタのデコードカウントは、所望の基準に基づ
いてマイクロプロセッサにより動作可能とされる論理回
路に送られる。６セットの論理回路が各文字フレーム内
の等しいデコードカウントを検出するために備る。
【０１１２】コード１２８のフィルターの基準選択はＵ
ＰＣの簡易コード選択の場合と同様に行われる。しかし
ながら、コード１２８の文字は６のインタバルからな
り、ＵＰＣ文字のように４ではなく、またヘッダおよび
トレイラ部分はそれぞれ６および７のインタバルにより
構成されている。また、スタートビットを挿入するのに
必要な連続する等文字数が異なり、これはマイクロプロ
セッサによる基準に応じて設定される。スタートおよび
ストップビットはプリバッファ回路７４内の１２８タグ
ビットの流れの中に置かれる。
ＰＣの簡易コード選択の場合と同様に行われる。しかし
ながら、コード１２８の文字は６のインタバルからな
り、ＵＰＣ文字のように４ではなく、またヘッダおよび
トレイラ部分はそれぞれ６および７のインタバルにより
構成されている。また、スタートビットを挿入するのに
必要な連続する等文字数が異なり、これはマイクロプロ
セッサによる基準に応じて設定される。スタートおよび
ストップビットはプリバッファ回路７４内の１２８タグ
ビットの流れの中に置かれる。
【０１１３】１２８コードのタグに含まれる文字の最大
数に制限はない。しかしながら、等インタバルの連続流
れが論理回路内に供給されると、カウンタは１２８ ２
ＣＨＡＲ ＵＮＥＱＵＡＬ状態を崩すことなく生成さ
れる連続インタバルの数をカウントし続ける。全てのフ
レームについて、３２文字が等しいことが検出される
と、６のストップビットが１２８コードのタグビットに
挿入され、ＯＲゲート１０６（図２０）から出力される
信号ＦＩＦＯ ＥＮＡＢＬＥを動作不可とする。カウン
タは、全ての１２８コードの論理回路を保留してラッチ
され、ＣＨＡＲＵＮＥＱＵＡＬ信号が検出されるとリセ
ットされる。
数に制限はない。しかしながら、等インタバルの連続流
れが論理回路内に供給されると、カウンタは１２８ ２
ＣＨＡＲ ＵＮＥＱＵＡＬ状態を崩すことなく生成さ
れる連続インタバルの数をカウントし続ける。全てのフ
レームについて、３２文字が等しいことが検出される
と、６のストップビットが１２８コードのタグビットに
挿入され、ＯＲゲート１０６（図２０）から出力される
信号ＦＩＦＯ ＥＮＡＢＬＥを動作不可とする。カウン
タは、全ての１２８コードの論理回路を保留してラッチ
され、ＣＨＡＲＵＮＥＱＵＡＬ信号が検出されるとリセ
ットされる。
【０１１４】図２９に示すように、１２８フレームカウ
ンタ５１０は、ライン１２２を介して送られてきたイン
タバルクロック信号をカウントし、ライン１１６に６の
インタバルが表れるとフレーム信号ＦＲＭ１〜ＦＲＭ６
をプリバッファ回路７４に出力してＦＩＦＯ ＥＮＡＢ
ＬＥ信号（図２０）の発生を制御する。カウンタ５１０
は、ライン５１２を介して連携する等文字カウンタ５１
４にフレーム信号を出力する。このカウンタ５１４は、
前述のように、ライン１８７上に表れたコンパレータ１
８６（図１８）の出力信号である１２８ ２ ＥＱＵＡ
Ｌ ＣＨＡＲにより動作可能となる。カウンタ５１４
は、ライン５１６ａ〜５１６ｇを介してカウント信号Ｃ
ＮＴ１〜ＣＮＴ７を出力する。各カウンタは１つのカウ
ント信号のみを出力し、各カウント信号は連続して検出
された等しい文字の数を表す。各カウンタはライン５１
８上に表れるインタバルクロック信号によりクロック制
御される。
ンタ５１０は、ライン１２２を介して送られてきたイン
タバルクロック信号をカウントし、ライン１１６に６の
インタバルが表れるとフレーム信号ＦＲＭ１〜ＦＲＭ６
をプリバッファ回路７４に出力してＦＩＦＯ ＥＮＡＢ
ＬＥ信号（図２０）の発生を制御する。カウンタ５１０
は、ライン５１２を介して連携する等文字カウンタ５１
４にフレーム信号を出力する。このカウンタ５１４は、
前述のように、ライン１８７上に表れたコンパレータ１
８６（図１８）の出力信号である１２８ ２ ＥＱＵＡ
Ｌ ＣＨＡＲにより動作可能となる。カウンタ５１４
は、ライン５１６ａ〜５１６ｇを介してカウント信号Ｃ
ＮＴ１〜ＣＮＴ７を出力する。各カウンタは１つのカウ
ント信号のみを出力し、各カウント信号は連続して検出
された等しい文字の数を表す。各カウンタはライン５１
８上に表れるインタバルクロック信号によりクロック制
御される。
【０１１５】図２９にはさらにカウンタ５２０が示され
る。このカウンタ５２０は、各フレームについて、ライ
ン１２２上に表れるインタバルクロックをカウント１９
２までカウントする。このカウンタは、１２８コードの
等文字の列が検出されたときにのみ動作可能となり、１
２８コードのタグを３２文字に制限する。
る。このカウンタ５２０は、各フレームについて、ライ
ン１２２上に表れるインタバルクロックをカウント１９
２までカウントする。このカウンタは、１２８コードの
等文字の列が検出されたときにのみ動作可能となり、１
２８コードのタグを３２文字に制限する。
【０１１６】カウンタが３２文字以上をカウントし全て
のフレームが等しくなると、カウンタはカウント数１９
２に達し停止する。この状態は、偽りの等しい文字読み
出し状態のパターンを示し、後続のデータはＦＩＦＯ記
憶回路（図２０）に格納されない。カウンタがカウント
数１９２に達すると、ライン５２４，５２６上の信号１
９２ ＮＯＴ ＯＣＣがＬレベルになる。もし、カウン
タがカウント数１９２になる前にリセットされると、信
号はＨレベルになる。この信号は、以下に説明するよう
に、ロジック内でプリバッファ回路７４ｄ内のスタート
およびストップビットの位置を定めるために用いられ
る。
のフレームが等しくなると、カウンタはカウント数１９
２に達し停止する。この状態は、偽りの等しい文字読み
出し状態のパターンを示し、後続のデータはＦＩＦＯ記
憶回路（図２０）に格納されない。カウンタがカウント
数１９２に達すると、ライン５２４，５２６上の信号１
９２ ＮＯＴ ＯＣＣがＬレベルになる。もし、カウン
タがカウント数１９２になる前にリセットされると、信
号はＨレベルになる。この信号は、以下に説明するよう
に、ロジック内でプリバッファ回路７４ｄ内のスタート
およびストップビットの位置を定めるために用いられ
る。
【０１１７】カウンタ５２０は、ライン５２３上に表れ
たインバータ５２２の出力信号であるＲＥＳＥＴ ＡＬ
Ｌによりリセットされる。この信号は、ライン１８７上
の１２８ ２ ＥＱＵ ＣＨＡＲがＬレベルとなり、文
字が等しくない状態（１２８２ ＣＨＡＲ ＵＮＥＱＵ
ＡＬ）が示された場合に発生する。
たインバータ５２２の出力信号であるＲＥＳＥＴ ＡＬ
Ｌによりリセットされる。この信号は、ライン１８７上
の１２８ ２ ＥＱＵ ＣＨＡＲがＬレベルとなり、文
字が等しくない状態（１２８２ ＣＨＡＲ ＵＮＥＱＵ
ＡＬ）が示された場合に発生する。
【０１１８】図３０に示すように、ライン５１６ａ〜５
１６ｇ上に表れるカウント信号ＣＮＴ１〜ＣＮＴ７は、
７のＡＮＤゲート（３のみ図示）に入力される。これら
のＡＮＤゲートは、さらにライン５２４を介して信号１
９２ ＮＯＴ ＯＣＣを受けまたライン５２６〜５３４
を介してマイクロプロセッサからのセレクト信号ＳＥＬ
を受ける。この信号はプリバッファ回路７４を通して移
動中のデータ流れが読取られる前に必要とされる連続し
た等しい文字の数を示す。例えば、信号ＳＥＬ２がＨレ
ベルになると、ＡＮＤゲート５４６がバス４３のライン
５４０上に信号ＩＮＳＥＲＴ ＳＴＡＲＴ ＢＩＴ Ａ
Ｔ ２７を出力する。同様に、スタートビットがセレク
ト信号ＳＥＬ３〜８に応じてビット位置２７，３３，３
９，４５，５１，５７に挿入される。同様に、ＡＮＤゲ
ート５３４〜５３８への入力ライン上の入力信号がＨレ
ベルになると、ストップビットがビット位置３に挿入さ
れる。
１６ｇ上に表れるカウント信号ＣＮＴ１〜ＣＮＴ７は、
７のＡＮＤゲート（３のみ図示）に入力される。これら
のＡＮＤゲートは、さらにライン５２４を介して信号１
９２ ＮＯＴ ＯＣＣを受けまたライン５２６〜５３４
を介してマイクロプロセッサからのセレクト信号ＳＥＬ
を受ける。この信号はプリバッファ回路７４を通して移
動中のデータ流れが読取られる前に必要とされる連続し
た等しい文字の数を示す。例えば、信号ＳＥＬ２がＨレ
ベルになると、ＡＮＤゲート５４６がバス４３のライン
５４０上に信号ＩＮＳＥＲＴ ＳＴＡＲＴ ＢＩＴ Ａ
Ｔ ２７を出力する。同様に、スタートビットがセレク
ト信号ＳＥＬ３〜８に応じてビット位置２７，３３，３
９，４５，５１，５７に挿入される。同様に、ＡＮＤゲ
ート５３４〜５３８への入力ライン上の入力信号がＨレ
ベルになると、ストップビットがビット位置３に挿入さ
れる。
【０１１９】上記各信号に加えてさらに入力信号とし
て、ライン５４０上にＩＦ ＣＮＴ１ＯＣＣ〜ＩＦ Ｃ
ＮＴ ７ ＯＣＣが表れ、ゲート５３４〜５３８を駆動
してＯＲゲート５３２に出力信号を送り、このゲート５
３２はライン５４５を介してプリバッファ回路７４に信
号ＩＮＳＥＲＴ ＳＴＯＰ ＢＩＴ ＡＴ ３を出力す
る。ＯＲゲート５３２は、ライン５４７を介して、ライ
ン５２６上に表れる信号１９２ ＮＯＲ ＯＣＣから引
出された６の連続信号を受ける。この信号は、ラッチ回
路５２８および６拡張回路５３０を通して転送される。
回路５３０は、信号ＩＮＳＥＲＴ ＳＴＯＰ ＢＩＴ
ＡＴ ３を６クロックだけ拡張し、６のストップビット
をプリバッファ回路７４に挿入して、カウンタ５２０が
カウント１９２までカウントアップする間に挿入された
スタートビットにより発生したすべてのフレームデータ
を停止させる。
て、ライン５４０上にＩＦ ＣＮＴ１ＯＣＣ〜ＩＦ Ｃ
ＮＴ ７ ＯＣＣが表れ、ゲート５３４〜５３８を駆動
してＯＲゲート５３２に出力信号を送り、このゲート５
３２はライン５４５を介してプリバッファ回路７４に信
号ＩＮＳＥＲＴ ＳＴＯＰ ＢＩＴ ＡＴ ３を出力す
る。ＯＲゲート５３２は、ライン５４７を介して、ライ
ン５２６上に表れる信号１９２ ＮＯＲ ＯＣＣから引
出された６の連続信号を受ける。この信号は、ラッチ回
路５２８および６拡張回路５３０を通して転送される。
回路５３０は、信号ＩＮＳＥＲＴ ＳＴＯＰ ＢＩＴ
ＡＴ ３を６クロックだけ拡張し、６のストップビット
をプリバッファ回路７４に挿入して、カウンタ５２０が
カウント１９２までカウントアップする間に挿入された
スタートビットにより発生したすべてのフレームデータ
を停止させる。
【０１２０】図１６および図３１〜３５に、コード５の
２およびコード９の３によるフィルター４２（図１０）
の詳細ブロック図を示す。コード９の３のタグは文字ご
とに１０のインタバルを持つ。コード５の２のタグは、
挿入文字（２文字）ごとに１０のインタバルを持つ。各
文字についてこのように多くのインタバルがあるため、
文字認識のための隣接文字の合計操作の信頼性が低下す
る。しかしながら、別の方法で文字を識別できる。
２およびコード９の３によるフィルター４２（図１０）
の詳細ブロック図を示す。コード９の３のタグは文字ご
とに１０のインタバルを持つ。コード５の２のタグは、
挿入文字（２文字）ごとに１０のインタバルを持つ。各
文字についてこのように多くのインタバルがあるため、
文字認識のための隣接文字の合計操作の信頼性が低下す
る。しかしながら、別の方法で文字を識別できる。
【０１２１】９の３コードのタグは、１文字の１０のイ
ンタバルのうち３つの広い幅のインタバルを有する。５
の２コードんタグは、挿入文字の１０のインタバルのう
ち４の広い幅のインタバルを有する。もしプリバアッフ
ァ回路内の新フレームの１０のインタバルの各々が、こ
れらのインタバルの新たな１０項の合計の７／６４から
１４／６４の間にあれば、上記範囲にあるインタバルは
広いインタバルである。なお、比率７／６４，１４／６
４はマイクロプロセッサにより増減調節可能である。
ンタバルのうち３つの広い幅のインタバルを有する。５
の２コードんタグは、挿入文字の１０のインタバルのう
ち４の広い幅のインタバルを有する。もしプリバアッフ
ァ回路内の新フレームの１０のインタバルの各々が、こ
れらのインタバルの新たな１０項の合計の７／６４から
１４／６４の間にあれば、上記範囲にあるインタバルは
広いインタバルである。なお、比率７／６４，１４／６
４はマイクロプロセッサにより増減調節可能である。
【０１２２】実施にあたっては、２つの異なるインタバ
ルが同時に比較され、処理に要する時間を半分にする。
これはすべての比較を１つのインタバルクロック時間内
で行なわなければならないためである。各広幅インタバ
ルがカウンタをインクリメントする。１０の比較が行な
われると、このカウンタ出力の比較が行なわれる。もし
良好な９の３による文字が適正にフレームされると、カ
ウンタ出力は３になる。もし５の２のコードによる良好
文字が適正にフレーム化されていると、カウンタ出力は
４になる。次のインタバルクロックで、基準が満たされ
ると、１０ビット遅延レジスタにビットが挿入されカウ
ンタがリセットされる。
ルが同時に比較され、処理に要する時間を半分にする。
これはすべての比較を１つのインタバルクロック時間内
で行なわなければならないためである。各広幅インタバ
ルがカウンタをインクリメントする。１０の比較が行な
われると、このカウンタ出力の比較が行なわれる。もし
良好な９の３による文字が適正にフレームされると、カ
ウンタ出力は３になる。もし５の２のコードによる良好
文字が適正にフレーム化されていると、カウンタ出力は
４になる。次のインタバルクロックで、基準が満たされ
ると、１０ビット遅延レジスタにビットが挿入されカウ
ンタがリセットされる。
【０１２３】もし、２つの等文字が選択されかつそのフ
レームの前の文字が良好なものと判定されれば、１０ビ
ット遅延レジスタに新たなビットが挿入されると同時に
１つのビットが取り出される。これにより、プリバッフ
ァ回路の適正な位置で９の３および５の２コードのタグ
ビットの流れ内にスタートビットが挿入される。
レームの前の文字が良好なものと判定されれば、１０ビ
ット遅延レジスタに新たなビットが挿入されると同時に
１つのビットが取り出される。これにより、プリバッフ
ァ回路の適正な位置で９の３および５の２コードのタグ
ビットの流れ内にスタートビットが挿入される。
【０１２４】ＩＮＴ ＣＬＫ信号によりクロック制御さ
れるカウンタは、０から９まで連続的に周期を繰り返
す。この１０のデコード状態は９の３および５の２のフ
レームのカウント項を示す。スタートビットが挿入され
良好文字が流れるフレームの新たな文字に良好な文字ビ
ットが検出されない場合には、プリバッファ回路の適当
な位置にストップビットが挿入される。５の２および９
の３コードのタグのヘッダおよびトレイラはそれぞれ１
０および１１のインタバルを持つ。
れるカウンタは、０から９まで連続的に周期を繰り返
す。この１０のデコード状態は９の３および５の２のフ
レームのカウント項を示す。スタートビットが挿入され
良好文字が流れるフレームの新たな文字に良好な文字ビ
ットが検出されない場合には、プリバッファ回路の適当
な位置にストップビットが挿入される。５の２および９
の３コードのタグのヘッダおよびトレイラはそれぞれ１
０および１１のインタバルを持つ。
【０１２５】マイクロプロセッサは３つの５の２および
９の３コードのフィルター基準を選択することができ
る。これらは２、３または４の連続した良好文字であ
る。フィルター基準が上がれば、さらに１０ビット遅延
レジスタが挿入され前の文字の状態を監視する。
９の３コードのフィルター基準を選択することができ
る。これらは２、３または４の連続した良好文字であ
る。フィルター基準が上がれば、さらに１０ビット遅延
レジスタが挿入され前の文字の状態を監視する。
【０１２６】９の３コードのタグは文字間の間隔が密に
確定していないため、広いインタバルにより３つの広幅
インタバルの判定用に用いる１０項合計を無効にしても
よい。従って、インタバルが広幅インタバルの上限より
大きくかつそれが最後のインタバルでなく、９の３コー
ドが選択され、さらにインタバルがスペースである場合
には、３および４のカウントコンパレータを消すことが
できる。上記例外基準が満たされると、文字間の間隔が
適正にフレームされデータは使用可能であることが示さ
れる。上記タイプの９の３タグが処理される場合には、
通常９の３タグはカウントが４であるため、５の２タグ
に対しても同じロジックを適用する。
確定していないため、広いインタバルにより３つの広幅
インタバルの判定用に用いる１０項合計を無効にしても
よい。従って、インタバルが広幅インタバルの上限より
大きくかつそれが最後のインタバルでなく、９の３コー
ドが選択され、さらにインタバルがスペースである場合
には、３および４のカウントコンパレータを消すことが
できる。上記例外基準が満たされると、文字間の間隔が
適正にフレームされデータは使用可能であることが示さ
れる。上記タイプの９の３タグが処理される場合には、
通常９の３タグはカウントが４であるため、５の２タグ
に対しても同じロジックを適用する。
【０１２７】さらに、フレームの最後のインタバルがバ
ーであって、この最後のインタバルによって９の３カウ
ンタがインクリメントされることを防止するロジックが
付加されかつ９の３コードのみが選択された場合には、
９の３文字を拒絶してもよい。第１のケースでは、９の
３タグをバーの上で終わらせることはできない。また第
２のケースでは、９の３タグの文字間間隔は広幅インタ
バルのようにみえるがカウントしてはならない。また、
デコードされたフレームのいづれかのインタバルが７ｆ
ｆｈ（カウンタのオーバーフロー）の値を示した場合に
は、そのフレームに対する３および４カウントコンパレ
ータの機能は停止される。この場合、フレームのデータ
は無効とされる。
ーであって、この最後のインタバルによって９の３カウ
ンタがインクリメントされることを防止するロジックが
付加されかつ９の３コードのみが選択された場合には、
９の３文字を拒絶してもよい。第１のケースでは、９の
３タグをバーの上で終わらせることはできない。また第
２のケースでは、９の３タグの文字間間隔は広幅インタ
バルのようにみえるがカウントしてはならない。また、
デコードされたフレームのいづれかのインタバルが７ｆ
ｆｈ（カウンタのオーバーフロー）の値を示した場合に
は、そのフレームに対する３および４カウントコンパレ
ータの機能は停止される。この場合、フレームのデータ
は無効とされる。
【０１２８】図３１に示すように、入力ライン４３４上
には、信号ＶＩＤ（１１）で表された１１のインタバル
に対応して１１のビデオビットが表れる。この信号は、
プリバッファ回路７４のレジスタ位置７５に対応した第
１の１１のレジスタのうちの第２のレジスタ５４６に入
力される。ライン１２２上のインタバルクロックは、レ
ジスタ部分７５を通るインタバルをクロック制御し、ま
たライン５６０を介して一対の５状態カウンタ５６２，
５６４に送られる。
には、信号ＶＩＤ（１１）で表された１１のインタバル
に対応して１１のビデオビットが表れる。この信号は、
プリバッファ回路７４のレジスタ位置７５に対応した第
１の１１のレジスタのうちの第２のレジスタ５４６に入
力される。ライン１２２上のインタバルクロックは、レ
ジスタ部分７５を通るインタバルをクロック制御し、ま
たライン５６０を介して一対の５状態カウンタ５６２，
５６４に送られる。
【０１２９】レジスタ５４６内のインタバルの値を示す
１０ビットのデータは、１０ビットワイドバス５５２を
介してマルチプレクサ５７０に送られる。このマルチプ
レクサ５７０はさらにバス５５４を介してレジスタ部分
７５の６番目のレジスタ５４８からのデータを受ける。
同様に、この６番目のレジスタに記憶されたデータはバ
ス５５６を介して第２のマルチプレクサ５７０に送られ
る。このマルチプレクサはさらにバス５５７を介して第
１１番目のレジスタに記憶されたデータを受ける。
１０ビットのデータは、１０ビットワイドバス５５２を
介してマルチプレクサ５７０に送られる。このマルチプ
レクサ５７０はさらにバス５５４を介してレジスタ部分
７５の６番目のレジスタ５４８からのデータを受ける。
同様に、この６番目のレジスタに記憶されたデータはバ
ス５５６を介して第２のマルチプレクサ５７０に送られ
る。このマルチプレクサはさらにバス５５７を介して第
１１番目のレジスタに記憶されたデータを受ける。
【０１３０】カウンタ５６２，５６４の最初のカウント
は、ライン５５８，５６５を介してそれぞれマルチプレ
クサ５７０，５７２に送られる。これらのマルチプレク
サは、マルチプレクサ５７０の出力バス６０２およびマ
ルチプレクサ５６８の出力バス５７２を介するデータ転
送用の入力バスの１つを選択する。この構成では、２つ
のインタバルが同時に処理される。バス５７２は、コン
パレータ５７４，５７６のＡ入力および７ＦＦ検知回路
６５０に接続される。バス６０２は、コンパレータ６２
８，６４０のＡ入力および７ＦＦ検知回路６０４（図３
３）に接続される。コンパレータ５７４，６２８のＢ入
力は、バス６２７を介して加算器６１８（図３３）から
出力される１０ビット値を受ける。この加算器６１８
は、ライン１９９上の全ての文字およびライン１９６上
の比率制御値を表す１０のインタバル合計信号ＳＵＭ
１０を受ける。比率制御値はマイクロプロセッサ４４か
ら送られこの実施例では７／６４である。
は、ライン５５８，５６５を介してそれぞれマルチプレ
クサ５７０，５７２に送られる。これらのマルチプレク
サは、マルチプレクサ５７０の出力バス６０２およびマ
ルチプレクサ５６８の出力バス５７２を介するデータ転
送用の入力バスの１つを選択する。この構成では、２つ
のインタバルが同時に処理される。バス５７２は、コン
パレータ５７４，５７６のＡ入力および７ＦＦ検知回路
６５０に接続される。バス６０２は、コンパレータ６２
８，６４０のＡ入力および７ＦＦ検知回路６０４（図３
３）に接続される。コンパレータ５７４，６２８のＢ入
力は、バス６２７を介して加算器６１８（図３３）から
出力される１０ビット値を受ける。この加算器６１８
は、ライン１９９上の全ての文字およびライン１９６上
の比率制御値を表す１０のインタバル合計信号ＳＵＭ
１０を受ける。比率制御値はマイクロプロセッサ４４か
ら送られこの実施例では７／６４である。
【０１３１】上記と同様に、コンパレータ５７６，６４
０のＢ入力には、バス６４１を介して加算器６２０（図
３３）からの１０ビットデータが入力される。この加算
器６２０はライン６１９を介して比率１４／６４の１０
インタバル合計信号を受ける。加算器６１８、６２０か
らの１０インタバル合計の比率値データは、１インタバ
ル遅延回路６２２、６２４を通してバス６２６および６
２４を介してそれぞれ出力される。基準比率７／６４お
よび１７／６４は広幅インタバル判定の範囲を定める。
０のＢ入力には、バス６４１を介して加算器６２０（図
３３）からの１０ビットデータが入力される。この加算
器６２０はライン６１９を介して比率１４／６４の１０
インタバル合計信号を受ける。加算器６１８、６２０か
らの１０インタバル合計の比率値データは、１インタバ
ル遅延回路６２２、６２４を通してバス６２６および６
２４を介してそれぞれ出力される。基準比率７／６４お
よび１７／６４は広幅インタバル判定の範囲を定める。
【０１３２】Ａ入力へ入力される実際のデータ値が広幅
インタバルの判定基準に合致すると、コンパレータ５７
４、５７６の出力ライン５７５、５７７にＨレベルの信
号が出力され、この信号はＡＮＤゲート５７８に入力さ
れる。このゲート５７８のＨレベルの出力信号は、ライ
ン５８１を介してＯＲゲート５８５（図３３）を通りさ
らにライン５９１を介して広幅インタバル数をカウント
するカウンタ５９２（図３４）に送られる。
インタバルの判定基準に合致すると、コンパレータ５７
４、５７６の出力ライン５７５、５７７にＨレベルの信
号が出力され、この信号はＡＮＤゲート５７８に入力さ
れる。このゲート５７８のＨレベルの出力信号は、ライ
ン５８１を介してＯＲゲート５８５（図３３）を通りさ
らにライン５９１を介して広幅インタバル数をカウント
するカウンタ５９２（図３４）に送られる。
【０１３３】出力ライン５７７上の信号は、インバータ
５８０（図３１）により反転され、後述のように、コン
パレータの作動制御のためにライン６１２を介してＯＲ
ゲート６１０（図３４）に送られる。同様に、ライン６
３４、６４４、６３８上のコンパレータ６２８、６４０
（図３３）からのＨレベルの出力信号は、ＡＮＤゲート
６３６に送られる。このゲートは、ライン６６２を介し
てＮＡＮＤゲート６５４（図３４）からのセレクト信号
を受ける。このゲート６５４は、後述のように、３／９
タグの基準または２／５タグの基準を選択する。全ての
入力信号がアクティブであれば、ゲート６３６はライン
６３８を介してＯＲゲート５８８の１つの入力にアクテ
ィブ信号を出力する。コンパレータ６４０のライン６４
４上の出力信号はライン６４８を介してインバータ６４
６を通りＡＮＤゲート６１６（図３４）に送られる。こ
のゲート６１６の出力信号はライン６１４を介してＯＲ
ゲート６１０に送られる。
５８０（図３１）により反転され、後述のように、コン
パレータの作動制御のためにライン６１２を介してＯＲ
ゲート６１０（図３４）に送られる。同様に、ライン６
３４、６４４、６３８上のコンパレータ６２８、６４０
（図３３）からのＨレベルの出力信号は、ＡＮＤゲート
６３６に送られる。このゲートは、ライン６６２を介し
てＮＡＮＤゲート６５４（図３４）からのセレクト信号
を受ける。このゲート６５４は、後述のように、３／９
タグの基準または２／５タグの基準を選択する。全ての
入力信号がアクティブであれば、ゲート６３６はライン
６３８を介してＯＲゲート５８８の１つの入力にアクテ
ィブ信号を出力する。コンパレータ６４０のライン６４
４上の出力信号はライン６４８を介してインバータ６４
６を通りＡＮＤゲート６１６（図３４）に送られる。こ
のゲート６１６の出力信号はライン６１４を介してＯＲ
ゲート６１０に送られる。
【０１３４】カウンタ５９０（図３３）の出力ライン５
９１上のカウント信号は、ライン７１０（図３２、３
４）を介して３広幅インタバルカウンタ７１２に送られ
る。このカウンタは、ライン７１４を介して３の広幅イ
ンタバルの存在を示す信号をＡＮＤゲート７１６に出力
し、このゲート７１６は、ライン７１８を介してマイク
ロプロセッサ４４から信号ＳＥＬＥＣＴ ３／９を受け
またライン５７３上に表れたインバータ回路５７１（図
３４）からの出力信号であるインタバルクロック信号を
受ける。
９１上のカウント信号は、ライン７１０（図３２、３
４）を介して３広幅インタバルカウンタ７１２に送られ
る。このカウンタは、ライン７１４を介して３の広幅イ
ンタバルの存在を示す信号をＡＮＤゲート７１６に出力
し、このゲート７１６は、ライン７１８を介してマイク
ロプロセッサ４４から信号ＳＥＬＥＣＴ ３／９を受け
またライン５７３上に表れたインバータ回路５７１（図
３４）からの出力信号であるインタバルクロック信号を
受ける。
【０１３５】すべての入力信号がアクティブであれば、
ゲート７１６はライン７１７を介してＯＲゲート５９８
を通りさらにライン７２０を介してＡＮＤゲート６００
の１つの入力に対しアクティブ信号を出力する。ＯＲゲ
ート５９８は、レジスタ部分７５（図３１）にロードさ
れたデータ内に４つの広インタバルがあると、ライン５
９９を介してアクティブ信号を受ける。この信号は、４
広インタバルカウンタ５９２（図３４）から出力され、
マイクロプロセッサ４４からのアクティブ信号ＳＥＬＥ
ＣＴ２／５がライン５９７上に表れているとＡＮＤゲー
ト５９６に送られる。この信号はライン７２０を介して
ＡＮＤゲート６００に送られる。
ゲート７１６はライン７１７を介してＯＲゲート５９８
を通りさらにライン７２０を介してＡＮＤゲート６００
の１つの入力に対しアクティブ信号を出力する。ＯＲゲ
ート５９８は、レジスタ部分７５（図３１）にロードさ
れたデータ内に４つの広インタバルがあると、ライン５
９９を介してアクティブ信号を受ける。この信号は、４
広インタバルカウンタ５９２（図３４）から出力され、
マイクロプロセッサ４４からのアクティブ信号ＳＥＬＥ
ＣＴ２／５がライン５９７上に表れているとＡＮＤゲー
ト５９６に送られる。この信号はライン７２０を介して
ＡＮＤゲート６００に送られる。
【０１３６】ＡＮＤゲート６００（図３２）は、３遅延
回路６８０，６８２，６８４から多数の遅延信号を受け
る。この遅延回路はライン１２２上のインタバルクロッ
ク信号により動作可能とされる。１０クロック遅延回路
６８０は、ライン６９０を介してＯＲゲート５９８の出
力信号を受ける。このゲート５９８は、３または４の広
い幅のインタバルを含む文字があることを示す回路６８
０にビットを挿入する。この回路６８０は、ライン６９
２を介してＡＮＤゲート６００の１つの入力に遅延信号
を出力する。この遅延信号は、１０インタバル遅延回路
６８２に入力される。回路６８２は、インバータ６９６
を介してＡＮＤゲート６９８の１つの入力に送られる。
この信号は、マイクロプロセッサ４４からのセレクト制
御信号ＳＥＬ３またはＳＥＬ４のいづれかが入力ライン
７０２上に表れているときに、ライン７００を介してＡ
ＮＤゲート６００に出力される。これらのセレクト信号
は３または４の連続した等しい文字が広幅インタバルで
あることを要するものである。
回路６８０，６８２，６８４から多数の遅延信号を受け
る。この遅延回路はライン１２２上のインタバルクロッ
ク信号により動作可能とされる。１０クロック遅延回路
６８０は、ライン６９０を介してＯＲゲート５９８の出
力信号を受ける。このゲート５９８は、３または４の広
い幅のインタバルを含む文字があることを示す回路６８
０にビットを挿入する。この回路６８０は、ライン６９
２を介してＡＮＤゲート６００の１つの入力に遅延信号
を出力する。この遅延信号は、１０インタバル遅延回路
６８２に入力される。回路６８２は、インバータ６９６
を介してＡＮＤゲート６９８の１つの入力に送られる。
この信号は、マイクロプロセッサ４４からのセレクト制
御信号ＳＥＬ３またはＳＥＬ４のいづれかが入力ライン
７０２上に表れているときに、ライン７００を介してＡ
ＮＤゲート６００に出力される。これらのセレクト信号
は３または４の連続した等しい文字が広幅インタバルで
あることを要するものである。
【０１３７】セレクト信号ＳＥＬ３，ＳＥＬ４がアクテ
ィブでないときには、ゲート６００からの出力信号は、
２つの連続した等しい文字が広幅インタバルの構成に合
致していることを示す。
ィブでないときには、ゲート６００からの出力信号は、
２つの連続した等しい文字が広幅インタバルの構成に合
致していることを示す。
【０１３８】遅延回路６８２からの出力は、１０インタ
バル遅延回路６８４に送られる。この回路６８４は、イ
ンバータ６８６を通してＡＮＤゲート６８８の１つの入
力に３０インタバル遅延信号を送る。ゲート６８８は、
マイクロプロセッサ４４からライン７０４を通して制御
信号ＳＥＬ４を受ける。全ての入力信号がアクティブで
あると、ゲート６８８は、ライン７０６を介してＡＮＤ
ゲート６００にアクティブ信号を出力する。
バル遅延回路６８４に送られる。この回路６８４は、イ
ンバータ６８６を通してＡＮＤゲート６８８の１つの入
力に３０インタバル遅延信号を送る。ゲート６８８は、
マイクロプロセッサ４４からライン７０４を通して制御
信号ＳＥＬ４を受ける。全ての入力信号がアクティブで
あると、ゲート６８８は、ライン７０６を介してＡＮＤ
ゲート６００にアクティブ信号を出力する。
【０１３９】ＡＮＤゲート６００への入力信号が全てア
クティブであって３／９または２／５のタグデータを示
す場合には、このゲートはライン６０２を介して１０の
ＡＮＤゲート６７６ａ〜６７６ｊの１つの入力に対しＨ
レベルの信号を送る。ゲート６７６ａ〜６７６ｊの他の
入力はフレームカウンタ６６４（図３４）が接続され
る。このフレームカウンタはライン１２２上のインタバ
ルカウンタ信号を１０の値までカウントする。カウンタ
６６４のカウント出力はデコード回路６６６に送られ
る。この回路６６６は、ライン１１６を介してフレーム
信号ＦＲＭ１〜ＦＲＭ１０をプリバッファ回路７４に送
り、前述のＦＩＦＯ記憶回路８０の動作を制御し、また
ライン６６８ａ〜６６８ｊを介してＡＮＤゲート６７６
ａ〜６７６ｊのうちの１つのゲートに送られ、そのゲー
トはＨレベルの信号ＢＡＲ１〜ＢＡＲ１０をライン６７
８ａ〜６７８ｊを介して多数のＡＮＤゲート７２４〜７
３８（図３５）に送り、９の３および５の２の文字デー
タを処理するプリバッファ回路７４内にスタートおよび
ストップビットを挿入する。
クティブであって３／９または２／５のタグデータを示
す場合には、このゲートはライン６０２を介して１０の
ＡＮＤゲート６７６ａ〜６７６ｊの１つの入力に対しＨ
レベルの信号を送る。ゲート６７６ａ〜６７６ｊの他の
入力はフレームカウンタ６６４（図３４）が接続され
る。このフレームカウンタはライン１２２上のインタバ
ルカウンタ信号を１０の値までカウントする。カウンタ
６６４のカウント出力はデコード回路６６６に送られ
る。この回路６６６は、ライン１１６を介してフレーム
信号ＦＲＭ１〜ＦＲＭ１０をプリバッファ回路７４に送
り、前述のＦＩＦＯ記憶回路８０の動作を制御し、また
ライン６６８ａ〜６６８ｊを介してＡＮＤゲート６７６
ａ〜６７６ｊのうちの１つのゲートに送られ、そのゲー
トはＨレベルの信号ＢＡＲ１〜ＢＡＲ１０をライン６７
８ａ〜６７８ｊを介して多数のＡＮＤゲート７２４〜７
３８（図３５）に送り、９の３および５の２の文字デー
タを処理するプリバッファ回路７４内にスタートおよび
ストップビットを挿入する。
【０１４０】ＡＮＤゲート７２４〜７３８には、Ｂａｒ
信号に加えて、ライン６６８ａ〜６６８ｊを介してフレ
ーム信号ＦＲＭ１〜ＦＲＭ１０を、ライン５２６ａ〜５
２６ｇ（図３０）を介してマイクロプロセッサ４４から
セレクト信号ＳＥＬ２〜８を、ライン７５０ａを介して
信号ＩＦ ＢＡＲ １ ＯＣＣを、ライン７５０ｂを介
して信号ＩＦ ＢＡＲ １０ ＯＣＣを、さらにライン
７５２ａ，７５２ｂ，７５０ｃを介して上記信号の負の
値が入力される。これらの信号を受けると、ＡＮＤゲー
ト７２４〜７３８は、ライン７５６〜７６２を介してＯ
Ｒゲート７４０〜７４６を通してプリバッファ回路７４
のレジスタ部分７５に信号を出力し、前述のＵＰＣおよ
びＥＡＮ８のデコード回路と同様に、スタートビットを
レジスタ部分３２、４２、５２に挿入し、ストップビッ
トをレジスタ部分２に挿入する。
信号に加えて、ライン６６８ａ〜６６８ｊを介してフレ
ーム信号ＦＲＭ１〜ＦＲＭ１０を、ライン５２６ａ〜５
２６ｇ（図３０）を介してマイクロプロセッサ４４から
セレクト信号ＳＥＬ２〜８を、ライン７５０ａを介して
信号ＩＦ ＢＡＲ １ ＯＣＣを、ライン７５０ｂを介
して信号ＩＦ ＢＡＲ １０ ＯＣＣを、さらにライン
７５２ａ，７５２ｂ，７５０ｃを介して上記信号の負の
値が入力される。これらの信号を受けると、ＡＮＤゲー
ト７２４〜７３８は、ライン７５６〜７６２を介してＯ
Ｒゲート７４０〜７４６を通してプリバッファ回路７４
のレジスタ部分７５に信号を出力し、前述のＵＰＣおよ
びＥＡＮ８のデコード回路と同様に、スタートビットを
レジスタ部分３２、４２、５２に挿入し、ストップビッ
トをレジスタ部分２に挿入する。
【０１４１】前述のように、３および４の広幅インタバ
ルカウンタ７１２（図３２）および５９２（図３４）
は、オーバーフロー状態（７ｆｆｈ）および９の３タグ
の最後のインタバルがバーであることが検出されると動
作禁止される。第１の状態に関し、７ｆｆ検知器６５０
（図３１）および６０４（図３３）が７ｆｆｈのカウン
トを検出すると、Ｈレベルの信号を、ＯＲゲート６０６
（図３３）を通してライン６０８を介して送出し、ＯＲ
ゲート６１０（図３４）を通し、さらにライン６１１を
介してフリップフロップ６１３のセット入力に導入す
る。フリップフロップ６１３は、Ｑ／出力を選択してラ
イン６１５を介して信号ＫＩＬＬ ＣＭＰ／を送り出
す。この信号は、カウンタ７１２（図３２）および５９
０を作動不可とする。
ルカウンタ７１２（図３２）および５９２（図３４）
は、オーバーフロー状態（７ｆｆｈ）および９の３タグ
の最後のインタバルがバーであることが検出されると動
作禁止される。第１の状態に関し、７ｆｆ検知器６５０
（図３１）および６０４（図３３）が７ｆｆｈのカウン
トを検出すると、Ｈレベルの信号を、ＯＲゲート６０６
（図３３）を通してライン６０８を介して送出し、ＯＲ
ゲート６１０（図３４）を通し、さらにライン６１１を
介してフリップフロップ６１３のセット入力に導入す
る。フリップフロップ６１３は、Ｑ／出力を選択してラ
イン６１５を介して信号ＫＩＬＬ ＣＭＰ／を送り出
す。この信号は、カウンタ７１２（図３２）および５９
０を作動不可とする。
【０１４２】ＯＲゲート６１０は、ライン６１２を介し
てインバータ５８０（図３１）からの信号を受ける。こ
の信号は、マルチプレクサ５７６の出力信号がＬレベル
になって比較中のインタバルが広幅インタバルの上限を
越えるとＨレベルになる。マルチプレクサ６４０（図３
３）もこれと同様に作用し、インバータ６４６がライン
６４８を介してＡＮＤゲート６１６（図３４）の１つの
入力にＨレベルの信号を出力する。ゲート６１６の他の
入力には、ＮＡＮＤゲート５６７の出力が接続される。
このゲート５６７は、ライン５６５（図３１）を介し
て、１０番目のインタバルがバー（Ｈ）あるいはスペー
ス（Ｌ）かを表す信号を受ける。このゲート５６７はさ
らにライン７１８を介してマイクロプロセッサ４４から
信号ＳＥＬＥＣＴ３／９を受けまたライン１２２および
５７２を介してインタバルクロック信号を受ける。この
ロジックは、第１０番目の９の３タグのインタバルがバ
ーであって違法の場合にフリップフロップ６１３を動作
可能とする。
てインバータ５８０（図３１）からの信号を受ける。こ
の信号は、マルチプレクサ５７６の出力信号がＬレベル
になって比較中のインタバルが広幅インタバルの上限を
越えるとＨレベルになる。マルチプレクサ６４０（図３
３）もこれと同様に作用し、インバータ６４６がライン
６４８を介してＡＮＤゲート６１６（図３４）の１つの
入力にＨレベルの信号を出力する。ゲート６１６の他の
入力には、ＮＡＮＤゲート５６７の出力が接続される。
このゲート５６７は、ライン５６５（図３１）を介し
て、１０番目のインタバルがバー（Ｈ）あるいはスペー
ス（Ｌ）かを表す信号を受ける。このゲート５６７はさ
らにライン７１８を介してマイクロプロセッサ４４から
信号ＳＥＬＥＣＴ３／９を受けまたライン１２２および
５７２を介してインタバルクロック信号を受ける。この
ロジックは、第１０番目の９の３タグのインタバルがバ
ーであって違法の場合にフリップフロップ６１３を動作
可能とする。
【０１４３】ライン５６５上の１０番目のインタバル信
号は、ＮＡＮＤゲート６５４（図３４）にも入力され
る。このゲート６５４は、ライン７１８を介してセレク
ト信号ＳＥＬＥＣＴ３／９を受けまたライン６６１を介
してインバータ６６０からライン５９７に表れるインバ
ータ信号ＳＥＬＥＣＴ２／５を受ける。このロジックで
は、ゲートはライン６６２を介してＬレベルの信号をＡ
ＮＤゲート６３６（図３３）に出力し、１０番目以外の
インタバルが広幅インタバルの上限より大きくまた９の
３タグが選択されさらにインタバルがスペースであると
きに３および４の広幅インタバルカウンタ７１２（図３
２）および５９３（図３４）を動作不可とする。
号は、ＮＡＮＤゲート６５４（図３４）にも入力され
る。このゲート６５４は、ライン７１８を介してセレク
ト信号ＳＥＬＥＣＴ３／９を受けまたライン６６１を介
してインバータ６６０からライン５９７に表れるインバ
ータ信号ＳＥＬＥＣＴ２／５を受ける。このロジックで
は、ゲートはライン６６２を介してＬレベルの信号をＡ
ＮＤゲート６３６（図３３）に出力し、１０番目以外の
インタバルが広幅インタバルの上限より大きくまた９の
３タグが選択されさらにインタバルがスペースであると
きに３および４の広幅インタバルカウンタ７１２（図３
２）および５９３（図３４）を動作不可とする。
【０１４４】図３７は、マイクロプロセッサ４４にアク
セスされる１６ビットレジスタ７６４の概略図である。
レジスタ内には、１０ビットインタバルカウント（ビッ
ト位置１〜１０）と、インタバルカウントをバーまたは
スペースとして表すＶＩＤビット（位置１１）と、カウ
ントがＵＰＣのものか１２８コードのものか５の２ある
いは９の３コードのものかを表すフラグ位置（位置１２
〜１４）と、ＦＩＦＯ記憶回路８０が３／４一杯になり
マイクロプロセッサ４４に対し記憶回路がオーバーフロ
ーする前にデータを除去するように指示するためのビッ
ト位置１５が割り当てられる。マイクロプロセッサ４４
はレジスタ７６４内のビットを読み出しこのデータを処
理する。
セスされる１６ビットレジスタ７６４の概略図である。
レジスタ内には、１０ビットインタバルカウント（ビッ
ト位置１〜１０）と、インタバルカウントをバーまたは
スペースとして表すＶＩＤビット（位置１１）と、カウ
ントがＵＰＣのものか１２８コードのものか５の２ある
いは９の３コードのものかを表すフラグ位置（位置１２
〜１４）と、ＦＩＦＯ記憶回路８０が３／４一杯になり
マイクロプロセッサ４４に対し記憶回路がオーバーフロ
ーする前にデータを除去するように指示するためのビッ
ト位置１５が割り当てられる。マイクロプロセッサ４４
はレジスタ７６４内のビットを読み出しこのデータを処
理する。
【０１４５】図３８は、本発明に係る多重バーコードラ
ベルのデコード装置の作用を示すフローチャートであ
る。マイクロプロセッサ４４（図１０）は、光学スキャ
ナ３１からデータを受け（ステップ７７０）、このデー
タをプリバッファ回路７４に格納する（ステップ７７
２）。プリバッファ回路はデータ中に２つの連続した等
しい文字があるかを調べる（ステップ７７４）。等文字
が見つからない場合には、プリバッファ回路はライン７
８８上を戻り新たなデータがスキャナから送られたかを
調べる（ステップ７７０）。プリバッファ回路内のデー
タ中に２つの等しい文字が見つかると、プリバッファ回
路はこの情報を同時にライン７７８を介してＵＰＣフィ
ルター回路３８およびコード１２８フィルター回路４０
に送る（ステップ７７６）。ここで、これらの等文字が
有効な文字かどうかを判別する（ステップ７８０）。有
効文字でなければフローはライン７８８をステップ７７
０まで戻り、スキャナから新たなデータが供給されたか
どうかを調べる。
ベルのデコード装置の作用を示すフローチャートであ
る。マイクロプロセッサ４４（図１０）は、光学スキャ
ナ３１からデータを受け（ステップ７７０）、このデー
タをプリバッファ回路７４に格納する（ステップ７７
２）。プリバッファ回路はデータ中に２つの連続した等
しい文字があるかを調べる（ステップ７７４）。等文字
が見つからない場合には、プリバッファ回路はライン７
８８上を戻り新たなデータがスキャナから送られたかを
調べる（ステップ７７０）。プリバッファ回路内のデー
タ中に２つの等しい文字が見つかると、プリバッファ回
路はこの情報を同時にライン７７８を介してＵＰＣフィ
ルター回路３８およびコード１２８フィルター回路４０
に送る（ステップ７７６）。ここで、これらの等文字が
有効な文字かどうかを判別する（ステップ７８０）。有
効文字でなければフローはライン７８８をステップ７７
０まで戻り、スキャナから新たなデータが供給されたか
どうかを調べる。
【０１４６】プリバッファ回路７４はさらにスキャナか
らのデータが所定の幅条件に合った１０の連続インタバ
ルを含むかどうかを判別する（ステップ７８２）。もし
含むならば、その情報をライン７８６を介して２／５お
よび３／９フィルター４２に送りここでその情報が有効
文字を含むかどうかを判別する（ステップ７８０）。プ
リバッファ回路７４内に有効な文字が含まれていれば、
フィルター回路は、スタートおよびストップビットをプ
リバッファ回路内に記憶されたデータに挿入する（ステ
ップ７８２）。その後、このデータをＦＩＦＯ記憶回路
８０に格納する（ステップ７８４）。記憶回路８０はマ
イクロプロセッサ４４に信号３／４Ｆｕｌｌを送る（ス
テップ７８６）。マイクロプロセッサはデータを読み
（ステップ７８８）、これを遠隔位置の処理装置に転送
する。
らのデータが所定の幅条件に合った１０の連続インタバ
ルを含むかどうかを判別する（ステップ７８２）。もし
含むならば、その情報をライン７８６を介して２／５お
よび３／９フィルター４２に送りここでその情報が有効
文字を含むかどうかを判別する（ステップ７８０）。プ
リバッファ回路７４内に有効な文字が含まれていれば、
フィルター回路は、スタートおよびストップビットをプ
リバッファ回路内に記憶されたデータに挿入する（ステ
ップ７８２）。その後、このデータをＦＩＦＯ記憶回路
８０に格納する（ステップ７８４）。記憶回路８０はマ
イクロプロセッサ４４に信号３／４Ｆｕｌｌを送る（ス
テップ７８６）。マイクロプロセッサはデータを読み
（ステップ７８８）、これを遠隔位置の処理装置に転送
する。
【０１４７】
【発明の効果】以上説明したように、本発明に係るバー
コードラベルのデコード手段によれば、複数の異なる種
類のバーコードラベルを短時間に効率よく読取ってデコ
ード処理することができる。
コードラベルのデコード手段によれば、複数の異なる種
類のバーコードラベルを短時間に効率よく読取ってデコ
ード処理することができる。
【図１】 ＵＰＣコード等のバーコードラベルの説明図
である。
である。
【図２】 ＵＰＣラベルの文字構造の説明図である。
【図３】 ＵＰＣラベルの文字コード構造の表を示す説
明図である。
明図である。
【図４】 バーパターンとこれに対応する信号の説明図
である。
である。
【図５】 ＵＰＣバーコードラベルを走査する走査ライ
ン通路の例を示す説明図である。
ン通路の例を示す説明図である。
【図６】 ＵＰＣバーコードラベルを走査する走査ライ
ン通路の別の例を示す説明図である。
ン通路の別の例を示す説明図である。
【図７】 コード１２８のラベルの説明図である。
【図８】 コード９の３のラベルの説明図である。
【図９】 コード５の２のラベルの説明図である。
【図１０】 本発明に係るバーコード読取り装置のブロ
ック図である。
ック図である。
【図１１】 図１０のバーコード読取り装置の一部の構
成回路を通過して流れる信号の説明図である。
成回路を通過して流れる信号の説明図である。
【図１２】 図１０のバーコード読取り装置の別の部分
の構成回路を通過して流れる信号の説明図である。
の構成回路を通過して流れる信号の説明図である。
【図１３】 図１０のバーコード読取り装置の別の部分
の構成回路を通過して流れる信号の説明図である。
の構成回路を通過して流れる信号の説明図である。
【図１４】 図１０のバーコード読取り装置の別の部分
の構成回路を通過して流れる信号の説明図である。
の構成回路を通過して流れる信号の説明図である。
【図１５】 図１０のバーコード読取り装置の別の部分
の構成回路を通過して流れる信号の説明図である。
の構成回路を通過して流れる信号の説明図である。
【図１６】 図１０のバーコード読取り装置の別の部分
の構成回路を通過して流れる信号の説明図である。
の構成回路を通過して流れる信号の説明図である。
【図１７】 図１０および図１１のバーコード読取り装
置の構成回路の詳細ブロック図の１／４の部分を示す図
である。
置の構成回路の詳細ブロック図の１／４の部分を示す図
である。
【図１８】 図１０および図１１のバーコード読取り装
置の構成回路の詳細ブロック図の別の１／４の部分を示
す図である。
置の構成回路の詳細ブロック図の別の１／４の部分を示
す図である。
【図１９】 図１０および図１１のバーコード読取り装
置の構成回路の詳細ブロック図の別の１／４の部分を示
す図である。
置の構成回路の詳細ブロック図の別の１／４の部分を示
す図である。
【図２０】 図１０および図１１のバーコード読取り装
置の構成回路の詳細ブロック図の別の１／４の部分を示
す図である。
置の構成回路の詳細ブロック図の別の１／４の部分を示
す図である。
【図２１】 図１７〜図２０の組合せレイアウトの説明
図である。
図である。
【図２２】 図１０および図１２のバーコード読取り装
置の構成回路の詳細ブロック図の１／４の部分を示す図
である。
置の構成回路の詳細ブロック図の１／４の部分を示す図
である。
【図２３】 図１０および図１２のバーコード読取り装
置の構成回路の詳細ブロック図の別の１／４の部分を示
す図である。
置の構成回路の詳細ブロック図の別の１／４の部分を示
す図である。
【図２４】 図１０および図１２のバーコード読取り装
置の構成回路の詳細ブロック図の別の１／４の部分を示
す図である。
置の構成回路の詳細ブロック図の別の１／４の部分を示
す図である。
【図２５】 図１０および図１２のバーコード読取り装
置の構成回路の詳細ブロック図の別の１／４の部分を示
す図である。
置の構成回路の詳細ブロック図の別の１／４の部分を示
す図である。
【図２６】 図２２〜図２５の組合せレイアウトの説明
図である。
図である。
【図２７】 ＵＰＣ ＥＡＮ８ コードのフィルターに
適用した図１０および図１３のバーコード読取り装置の
構成回路の詳細ブロック図の半分を示す図である。
適用した図１０および図１３のバーコード読取り装置の
構成回路の詳細ブロック図の半分を示す図である。
【図２８】 図２７に示した、図１０および図１３のバ
ーコード読取り装置の構成回路の詳細ブロック図の他の
半分を示す図である。
ーコード読取り装置の構成回路の詳細ブロック図の他の
半分を示す図である。
【図２９】 コード１２８のフィルターに適用した図１
０および図１３のバーコード読取り装置の構成回路の詳
細ブロック図の半分を示す図である。
０および図１３のバーコード読取り装置の構成回路の詳
細ブロック図の半分を示す図である。
【図３０】 図２９に示した、図１０および図１３のバ
ーコード読取り装置の構成回路の詳細ブロック図の他の
半分を示す図である。
ーコード読取り装置の構成回路の詳細ブロック図の他の
半分を示す図である。
【図３１】 コード５の２および９の３によるフィルタ
ーに適用した図１０および図１６のバーコード読取り装
置の構成回路の詳細ブロック図の一部を示す図である。
ーに適用した図１０および図１６のバーコード読取り装
置の構成回路の詳細ブロック図の一部を示す図である。
【図３２】 図３１に示した、図１０および図１６のバ
ーコード読取り装置の構成回路の詳細ブロック図の他の
部分を示す図である。
ーコード読取り装置の構成回路の詳細ブロック図の他の
部分を示す図である。
【図３３】 図３１に示した、図１０および図１６のバ
ーコード読取り装置の構成回路の詳細ブロック図の他の
部分を示す図である。
ーコード読取り装置の構成回路の詳細ブロック図の他の
部分を示す図である。
【図３４】 図３１に示した、図１０および図１６のバ
ーコード読取り装置の構成回路の詳細ブロック図の他の
部分を示す図である。
ーコード読取り装置の構成回路の詳細ブロック図の他の
部分を示す図である。
【図３５】 図３１に示した、図１０および図１６のバ
ーコード読取り装置の構成回路の詳細ブロック図の他の
部分を示す図である。
ーコード読取り装置の構成回路の詳細ブロック図の他の
部分を示す図である。
【図３６】 図３１〜図３５の組合せレイアウトの説明
図である。
図である。
【図３７】 本発明に係るデコード装置で用いるレジス
タのビット位置の説明図である。
タのビット位置の説明図である。
【図３８】 本発明に係るデコード装置の作用を示すフ
ローチャートである。
ローチャートである。
３１；光学スキャナ、３４；カウンタ、プリバッファ、
ＦＩＦＯ記憶回路、４８、５４；インターフェイス、４
４：マイクロプロセッサ。
ＦＩＦＯ記憶回路、４８、５４；インターフェイス、４
４：マイクロプロセッサ。
フロントページの続き (72)発明者 バリ エム．マーガンサーラ アメリカ合衆国 43725 オハイオ、ケン ブリッジ、クリスチャン ヒル ロード 60179 (72)発明者 デニス エム．ブランフォード アメリカ合衆国 30136 ジョージア、ジ ュルース、ヒース レイン 2664
Claims (2)
- 【請求項１】 符号を表す複数のバーおよびスペースか
らなる複数の異なる種類のコードラベルの記号を同時に
デコード化するシステムにおいて：上記ラベルのバーお
よびスペースを表すデータを生成する手段と；前記デー
タに対し第１の所定の関係を付与するために前記データ
生成手段に連結され、該関係が満たされたときに各連続
したバーおよびスペースを表すデータを受けると連続し
た符号を表す信号を発生する回路手段と；データを記憶
する手段と；前記回路手段に連結され、前記信号内の有
効および無効な符号を検出するための複数のデコード手
段と；前記各デコード手段に含まれ、前記データ内に有
効符号の始りおよび終りが位置する前記記憶手段内に格
納された前記データにデータビットを挿入するための手
段とを具備したことを特徴とする多重バーコードのデコ
ード装置。 - 【請求項２】 複数の異なる種類のバーコードラベルを
走査して符号データを発生させ、数字符号を表す複数の
バーおよびスペースからなるコードラベルのデータをデ
コード化する方法であって：数字符号の数を表す所定数
のバーおよびスペースからなる上記符号データに対し第
１の所定の関係を付与するステップと；前記数字符号の
数になったことを示す第１の制御信号を発生するステッ
プと；前記第１の制御信号を、各々が異なる種類のバー
コードラベルを表す複数のフィルター回路に同時に転送
するステップと；前記第１の制御信号を受けて前記フィ
ルター回路を動作させ、該フィルター回路によって示さ
れる種類のバーコードに対応する有効な数字符号がある
ことを検出するステップと；前記フィルター回路によっ
て示される種類のバーコードに対応する符号データ内に
有効な数字符号を配置する第２の制御信号を発生するス
テップとからなることを特徴とする多重バーコードラベ
ルのデコード方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| US793934 | 1991-11-15 |
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| JPH05250509A true JPH05250509A (ja) | 1993-09-28 |
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