JPH05250500A - ファジィー論理集積回路 - Google Patents
ファジィー論理集積回路Info
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- JPH05250500A JPH05250500A JP4048266A JP4826692A JPH05250500A JP H05250500 A JPH05250500 A JP H05250500A JP 4048266 A JP4048266 A JP 4048266A JP 4826692 A JP4826692 A JP 4826692A JP H05250500 A JPH05250500 A JP H05250500A
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- Japan
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- mosfet
- electric field
- pch
- nch
- resistor
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Abstract
(57)【要約】
【目的】 効率よくあいまいさを取り扱うことができる
ファジィー論理集積回路を提供する。 【構成】 複数のＮチャネル金属酸化半導体電界トラン
ジスタ（Nch-MOSFET）ＱＮ１，ＱＮ２を有しており当該
複数のNch-MOSFETＱＮ１，ＱＮ２のゲートが一方のNch-
MOSFETＱＮ１のドレインと接続されたカレントミラー回
路と、メンバーシップ関数の事象ごとのグレードを入力
信号とする複数のＰチャネル金属酸化半導体電界トラン
ジスタ（Pch-MOSFET）ＱＰ１，ＱＰ２と、複数のPch-MO
SFETＱＰ１，ＱＰ２に共通のソースノード（COMMON）及
び電源の間に接続された抵抗Ｒ１と、電源に接続された
抵抗Ｒ２と、抵抗Ｒ２にソースが接続されておりゲート
及びドレインに推論結果を出力するPch-MOSFETＱＰ３と
を備えている。
ファジィー論理集積回路を提供する。 【構成】 複数のＮチャネル金属酸化半導体電界トラン
ジスタ（Nch-MOSFET）ＱＮ１，ＱＮ２を有しており当該
複数のNch-MOSFETＱＮ１，ＱＮ２のゲートが一方のNch-
MOSFETＱＮ１のドレインと接続されたカレントミラー回
路と、メンバーシップ関数の事象ごとのグレードを入力
信号とする複数のＰチャネル金属酸化半導体電界トラン
ジスタ（Pch-MOSFET）ＱＰ１，ＱＰ２と、複数のPch-MO
SFETＱＰ１，ＱＰ２に共通のソースノード（COMMON）及
び電源の間に接続された抵抗Ｒ１と、電源に接続された
抵抗Ｒ２と、抵抗Ｒ２にソースが接続されておりゲート
及びドレインに推論結果を出力するPch-MOSFETＱＰ３と
を備えている。
Description
【０００１】
【産業上の利用分野】本発明は、ファジィー推論が可能
なコンピュ−タ装置などに用いられるファジィー論理集
積回路に関する。
なコンピュ−タ装置などに用いられるファジィー論理集
積回路に関する。
【０００２】
【従来の技術】図３を参照してファジィー推論の概略を
説明する。
説明する。
【０００３】ファジィー推論に使う知識は、過去の多く
の経験を基にして集約されたものであり、輪郭のあいま
いな制御規則で表現されている。その制御規則は「〜が
〜であれば、〜せよ」という形で表現される。「〜が〜
であれば」という部分を制御規則の前件部といい、「〜
せよ」という部分を後件分といい、それぞれメンバーシ
ップ関数で特定できる。
の経験を基にして集約されたものであり、輪郭のあいま
いな制御規則で表現されている。その制御規則は「〜が
〜であれば、〜せよ」という形で表現される。「〜が〜
であれば」という部分を制御規則の前件部といい、「〜
せよ」という部分を後件分といい、それぞれメンバーシ
ップ関数で特定できる。
【０００４】ファジィー推論においては、その制御規則
の前件部、即ち知識と事実とのソフトマッチングをとっ
て１つの推論結果を出す。ここでソフトマッチングと
は、その知識を表現するメンバーシップ関数と事実を表
現するメンバーシップ関数を比較することであり、それ
らの関数の重なった部分（斜線部）のピーク値を合致度
合い（ソフトマッチングの度合い）とすることである
（図４参照）。
の前件部、即ち知識と事実とのソフトマッチングをとっ
て１つの推論結果を出す。ここでソフトマッチングと
は、その知識を表現するメンバーシップ関数と事実を表
現するメンバーシップ関数を比較することであり、それ
らの関数の重なった部分（斜線部）のピーク値を合致度
合い（ソフトマッチングの度合い）とすることである
（図４参照）。
【０００５】そして、ソフトマッチングの合致度合い
を、制御規則の後件部を表現するメンバーシップ関数に
適用して、推論結果を得る（図５参照）。
を、制御規則の後件部を表現するメンバーシップ関数に
適用して、推論結果を得る（図５参照）。
【０００６】他の複数の知識も事実との間でソフトマッ
チングをとり、個々に推論結果をとる。そして、それら
複数の推論結果を重ね合わせて合成することで最終的な
推論結果としての新たなメンバーシップ関数を作成する
（図６参照）。
チングをとり、個々に推論結果をとる。そして、それら
複数の推論結果を重ね合わせて合成することで最終的な
推論結果としての新たなメンバーシップ関数を作成する
（図６参照）。
【０００７】更に、この最終的な推論結果である新たな
メンバーシップ関数からエッセンスを取り出すために、
デファジフィケーションという過程を経る。デファジフ
ィケーションにおいて最もよく使われる方法は重心法で
ある。このほかに、メンバーシップ関数の最大値を与え
る横軸の中間点をとる方法や、メンバーシップ関数の面
積を半分にする点をとる方法などがある。このデファジ
ィフィケーションにより、結果としての確定的な値を出
力する。
メンバーシップ関数からエッセンスを取り出すために、
デファジフィケーションという過程を経る。デファジフ
ィケーションにおいて最もよく使われる方法は重心法で
ある。このほかに、メンバーシップ関数の最大値を与え
る横軸の中間点をとる方法や、メンバーシップ関数の面
積を半分にする点をとる方法などがある。このデファジ
ィフィケーションにより、結果としての確定的な値を出
力する。
【０００８】また、ファジィー論理が「あいまいさ」を
取り扱う理論でありながら、その研究の多くがデジタル
計算機を用いたソフトウエアシステムへの応用に向けら
れているのが現状である。そして、ファジィー論理は、
「０」から「１」までの区間の連続的な値を扱う理論で
あり２値論理を前提とするデジタル計算機になじまない
という面をもっている。
取り扱う理論でありながら、その研究の多くがデジタル
計算機を用いたソフトウエアシステムへの応用に向けら
れているのが現状である。そして、ファジィー論理は、
「０」から「１」までの区間の連続的な値を扱う理論で
あり２値論理を前提とするデジタル計算機になじまない
という面をもっている。
【０００９】
【発明が解決しようとする課題】上述した従来のファジ
ィー論理を用いたデジタル計算機は、「０」と「１」と
からなる２値論理に基づく演算を行うものであり、その
演算処理はきわめて正確であるが、アナログ値の入力に
は、アナログ／デジタル（Ａ／Ｄ）変換回路を付加する
必要があり、最終結果が得られるまでに長い時間を要す
るという問題点があった。
ィー論理を用いたデジタル計算機は、「０」と「１」と
からなる２値論理に基づく演算を行うものであり、その
演算処理はきわめて正確であるが、アナログ値の入力に
は、アナログ／デジタル（Ａ／Ｄ）変換回路を付加する
必要があり、最終結果が得られるまでに長い時間を要す
るという問題点があった。
【００１０】また、ファジィー論理の応用のためのプロ
グラムは極めて複雑にならざるを得ず、その処理のため
には大型デジタル計算機が必要となり経済的でないとい
う問題点があった。
グラムは極めて複雑にならざるを得ず、その処理のため
には大型デジタル計算機が必要となり経済的でないとい
う問題点があった。
【００１１】本発明は、上記従来のファジィー論理の応
用に関する問題点に鑑み、効率よくあいまいさを取り扱
うことができるファジィー論理集積回路を提供する。
用に関する問題点に鑑み、効率よくあいまいさを取り扱
うことができるファジィー論理集積回路を提供する。
【００１２】
【課題を解決するための手段】本発明は、複数の第１変
数を入力する複数の第１電界トランジスタを有しており
複数の第１電界トランジスタの各ゲート端子が複数の第
１電界トランジスタのうちの一つの電界トランジスタの
ドレイン端子に接続されたカレントミラー回路と、特定
の信号を入力する複数の第２電界トランジスタと、複数
の第２電界トランジスタに共通のソ−ス端子及び電源ま
たは接地間に接続された第１抵抗と、電源または接地に
接続された第２抵抗と、第２抵抗にソース端子が接続さ
れておりゲート端子及びドレイン端子にファジィー推論
の過程で必要となる第２変数を出力する第３電界トラン
ジスタとを備えているファジィー論理集積回路によって
達成される。
数を入力する複数の第１電界トランジスタを有しており
複数の第１電界トランジスタの各ゲート端子が複数の第
１電界トランジスタのうちの一つの電界トランジスタの
ドレイン端子に接続されたカレントミラー回路と、特定
の信号を入力する複数の第２電界トランジスタと、複数
の第２電界トランジスタに共通のソ−ス端子及び電源ま
たは接地間に接続された第１抵抗と、電源または接地に
接続された第２抵抗と、第２抵抗にソース端子が接続さ
れておりゲート端子及びドレイン端子にファジィー推論
の過程で必要となる第２変数を出力する第３電界トラン
ジスタとを備えているファジィー論理集積回路によって
達成される。
【００１３】
【作用】本発明のファジィー論理集積回路では、カレン
トミラー回路は複数の第１変数を入力する複数の第１電
界トランジスタを有しており複数の第１電界トランジス
タの各ゲート端子が複数の第１電界トランジスタのうち
の一つの電界トランジスタのドレイン端子に接続され、
複数の第２電界トランジスタは特定の信号を入力し、第
１抵抗は複数の第２電界トランジスタに共通のソ−ス端
子及び電源または接地間に接続され、第２抵抗は電源ま
たは接地に接続され、第３電界トランジスタは第２抵抗
にソース端子が接続されておりゲート端子及びドレイン
端子にファジィー推論の過程で必要となる第２変数を出
力する。
トミラー回路は複数の第１変数を入力する複数の第１電
界トランジスタを有しており複数の第１電界トランジス
タの各ゲート端子が複数の第１電界トランジスタのうち
の一つの電界トランジスタのドレイン端子に接続され、
複数の第２電界トランジスタは特定の信号を入力し、第
１抵抗は複数の第２電界トランジスタに共通のソ−ス端
子及び電源または接地間に接続され、第２抵抗は電源ま
たは接地に接続され、第３電界トランジスタは第２抵抗
にソース端子が接続されておりゲート端子及びドレイン
端子にファジィー推論の過程で必要となる第２変数を出
力する。
【００１４】
【実施例】以下、図面を参照して本発明のファジィー論
理集積回路の実施例を説明する。
理集積回路の実施例を説明する。
【００１５】図１は、本発明のファジィー論理集積回路
の一実施例である対応最小値回路（Ｃ−ＭＩＮ回路）の
構成を示すブロック図である。
の一実施例である対応最小値回路（Ｃ−ＭＩＮ回路）の
構成を示すブロック図である。
【００１６】図１のＣ−ＭＩＮ回路は、複数の第１電界
トランジスタであるＮチャネル金属酸化半導体電界トラ
ンジスタ（Nch-MOSFET）ＱＮ１，ＱＮ２により構成され
ておりNch-MOSFETＱＮ１，ＱＮ２のゲート端子がNch-MO
SFETＱＮ１のドレイン端子と接続されているカレントミ
ラー回路と、特定の信号であるメンバーシップ関数の事
象ごとのグレードを入力信号とする複数の第２電界トラ
ンジスタであるＰチャネル金属酸化半導体電界トランジ
スタ（Pch-MOSFET）ＱＰ１、ＱＰ２と、Pch-MOSFETＱＰ
１、ＱＰ２の共通のソース端子（COMMONと呼ぶ）と電源
の間に接続された第１抵抗である抵抗Ｒ１と、第３電界
トランジスタであるPch-MOSFETＱＰ３と電源の間に接続
された第２抵抗である抵抗Ｒ２と、ソースが抵抗Ｒ２と
接続されておりゲートとドレインがこの回路の出力（推
論結果となる）に接続されているPch-MOSFETＱＰ３とを
備えている。
トランジスタであるＮチャネル金属酸化半導体電界トラ
ンジスタ（Nch-MOSFET）ＱＮ１，ＱＮ２により構成され
ておりNch-MOSFETＱＮ１，ＱＮ２のゲート端子がNch-MO
SFETＱＮ１のドレイン端子と接続されているカレントミ
ラー回路と、特定の信号であるメンバーシップ関数の事
象ごとのグレードを入力信号とする複数の第２電界トラ
ンジスタであるＰチャネル金属酸化半導体電界トランジ
スタ（Pch-MOSFET）ＱＰ１、ＱＰ２と、Pch-MOSFETＱＰ
１、ＱＰ２の共通のソース端子（COMMONと呼ぶ）と電源
の間に接続された第１抵抗である抵抗Ｒ１と、第３電界
トランジスタであるPch-MOSFETＱＰ３と電源の間に接続
された第２抵抗である抵抗Ｒ２と、ソースが抵抗Ｒ２と
接続されておりゲートとドレインがこの回路の出力（推
論結果となる）に接続されているPch-MOSFETＱＰ３とを
備えている。
【００１７】ここで、抵抗Ｒ１，Ｒ２は同じ抵抗値を有
し、Nch-MOSFETＱＮ１，ＱＮ２も等しい電流駆動能力を
有しており、また、Pch-MOSFETＱＰ１，ＱＰ２及びＱＰ
３もそれぞれ等しい電流駆動能力を有している。
し、Nch-MOSFETＱＮ１，ＱＮ２も等しい電流駆動能力を
有しており、また、Pch-MOSFETＱＰ１，ＱＰ２及びＱＰ
３もそれぞれ等しい電流駆動能力を有している。
【００１８】これらのPch-MOSFETの入力信号となるメン
バーシップ関数の事象ごとのグレードは、それぞれ
「０」から「１」までの区間の連続的な値である。ここ
で、複数のPch-MOSFETのうち、事象ごとに複数のメンバ
ーシップ関数のグレードの中で最も値の低いものをゲー
ト入力信号とするPch-MOSFETのみがオン（ＯＮ）状態に
なり、それ以外のPch-MOSFETはオフ（ＯＦＦ）状態にな
る。
バーシップ関数の事象ごとのグレードは、それぞれ
「０」から「１」までの区間の連続的な値である。ここ
で、複数のPch-MOSFETのうち、事象ごとに複数のメンバ
ーシップ関数のグレードの中で最も値の低いものをゲー
ト入力信号とするPch-MOSFETのみがオン（ＯＮ）状態に
なり、それ以外のPch-MOSFETはオフ（ＯＦＦ）状態にな
る。
【００１９】例えば、ある事象においてメンバーシップ
関数１のグレートが最も低かった場合にはPch-MOSFETＱ
Ｐ１のみがＯＮ状態になり、Pch-MOSFETＱＰ２はＯＦＦ
状態になる。そして、次の事象においてメンバーシップ
関数２のグレードが最も低かった場合にはPch-MOSFETＱ
Ｐ２のみがＯＮ状態になり、Pch-MOSFETＱＰ１はＯＦＦ
状態になる。
関数１のグレートが最も低かった場合にはPch-MOSFETＱ
Ｐ１のみがＯＮ状態になり、Pch-MOSFETＱＰ２はＯＦＦ
状態になる。そして、次の事象においてメンバーシップ
関数２のグレードが最も低かった場合にはPch-MOSFETＱ
Ｐ２のみがＯＮ状態になり、Pch-MOSFETＱＰ１はＯＦＦ
状態になる。
【００２０】結果として、個々の事象において唯一ＯＮ
状態になったPch-MOSFETと抵抗Ｒ１及びNch-MOSFET Ｑ
Ｎ１による電流パスが形成され、Pch-MOSFETのオン抵抗
値と抵抗Ｒ１の値とNch-MOSFETＱＮ１のオン抵抗値で決
まる中間電圧がCOMMONに生じ、それがカレントミラー回
路を形成するNch-MOSFETＱＮ１，ＱＮ２のゲート電圧と
なる。
状態になったPch-MOSFETと抵抗Ｒ１及びNch-MOSFET Ｑ
Ｎ１による電流パスが形成され、Pch-MOSFETのオン抵抗
値と抵抗Ｒ１の値とNch-MOSFETＱＮ１のオン抵抗値で決
まる中間電圧がCOMMONに生じ、それがカレントミラー回
路を形成するNch-MOSFETＱＮ１，ＱＮ２のゲート電圧と
なる。
【００２１】更に、抵抗Ｒ２とPch-MOSFETＱＰ３及びNc
h-MOSFETＱＮ２による電流パスが形成され、抵抗Ｒ２の
値が抵抗Ｒ１の値と、Nch-MOSFETＱＮ２のゲート電圧が
Nch-MOSFETＱＮ１のゲート電圧とそれぞれ等しいことに
より、Pch-MOSFETＱＰ３のドレインとゲートの共通ノー
ドである出力（推論結果となる）にCOMMONの中間電圧と
等しい電圧が発生する。この作用により、個々の事象に
おけるメンバーシップ関数のそれぞれのグレードの中で
最も低い値がそのまま推論結果（ソフトマッチングの結
果）として出力される。
h-MOSFETＱＮ２による電流パスが形成され、抵抗Ｒ２の
値が抵抗Ｒ１の値と、Nch-MOSFETＱＮ２のゲート電圧が
Nch-MOSFETＱＮ１のゲート電圧とそれぞれ等しいことに
より、Pch-MOSFETＱＰ３のドレインとゲートの共通ノー
ドである出力（推論結果となる）にCOMMONの中間電圧と
等しい電圧が発生する。この作用により、個々の事象に
おけるメンバーシップ関数のそれぞれのグレードの中で
最も低い値がそのまま推論結果（ソフトマッチングの結
果）として出力される。
【００２２】アンサンブル最大値回路（Ｅ−ＭＡＸ回
路）は、図２に示すように、複数の第１電界トランジス
タであるPch-MOSFETＱＰ１，ＱＰ２により構成されてお
りPch-MOSFETＱＰ１，ＱＰ２のゲート端子がPch-MOSFET
ＱＰ１のドレイン端子と接続されているカレントミラー
回路と、特定の信号である推論結果の事象ごとのグレー
ドを入力信号とする複数の第２電界トランジスタである
Nch-MOSFETＱＮ１，ＱＮ２，ＱＮ３と、Nch-MOSFETＱＮ
１，ＱＮ，ＱＮ３の共通のソース端子（COMMONと呼ぶ）
と接地（ＧＮＤ）の間に接続された第１抵抗である抵抗
Ｒ１と、第３電界トランジスタであるNch-MOSFETＱＮ４
とＧＮＤの間に接続された第２抵抗である抵抗Ｒ２と、
ソース端子が抵抗Ｒ２と接続されておりゲート端子及び
ドレイン端子がこの回路の出力（最終的な推論結果）に
接続されているNch-MOSFETＱＮ４とを備えている。
路）は、図２に示すように、複数の第１電界トランジス
タであるPch-MOSFETＱＰ１，ＱＰ２により構成されてお
りPch-MOSFETＱＰ１，ＱＰ２のゲート端子がPch-MOSFET
ＱＰ１のドレイン端子と接続されているカレントミラー
回路と、特定の信号である推論結果の事象ごとのグレー
ドを入力信号とする複数の第２電界トランジスタである
Nch-MOSFETＱＮ１，ＱＮ２，ＱＮ３と、Nch-MOSFETＱＮ
１，ＱＮ，ＱＮ３の共通のソース端子（COMMONと呼ぶ）
と接地（ＧＮＤ）の間に接続された第１抵抗である抵抗
Ｒ１と、第３電界トランジスタであるNch-MOSFETＱＮ４
とＧＮＤの間に接続された第２抵抗である抵抗Ｒ２と、
ソース端子が抵抗Ｒ２と接続されておりゲート端子及び
ドレイン端子がこの回路の出力（最終的な推論結果）に
接続されているNch-MOSFETＱＮ４とを備えている。
【００２３】ここで、抵抗Ｒ１，Ｒ２は同じ抵抗値を有
し、Pch-MOSFETＱＰ１，ＱＰ２は等しい電流駆動能力を
有しており、また、Nch-MOSFETＱＮ１，ＱＮ２，ＱＮ３
及びＱＮ４もそれぞれ等しい電流駆動能力を有してい
る。
し、Pch-MOSFETＱＰ１，ＱＰ２は等しい電流駆動能力を
有しており、また、Nch-MOSFETＱＮ１，ＱＮ２，ＱＮ３
及びＱＮ４もそれぞれ等しい電流駆動能力を有してい
る。
【００２４】Nch-MOSFETＱＮ１，ＱＮ２，ＱＮ３の入力
信号となる１つの推論結果の事象ごとのグレードは、
「０」からと「１」までの区間の連続的な値である。こ
こで、事象ごとに複数の推論結果のグレードの中で最も
値の高いものをゲート入力信号とするNch-MOSFETのみが
ＯＮ状態になり、それ以外のNch-MOSFETはＯＦＦ状態に
なる。
信号となる１つの推論結果の事象ごとのグレードは、
「０」からと「１」までの区間の連続的な値である。こ
こで、事象ごとに複数の推論結果のグレードの中で最も
値の高いものをゲート入力信号とするNch-MOSFETのみが
ＯＮ状態になり、それ以外のNch-MOSFETはＯＦＦ状態に
なる。
【００２５】例えば、ある事象において推論結果１のグ
レードが最も高かった場合にはNch-MOSFETＱＮ１のみが
ＯＮ状態になり、Nch-MOSFETＱＮ２，ＱＮ３はＯＦＦ状
態になる。そして、次の事象において推論結果２のグレ
ードが最も高かった場合にはNch-MOSFETＱＮ２のみがＯ
Ｎ状態になり、Nch-MOSFETＱＮ１，ＱＮ３はＯＦＦ状態
になる。
レードが最も高かった場合にはNch-MOSFETＱＮ１のみが
ＯＮ状態になり、Nch-MOSFETＱＮ２，ＱＮ３はＯＦＦ状
態になる。そして、次の事象において推論結果２のグレ
ードが最も高かった場合にはNch-MOSFETＱＮ２のみがＯ
Ｎ状態になり、Nch-MOSFETＱＮ１，ＱＮ３はＯＦＦ状態
になる。
【００２６】結果として、個々の事象において唯一ＯＮ
状態になったNch-MOSFETと抵抗Ｒ１及びPch-MOSFETＱＰ
１による電流パスが形成され、Nch-MOSFETのオン抵抗値
と抵抗Ｒ１の値とPch-MOSFETＱＰ１のオン抵抗値で決ま
る中間電圧がCOMMONに生じ、それがカレントミラー回路
を形成するPch-MOSFETＱＰ１，ＱＰ２のゲート電圧とな
る。
状態になったNch-MOSFETと抵抗Ｒ１及びPch-MOSFETＱＰ
１による電流パスが形成され、Nch-MOSFETのオン抵抗値
と抵抗Ｒ１の値とPch-MOSFETＱＰ１のオン抵抗値で決ま
る中間電圧がCOMMONに生じ、それがカレントミラー回路
を形成するPch-MOSFETＱＰ１，ＱＰ２のゲート電圧とな
る。
【００２７】更に、抵抗Ｒ２とNch-MOSFETＱＰ４及びPc
h-MOSFETＱＰ２による電流パスが形成され、抵抗Ｒ２の
値が抵抗Ｒ１の値と、Pch-MOSFETＱＰ２のゲート電圧が
Pch-MOSFETＱＰ１のゲート電圧とそれぞれ等しいこしに
より、Nch-MOSFETのドレインとゲートの共通ノードであ
る出力（最終的な推論結果となる）にCOMMONの電位と等
しい電圧が発生する。
h-MOSFETＱＰ２による電流パスが形成され、抵抗Ｒ２の
値が抵抗Ｒ１の値と、Pch-MOSFETＱＰ２のゲート電圧が
Pch-MOSFETＱＰ１のゲート電圧とそれぞれ等しいこしに
より、Nch-MOSFETのドレインとゲートの共通ノードであ
る出力（最終的な推論結果となる）にCOMMONの電位と等
しい電圧が発生する。
【００２８】この作用により個々の事象におけるメンバ
ーシップ関数のそれぞれのグレードの中で最も高い値が
そのまま最終的な推論結果（ディファジィフィケーショ
ンの入力）として出力される。
ーシップ関数のそれぞれのグレードの中で最も高い値が
そのまま最終的な推論結果（ディファジィフィケーショ
ンの入力）として出力される。
【００２９】
【発明の効果】本発明のファジィー論理集積回路は、複
数の第１変数を入力する複数の第１電界トランジスタを
有しており複数の第１電界トランジスタの各ゲート端子
が複数の第１電界トランジスタのうちの一つの電界トラ
ンジスタのドレイン端子に接続されたカレントミラー回
路と、特定の信号を入力する複数の第２電界トランジス
タと、複数の第２電界トランジスタに共通のソ−ス端子
及び電源または接地間に接続された第１抵抗と、電源ま
たは接地に接続された第２抵抗と、第２抵抗にソース端
子が接続されておりゲート端子及びドレイン端子にファ
ジィー推論の過程で必要となる第２変数を出力する第３
電界トランジスタとを備えているので、効率よくあいま
いさを取り扱うことができる。
数の第１変数を入力する複数の第１電界トランジスタを
有しており複数の第１電界トランジスタの各ゲート端子
が複数の第１電界トランジスタのうちの一つの電界トラ
ンジスタのドレイン端子に接続されたカレントミラー回
路と、特定の信号を入力する複数の第２電界トランジス
タと、複数の第２電界トランジスタに共通のソ−ス端子
及び電源または接地間に接続された第１抵抗と、電源ま
たは接地に接続された第２抵抗と、第２抵抗にソース端
子が接続されておりゲート端子及びドレイン端子にファ
ジィー推論の過程で必要となる第２変数を出力する第３
電界トランジスタとを備えているので、効率よくあいま
いさを取り扱うことができる。
【図１】本発明のファジィー論理集積回路の第１実施例
であるＣ−ＭＩＮ回路の構成を示す回路図である。
であるＣ−ＭＩＮ回路の構成を示す回路図である。
【図２】本発明のファジィー論理集積回路の第２実施例
であるＥ−ＭＡＸ回路の構成を示す回路図である。
であるＥ−ＭＡＸ回路の構成を示す回路図である。
【図３】ファジィー推論の概略説明図である。ファジィ
ー推論における各段階ごとの説明図である。
ー推論における各段階ごとの説明図である。
【図４】ファジィー推論における知識を示すメンバーシ
ップ関数と事実を示すメンバーシップ関数のＣ−ＭＩＮ
を取る段階の説明図である。
ップ関数と事実を示すメンバーシップ関数のＣ−ＭＩＮ
を取る段階の説明図である。
【図５】ファジィー推論における制御規則の後件部を示
すメンバーシップ関数に対してソフトマッチングの度合
いを適用して推論結果を得る段階の説明図である。
すメンバーシップ関数に対してソフトマッチングの度合
いを適用して推論結果を得る段階の説明図である。
【図６】ファジィー推論における複数の推論結果からＥ
−ＭＡＸをとり最終的な推論結果を得る段階の説明図で
ある。
−ＭＡＸをとり最終的な推論結果を得る段階の説明図で
ある。
ＱＮ１，ＱＮ２ Ｎチャネル金属酸化半導体電界トラン
ジスタ ＱＰ１、ＱＰ２，ＱＰ３ Ｐチャネル金属酸化半導体電
界トランジスタ Ｒ１，Ｒ２ 抵抗
ジスタ ＱＰ１、ＱＰ２，ＱＰ３ Ｐチャネル金属酸化半導体電
界トランジスタ Ｒ１，Ｒ２ 抵抗
Claims (1)
- 【請求項１】 複数の第１変数を入力する複数の第１電
界トランジスタを有しており当該複数の第１電界トラン
ジスタの各ゲート端子が該複数の第１電界トランジスタ
のうちの一つの電界トランジスタのドレイン端子に接続
されたカレントミラー回路と、特定の信号を入力する複
数の第２電界トランジスタと、前記複数の第２電界トラ
ンジスタに共通のソ−ス端子及び電源または接地間に接
続された第１抵抗と、前記電源または前記接地に接続さ
れた第２抵抗と、前記第２抵抗にソース端子が接続され
ておりゲート端子及びドレイン端子にファジィー推論の
過程で必要となる第２変数を出力する第３電界トランジ
スタとを備えていることを特徴とするファジィー論理集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4048266A JPH05250500A (ja) | 1992-03-05 | 1992-03-05 | ファジィー論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4048266A JPH05250500A (ja) | 1992-03-05 | 1992-03-05 | ファジィー論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05250500A true JPH05250500A (ja) | 1993-09-28 |
Family
ID=12798639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4048266A Pending JPH05250500A (ja) | 1992-03-05 | 1992-03-05 | ファジィー論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05250500A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0706143A1 (fr) * | 1994-10-06 | 1996-04-10 | CSEM Centre Suisse d'Electronique et de Microtechnique S.A. - Recherche et Développement | ContrÔleur à logique floue de type analogique |
-
1992
- 1992-03-05 JP JP4048266A patent/JPH05250500A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0706143A1 (fr) * | 1994-10-06 | 1996-04-10 | CSEM Centre Suisse d'Electronique et de Microtechnique S.A. - Recherche et Développement | ContrÔleur à logique floue de type analogique |
| FR2725539A1 (fr) * | 1994-10-06 | 1996-04-12 | Suisse Electronique Microtech | Controleur a logique floue de type analogique |
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