JPH05244139A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05244139A JPH05244139A JP4041169A JP4116992A JPH05244139A JP H05244139 A JPH05244139 A JP H05244139A JP 4041169 A JP4041169 A JP 4041169A JP 4116992 A JP4116992 A JP 4116992A JP H05244139 A JPH05244139 A JP H05244139A
- Authority
- JP
- Japan
- Prior art keywords
- output
- clock
- circuit
- input
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 入力データが入力されると直ちに同期したク
ロックを抽出しデータの識別再成が行える半導体装置を
得る。 【構成】 入力データが入力されるフィリップフロップ
回路２と、入力データの立ち上がりと立ち下がりの両エ
ッジでトリガを発生するトリガ回路11と、トリガ回路11
で発生したトリガに同期し伝送するクロック周波数と同
周波数の無安定マルチバイブレータ12と、無安定マルチ
バイブレータ12の出力を遅延させて第１と第２のクロッ
ク出力を出力して第１のクロック出力を上記フィリップ
フロップ回路２へ出力し、第２のクロック出力をクロッ
ク出力端子10へ出力する遅延回路８とを備える。
ロックを抽出しデータの識別再成が行える半導体装置を
得る。 【構成】 入力データが入力されるフィリップフロップ
回路２と、入力データの立ち上がりと立ち下がりの両エ
ッジでトリガを発生するトリガ回路11と、トリガ回路11
で発生したトリガに同期し伝送するクロック周波数と同
周波数の無安定マルチバイブレータ12と、無安定マルチ
バイブレータ12の出力を遅延させて第１と第２のクロッ
ク出力を出力して第１のクロック出力を上記フィリップ
フロップ回路２へ出力し、第２のクロック出力をクロッ
ク出力端子10へ出力する遅延回路８とを備える。
Description
【０００１】
【産業上の利用分野】この発明は、光通信機に適し、タ
イミング抽出／識別再成に用いる半導体装置に関するも
のである。
イミング抽出／識別再成に用いる半導体装置に関するも
のである。
【０００２】
【従来の技術】図３は、従来の一般的なタイミング抽出
／識別再成用半導体装置を示すブロック図であり、図に
おいて、１は入力データの入力端子、２は入力データを
入力するフィリップフロップ回路、３は入力データが入
力されるローパスフィルタ、４はローパスフィルタ３の
出力が入力され正相、逆相の信号を出力するアンプ、５
はアンプ４から出力される正相、逆相信号を入力とする
ミキサ回路、６はミキサ回路５の出力を入力とするバン
ドパスフィルタ、７はバンドパスフィルタ６の正弦波状
の出力を矩形波にするリミッタ回路、８はリミッタ回路
７の出力を遅延させ、フィリップフロップ回路２の他方
に入力すると共にクロックを出力する遅延回路、９はデ
ータ出力端子、10はクロック出力端子である。なお、図
４は図３の動作時の出力を示す波形図である。
／識別再成用半導体装置を示すブロック図であり、図に
おいて、１は入力データの入力端子、２は入力データを
入力するフィリップフロップ回路、３は入力データが入
力されるローパスフィルタ、４はローパスフィルタ３の
出力が入力され正相、逆相の信号を出力するアンプ、５
はアンプ４から出力される正相、逆相信号を入力とする
ミキサ回路、６はミキサ回路５の出力を入力とするバン
ドパスフィルタ、７はバンドパスフィルタ６の正弦波状
の出力を矩形波にするリミッタ回路、８はリミッタ回路
７の出力を遅延させ、フィリップフロップ回路２の他方
に入力すると共にクロックを出力する遅延回路、９はデ
ータ出力端子、10はクロック出力端子である。なお、図
４は図３の動作時の出力を示す波形図である。
【０００３】次に動作について説明する。データ入力端
子１に入力された図４に示す波形の入力データは、フィ
リップフロップ回路２と、ローパスフィルタ３とに入力
され、ローパスフィルタ３で高周波カットされた波形の
図４のＬＰＦ出力を出力する。このＬＰＦ出力がアンプ
４に入力されると、アンプ４は正相、逆相の図４のＡｍ
ｐ出力をミキサ回路５へ出力する。Ａｍｐ出力が入力さ
れたミキサ回路５は、Ａｍｐ出力の正相、逆相の差が小
さいと“Ｈ”になり、正相、逆相の差が大きいと“Ｌ”
になり、図４のミキサ出力が出力される。このミキサ出
力をバンドパスフィルタ６を通して、クロックの周波数
成分が除去されて図４のＢＰＦ出力となる。この正弦波
状のＢＰＦ出力をリミッタ回路７により矩形波状に波形
整形し、図４のリミッタ出力とされて遅延回路８に入力
される。遅延回路８ではリミッタ出力を遅延させ、図４
のクロック出力としてフィリップフロップ回路２に入力
する。フィリップフロップ回路２は入力データとクロッ
ク出力から、入力データの識別再生を行い、データ出力
端子９から図４のデータ出力を出力する。また、クロッ
ク出力端子10から遅延回路８で遅延されたクロック出力
が出力される。
子１に入力された図４に示す波形の入力データは、フィ
リップフロップ回路２と、ローパスフィルタ３とに入力
され、ローパスフィルタ３で高周波カットされた波形の
図４のＬＰＦ出力を出力する。このＬＰＦ出力がアンプ
４に入力されると、アンプ４は正相、逆相の図４のＡｍ
ｐ出力をミキサ回路５へ出力する。Ａｍｐ出力が入力さ
れたミキサ回路５は、Ａｍｐ出力の正相、逆相の差が小
さいと“Ｈ”になり、正相、逆相の差が大きいと“Ｌ”
になり、図４のミキサ出力が出力される。このミキサ出
力をバンドパスフィルタ６を通して、クロックの周波数
成分が除去されて図４のＢＰＦ出力となる。この正弦波
状のＢＰＦ出力をリミッタ回路７により矩形波状に波形
整形し、図４のリミッタ出力とされて遅延回路８に入力
される。遅延回路８ではリミッタ出力を遅延させ、図４
のクロック出力としてフィリップフロップ回路２に入力
する。フィリップフロップ回路２は入力データとクロッ
ク出力から、入力データの識別再生を行い、データ出力
端子９から図４のデータ出力を出力する。また、クロッ
ク出力端子10から遅延回路８で遅延されたクロック出力
が出力される。
【０００４】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、入力データが入力され
てからクロック出力が出力されるまでに時間がかかると
いう問題点があった。
上のように構成されているので、入力データが入力され
てからクロック出力が出力されるまでに時間がかかると
いう問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、短時間でクロックを抽出し、デ
ータの識別再成を行うタイミング抽出／識別再成用半導
体装置を得ることを目的とする。
ためになされたもので、短時間でクロックを抽出し、デ
ータの識別再成を行うタイミング抽出／識別再成用半導
体装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係わる半導体
装置は、入力データが入力されるフィリップフロップ回
路と、上記入力データの立ち上がりと立ち下がりの両エ
ッジでトリガを発生するトリガ回路と、上記トリガ回路
で発生したトリガに同期し伝送するクロック周波数と同
周波数の無安定マルチバイブレータと、上記無安定マル
チバイブレータの出力を遅延させて第１と第２のクロッ
ク出力を出力して上記第１のクロック出力を上記フィリ
ップフロップ回路へ出力し、第２のクロック出力をクロ
ック出力端子へ出力する遅延回路とを備えたものであ
る。
装置は、入力データが入力されるフィリップフロップ回
路と、上記入力データの立ち上がりと立ち下がりの両エ
ッジでトリガを発生するトリガ回路と、上記トリガ回路
で発生したトリガに同期し伝送するクロック周波数と同
周波数の無安定マルチバイブレータと、上記無安定マル
チバイブレータの出力を遅延させて第１と第２のクロッ
ク出力を出力して上記第１のクロック出力を上記フィリ
ップフロップ回路へ出力し、第２のクロック出力をクロ
ック出力端子へ出力する遅延回路とを備えたものであ
る。
【０００７】
【作用】この発明における半導体装置は、入力データと
同期した無安定マルチバイブレータによって短時間でク
ロックを抽出し、データの識別再成も行われる。
同期した無安定マルチバイブレータによって短時間でク
ロックを抽出し、データの識別再成も行われる。
【０００８】
【実施例】実施例１．以下、この発明の実施例１を図に
ついて説明する。図１はこの発明の実施例１による半導
体装置を示すブロック図であり、図において、１は入力
データ端子、２は入力データ端子１と接続されたフィリ
ップフロップ回路、８はフィリップフロップ回路と接続
された遅延回路、９はフィリップフロップ回路２と接続
された出力データ端子、10は遅延回路８と接続されたク
ロック出力端子、11は入力データ端子と接続され入力デ
ータの立ち上がり、立ち下がりの両エッジでトリガを発
生させるトリガ回路、12はトリガ回路11と接続され伝送
するクロック周波数と同周波数で動作する無安定マルチ
バイブレータである。無安定マルチバイブレータ12は遅
延回路８と接続されている。なお、図２は図１の動作時
の出力を示す波形図である。
ついて説明する。図１はこの発明の実施例１による半導
体装置を示すブロック図であり、図において、１は入力
データ端子、２は入力データ端子１と接続されたフィリ
ップフロップ回路、８はフィリップフロップ回路と接続
された遅延回路、９はフィリップフロップ回路２と接続
された出力データ端子、10は遅延回路８と接続されたク
ロック出力端子、11は入力データ端子と接続され入力デ
ータの立ち上がり、立ち下がりの両エッジでトリガを発
生させるトリガ回路、12はトリガ回路11と接続され伝送
するクロック周波数と同周波数で動作する無安定マルチ
バイブレータである。無安定マルチバイブレータ12は遅
延回路８と接続されている。なお、図２は図１の動作時
の出力を示す波形図である。
【０００９】次に動作について説明する。図１におい
て、データ入力端子１から図２に示す入力データは、フ
ィリップフロップ回路２と、トリガ回路11とに入力され
る。トリガ回路11では入力データの立ち上がり、立ち下
がりに図２のトリガを発生させ、無安定マルチバイブレ
ータ12へ出力する。無安定マルチバイブレータ12は、伝
送するクロック周波数と同周波数で動作させておき、ト
リガ回路11から送られたトリガに同期させ図２のマルチ
出力を出力する。このマルチ出力は遅延回路８に入力さ
れて遅延され、第１と第２のクロック出力が出力され
る。この第１と第２のクロック出力は、図２のクロック
出力となり、第１のクロック出力はフィリップフロップ
回路２へ入力される。フィリップフロップ回路２は、入
力データとクロック出力から入力データの識別再成を行
い、データ出力端子９から図２のデータ出力を出力す
る。また、遅延回路８から出力される第２のクロック出
力は、クロック出力端子10へ出力される。
て、データ入力端子１から図２に示す入力データは、フ
ィリップフロップ回路２と、トリガ回路11とに入力され
る。トリガ回路11では入力データの立ち上がり、立ち下
がりに図２のトリガを発生させ、無安定マルチバイブレ
ータ12へ出力する。無安定マルチバイブレータ12は、伝
送するクロック周波数と同周波数で動作させておき、ト
リガ回路11から送られたトリガに同期させ図２のマルチ
出力を出力する。このマルチ出力は遅延回路８に入力さ
れて遅延され、第１と第２のクロック出力が出力され
る。この第１と第２のクロック出力は、図２のクロック
出力となり、第１のクロック出力はフィリップフロップ
回路２へ入力される。フィリップフロップ回路２は、入
力データとクロック出力から入力データの識別再成を行
い、データ出力端子９から図２のデータ出力を出力す
る。また、遅延回路８から出力される第２のクロック出
力は、クロック出力端子10へ出力される。
【００１０】
【発明の効果】以上のようにこの発明によれば、入力デ
ータが入力されるフィリップフロップ回路と、入力デー
タの立ち上がりと立ち下がりの両エッジでトリガを発生
するトリガ回路と、トリガ回路で発生したトリガに同期
し伝送するクロック周波数と同周波数の無安定マルチバ
イブレータと、無安定マルチバイブレータの出力を遅延
させて第１と第２のクロック出力を出力して第１のクロ
ック出力を記フィリップフロップ回路へ出力し、第２の
クロック出力をクロック出力端子へ出力する遅延回路と
を備えた構成としたので、入力データが入力されると直
ちに同期したクロック抽出ができ、データの識別再成が
行えるという効果がある。
ータが入力されるフィリップフロップ回路と、入力デー
タの立ち上がりと立ち下がりの両エッジでトリガを発生
するトリガ回路と、トリガ回路で発生したトリガに同期
し伝送するクロック周波数と同周波数の無安定マルチバ
イブレータと、無安定マルチバイブレータの出力を遅延
させて第１と第２のクロック出力を出力して第１のクロ
ック出力を記フィリップフロップ回路へ出力し、第２の
クロック出力をクロック出力端子へ出力する遅延回路と
を備えた構成としたので、入力データが入力されると直
ちに同期したクロック抽出ができ、データの識別再成が
行えるという効果がある。
【図１】この発明の実施例１による半導体装置を示すブ
ロック図である。
ロック図である。
【図２】この発明の実施例１による半導体装置の動作を
示す波形図である。
示す波形図である。
【図３】従来の半導体装置を示すブロック図である。
【図４】従来の半導体装置の動作を示す波形図である。
１ フィリップフロップ回路 ８ 遅延回路 11 トリガ回路 12 無安定マルチバイブレータ
Claims (1)
- 【請求項１】 入力データが入力されるフィリップフロ
ップ回路と、上記入力データの立ち上がりと立ち下がり
の両エッジでトリガを発生するトリガ回路と、上記トリ
ガ回路で発生したトリガに同期し伝送するクロック周波
数と同周波数の無安定マルチバイブレータと、上記無安
定マルチバイブレータの出力を遅延させて第１と第２の
クロック出力を出力して上記第１のクロック出力を上記
フィリップフロップ回路へ出力し、上記第２のクロック
出力をクロック出力端子へ出力する遅延回路とを備えた
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4041169A JPH05244139A (ja) | 1992-02-27 | 1992-02-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4041169A JPH05244139A (ja) | 1992-02-27 | 1992-02-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05244139A true JPH05244139A (ja) | 1993-09-21 |
Family
ID=12600926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4041169A Pending JPH05244139A (ja) | 1992-02-27 | 1992-02-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05244139A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4969059A (ja) * | 1972-11-07 | 1974-07-04 |
-
1992
- 1992-02-27 JP JP4041169A patent/JPH05244139A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4969059A (ja) * | 1972-11-07 | 1974-07-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03237832A (ja) | データ・クロックのタイミング合わせ回路 | |
| JP3467975B2 (ja) | 位相検出回路 | |
| JPH05244139A (ja) | 半導体装置 | |
| JP2545845B2 (ja) | カラ−エンコ−ド装置 | |
| JPH0730422A (ja) | サンプリングクロック生成回路 | |
| JPS6033650Y2 (ja) | 同期信号分離装置 | |
| JPH04180317A (ja) | タイミング抽出／識別再生用半導体装置 | |
| JPH06132791A (ja) | ノイズ除去回路 | |
| JPS63149934A (ja) | クロツク抽出回路 | |
| JP2545844B2 (ja) | カラ−エンコ−ド装置 | |
| JPS58209252A (ja) | 符号識別再生回路 | |
| JPS5916438A (ja) | 通信方式 | |
| JPS59212024A (ja) | 標本化回路 | |
| JPS6016132Y2 (ja) | 同期信号抽出回路 | |
| JPH01296856A (ja) | 同期信号分離装置 | |
| JPH0654423B2 (ja) | 表示制御装置 | |
| JPS62149266A (ja) | フアクシミリ用モデムの補助装置 | |
| JPH01278143A (ja) | クロックのノイズ除去回路 | |
| JPS61205023A (ja) | Ｄ／ａ変換出力のグリツチ除去回路 | |
| JPH0236630A (ja) | ビット位相同期回路 | |
| JPS5883863U (ja) | 同期信号分離回路 | |
| JPS63318870A (ja) | 画像信号同期パルス分離回路 | |
| JPH01180112A (ja) | リタイミング回路 | |
| JPH01109825A (ja) | Ｐｌｌ回路 | |
| JPH01222510A (ja) | クロック抽出回路 |