JPH05243180A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Publication number
JPH05243180A
JPH05243180A JP4419992A JP4419992A JPH05243180A JP H05243180 A JPH05243180 A JP H05243180A JP 4419992 A JP4419992 A JP 4419992A JP 4419992 A JP4419992 A JP 4419992A JP H05243180 A JPH05243180 A JP H05243180A
Authority
JP
Japan
Prior art keywords
film
surface treatment
underlayer
reactive gas
substrate
Prior art date
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Withdrawn
Application number
JP4419992A
Other languages
English (en)
Inventor
Shinya Ohira
真也 大平
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
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Abstract

(57)【要約】 【目的】 半導体装置の製造方法に係り,特に,半導体
基板上の成膜方法に関し,膜はがれのない均一な信頼性
の高い膜の形成方法を目的とする。 【構成】 半導体基板1上に膜を形成するに際し,反応
性ガスを用いて下地層9の表面処理を行い,つづいて不
活性ガスを用いて前記表面処理を施した下地層9の表面
処理を行い,その後下地層9の上に成膜するように構成
する。また,前記反応性ガスを用いる表面処理と,前記
不活性ガスを用いる表面処理と,前記成膜を減圧状態で
連続して行うように構成する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り,特に,半導体基板上の成膜方法に関する。
【0002】半導体装置の製造工程では,化学的気相成
長(CVD)法による金属膜の形成が種々の段階で生じ
る。この時,膜の剥がれがなく,膜の厚さが均一で,さ
らにデバイスとしての特性が安定していることが要求さ
れる。
【0003】
【従来の技術】そのため,従来,前処理として反応性ガ
スを用いて下地層の自然酸化膜を除去することが行わ
れ,また,下地層表面を洗浄することが行われている。
しかし,いまだ膜の剥がれや膜の不均一な成長が生じる
といった問題がある。
【0004】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み,下地層の前処理を新しい方法で行い,膜の剥がれ
の発生や不均一な成長が生じることを防止するように下
地表面を清浄化する方法を提供するものである。
【0005】
【課題を解決するための手段】図1(a) 〜(d) は実施例
を示す工程順断面図,図2は実施例の装置を説明するた
めの模式図である。
【0006】上記課題は,半導体基板1上に膜を形成す
るに際し,反応性ガスを用いて下地層9の表面処理を行
い,つづいて不活性ガスを用いて前記表面処理を施した
下地層9の表面処理を行い,その後該下地層9の上に成
膜する半導体装置の製造方法によって解決される。
【0007】また,前記反応性ガスを用いる表面処理
と,前記不活性ガスを用いる表面処理と,前記成膜を,
減圧状態で連続して行う半導体装置の製造方法によって
解決される。
【0008】
【作用】本発明では,反応性ガスを用いて下地層9の表
面処理を行い,つづいて不活性ガスを用いて下地層9の
表面処理を行い,その下地層9の上に成膜するようにし
ている。このようにすれば,まず反応性ガスを用いて下
地層9表面の自然酸化膜のような変質層や吸着物が除去
され,ついで,不活性ガスを用いて処理することにより
下地層9の表面に残る反応性ガスの成分が除去される。
【0009】それゆえ,下地層の表面は清浄化され,そ
の上に堆積する膜は下地層との密着性がよく,均一な成
長が可能となる。また,反応性ガスを用いる表面処理
と,不活性ガスを用いる表面処理と,成膜を,真空を破
らずに減圧状態で連続して行うようにすれば,下地表面
の清浄性を保つ上で効果的である。
【0010】
【実施例】図1(a) 〜(d) は実施例を示す工程順断面図
で,MOSトランジスタのソース・ドレインに接続する
ソース・ドレイン電極を形成する例であり,図2は実施
例の装置を説明するための模式図である。図中,1はS
i基板,2はフィールド酸化膜,3はゲート酸化膜,4
はゲート電極であってポリSi,5はソース・ドレイ
ン,6は絶縁膜,7はCVD酸化膜であってBPSG
膜,9は下地密着層であってTiN膜,10は金属膜であ
ってW膜,11は化学前処理室, 12は中間室, 13は物理前
処理室, 14は成膜室, 11a, 12a, 13a, 14aは基板搭載
台,15a, 15b, 15cはロードロックを表す。
【0011】以下,これらの図を参照しながら実施例に
ついて説明する。 図1(a) 参照 Si基板1に,フィールド酸化膜2を形成し,ついで,
厚さが例えば 300Åのゲート酸化膜3を介して,厚さが
例えば3000ÅのポリSiのゲート電極4を形成する。ゲ
ート電極4をマスクにしてSi基板1に不純物をイオン
注入して,ソース・ドレイン5を形成する。ついで,ゲ
ート電極4を覆う絶縁膜6を形成する。
【0012】全面に厚さが例えば5000ÅのCVD酸化膜
(BPSG膜)7を形成する。マスク(図示せず)を用
いてCVD酸化膜7のソース・ドレイン5とコンタクト
をとる領域にコンタクト孔8を形成する。
【0013】全面に厚さが例えば 500Åの窒化チタン
(TiN)膜9を堆積する。この窒化チタン(TiN)
膜9はソース・ドレイン5に接続し,下地密着層となる
ものである。
【0014】このTiN膜9の上にソース・ドレイン電
極となる金属膜を成長するのであるが,その前に前処理
を行う。 図1(b) 及び図2参照 図1(a) までの工程を終えたSi基板1を,真空排気さ
れた中間室12に配置し,その後ロードロック15a を開い
て真空排気されている化学前処理室11に搬送する。ここ
で,Si基板を三フッ化窒素(NF3 )のプラズマに曝
し,TiN膜9の表面処理を行う。Fラジカル等の活性
ガスはTiN膜9の表面層と反応し,TiN膜9表面の
自然酸化膜や表面吸着物を除去する。
【0015】この時,RFパワーが高過ぎるとSi基板
1のソース・ドレイン5にダメージを与えるから,100
W以下に抑えるようにする。 図1(c) 及び図2参照 Si基板1を再び真空排気された中間室12に戻し,つい
でロードロック15b を開いて真空排気されている物理前
処理室13に搬送する。ここで,Si基板を不活性ガスの
プラズマ例えばAr+ プラズマに曝し,TiN膜9の表
面処理を行う。Ar+ プラズマは化学前処理でTiN膜
9表面に残存するF原子等をたたき出して除去する。A
+ プラズマに替えて,Xe+ プラズマを用いてもよ
い。
【0016】この時も,RFパワーが高過ぎるとSi基
板1のソース・ドレイン5にダメージを与えるから,10
0 W以下に抑えるようにする。 図1(d) 及び図2参照 Si基板1を再び真空排気された中間室12に戻し,つい
でロードロック15c を開いて真空排気されている成膜室
14に搬送する。ここで,CVD法により厚さが例えば40
00Åのタングステン(W)膜10を全面に成長する。
【0017】その後,別の装置によりタングステン膜10
及び下地密着層のTiN膜9をパターニングしてソース
・ドレイン電極10を形成する。このソース・ドレイン電
極10に剥がれの発生はなく,抵抗は均一で安定していて
再現性がよいことが確かめられた。
【0018】上の実施例では,下地層の上に金属膜を形
成する例について説明したが,本発明は金属膜の形成に
限ることなく,絶縁膜や半導体膜の形成にも適用するこ
とができる。
【0019】また,上の実施例では,CVD法による成
膜について説明したが,本発明の方法はCVD法に限ら
ず,スパッタ法その他の成膜方法にも適用できる。
【0020】
【発明の効果】以上説明したように,本発明によれば,
半導体基板上に膜剥がれのない,均一な安定した膜質の
膜を成長することができる。
【0021】本発明は半導体装置の信頼性の向上及び歩
留り向上に寄与するものである。
【図面の簡単な説明】
【図1】(a) 〜(d) は実施例を示す工程順断面図であ
る。
【図2】実施例の装置を説明するための模式図である。
【符号の説明】
1は半導体基板であってSi基板 2はフィールド酸化膜 3は絶縁膜であってゲート酸化膜 4はゲート電極であってポリSi 5はソース・ドレイン 6は絶縁膜 7は絶縁膜でありCVD酸化膜であってBPSG膜 8はコンタクト孔 9は下地密着層であってTiN膜 10は金属膜でありW膜であってソース・ドレイン電極 11は化学前処理室 12は中間室 13は物理前処理室 14は成膜室 11a, 12a, 13a, 14aは基板搭載台 15a, 15b, 15c はロードロック

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板(1) 上に膜を形成するに際
    し,反応性ガスを用いて下地層(9) の表面処理を行い,
    つづいて不活性ガスを用いて前記表面処理を施した下地
    層(9) の表面処理を行い,その後該下地層(9) の上に成
    膜することを特徴とする半導体装置の製造方法。
  2. 【請求項2】 前記反応性ガスを用いる表面処理と,前
    記不活性ガスを用いる表面処理と,前記成膜を,減圧状
    態で連続して行うことを特徴とする請求項1記載の半導
    体装置の製造方法。
JP4419992A 1992-03-02 1992-03-02 半導体装置の製造方法 Withdrawn JPH05243180A (ja)

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JP4419992A JPH05243180A (ja) 1992-03-02 1992-03-02 半導体装置の製造方法

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JPH05243180A true JPH05243180A (ja) 1993-09-21

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JP4419992A Withdrawn JPH05243180A (ja) 1992-03-02 1992-03-02 半導体装置の製造方法

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JP (1) JPH05243180A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006237640A (ja) * 2006-05-08 2006-09-07 Tadahiro Omi 半導体製造方法
JP2011139093A (ja) * 1998-01-20 2011-07-14 Applied Materials Inc 密着性を改良するための基板のプラズマアニーリング

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JP2011139093A (ja) * 1998-01-20 2011-07-14 Applied Materials Inc 密着性を改良するための基板のプラズマアニーリング
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Effective date: 19990518