JPH05243180A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05243180A JPH05243180A JP4419992A JP4419992A JPH05243180A JP H05243180 A JPH05243180 A JP H05243180A JP 4419992 A JP4419992 A JP 4419992A JP 4419992 A JP4419992 A JP 4419992A JP H05243180 A JPH05243180 A JP H05243180A
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- JP
- Japan
- Prior art keywords
- film
- surface treatment
- underlayer
- reactive gas
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- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】
【目的】 半導体装置の製造方法に係り，特に，半導体
基板上の成膜方法に関し，膜はがれのない均一な信頼性
の高い膜の形成方法を目的とする。 【構成】 半導体基板１上に膜を形成するに際し，反応
性ガスを用いて下地層９の表面処理を行い，つづいて不
活性ガスを用いて前記表面処理を施した下地層９の表面
処理を行い，その後下地層９の上に成膜するように構成
する。また，前記反応性ガスを用いる表面処理と，前記
不活性ガスを用いる表面処理と，前記成膜を減圧状態で
連続して行うように構成する。
基板上の成膜方法に関し，膜はがれのない均一な信頼性
の高い膜の形成方法を目的とする。 【構成】 半導体基板１上に膜を形成するに際し，反応
性ガスを用いて下地層９の表面処理を行い，つづいて不
活性ガスを用いて前記表面処理を施した下地層９の表面
処理を行い，その後下地層９の上に成膜するように構成
する。また，前記反応性ガスを用いる表面処理と，前記
不活性ガスを用いる表面処理と，前記成膜を減圧状態で
連続して行うように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，特に，半導体基板上の成膜方法に関する。
係り，特に，半導体基板上の成膜方法に関する。
【０００２】半導体装置の製造工程では，化学的気相成
長（ＣＶＤ）法による金属膜の形成が種々の段階で生じ
る。この時，膜の剥がれがなく，膜の厚さが均一で，さ
らにデバイスとしての特性が安定していることが要求さ
れる。
長（ＣＶＤ）法による金属膜の形成が種々の段階で生じ
る。この時，膜の剥がれがなく，膜の厚さが均一で，さ
らにデバイスとしての特性が安定していることが要求さ
れる。
【０００３】
【従来の技術】そのため，従来，前処理として反応性ガ
スを用いて下地層の自然酸化膜を除去することが行わ
れ，また，下地層表面を洗浄することが行われている。
しかし，いまだ膜の剥がれや膜の不均一な成長が生じる
といった問題がある。
スを用いて下地層の自然酸化膜を除去することが行わ
れ，また，下地層表面を洗浄することが行われている。
しかし，いまだ膜の剥がれや膜の不均一な成長が生じる
といった問題がある。
【０００４】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み，下地層の前処理を新しい方法で行い，膜の剥がれ
の発生や不均一な成長が生じることを防止するように下
地表面を清浄化する方法を提供するものである。
鑑み，下地層の前処理を新しい方法で行い，膜の剥がれ
の発生や不均一な成長が生じることを防止するように下
地表面を清浄化する方法を提供するものである。
【０００５】
【課題を解決するための手段】図１(a) 〜(d) は実施例
を示す工程順断面図，図２は実施例の装置を説明するた
めの模式図である。
を示す工程順断面図，図２は実施例の装置を説明するた
めの模式図である。
【０００６】上記課題は，半導体基板１上に膜を形成す
るに際し，反応性ガスを用いて下地層９の表面処理を行
い，つづいて不活性ガスを用いて前記表面処理を施した
下地層９の表面処理を行い，その後該下地層９の上に成
膜する半導体装置の製造方法によって解決される。
るに際し，反応性ガスを用いて下地層９の表面処理を行
い，つづいて不活性ガスを用いて前記表面処理を施した
下地層９の表面処理を行い，その後該下地層９の上に成
膜する半導体装置の製造方法によって解決される。
【０００７】また，前記反応性ガスを用いる表面処理
と，前記不活性ガスを用いる表面処理と，前記成膜を，
減圧状態で連続して行う半導体装置の製造方法によって
解決される。
と，前記不活性ガスを用いる表面処理と，前記成膜を，
減圧状態で連続して行う半導体装置の製造方法によって
解決される。
【０００８】
【作用】本発明では，反応性ガスを用いて下地層９の表
面処理を行い，つづいて不活性ガスを用いて下地層９の
表面処理を行い，その下地層９の上に成膜するようにし
ている。このようにすれば，まず反応性ガスを用いて下
地層９表面の自然酸化膜のような変質層や吸着物が除去
され，ついで，不活性ガスを用いて処理することにより
下地層９の表面に残る反応性ガスの成分が除去される。
面処理を行い，つづいて不活性ガスを用いて下地層９の
表面処理を行い，その下地層９の上に成膜するようにし
ている。このようにすれば，まず反応性ガスを用いて下
地層９表面の自然酸化膜のような変質層や吸着物が除去
され，ついで，不活性ガスを用いて処理することにより
下地層９の表面に残る反応性ガスの成分が除去される。
【０００９】それゆえ，下地層の表面は清浄化され，そ
の上に堆積する膜は下地層との密着性がよく，均一な成
長が可能となる。また，反応性ガスを用いる表面処理
と，不活性ガスを用いる表面処理と，成膜を，真空を破
らずに減圧状態で連続して行うようにすれば，下地表面
の清浄性を保つ上で効果的である。
の上に堆積する膜は下地層との密着性がよく，均一な成
長が可能となる。また，反応性ガスを用いる表面処理
と，不活性ガスを用いる表面処理と，成膜を，真空を破
らずに減圧状態で連続して行うようにすれば，下地表面
の清浄性を保つ上で効果的である。
【００１０】
【実施例】図１(a) 〜(d) は実施例を示す工程順断面図
で，ＭＯＳトランジスタのソース・ドレインに接続する
ソース・ドレイン電極を形成する例であり，図２は実施
例の装置を説明するための模式図である。図中，１はＳ
ｉ基板，２はフィールド酸化膜，３はゲート酸化膜，４
はゲート電極であってポリＳｉ，５はソース・ドレイ
ン，６は絶縁膜，７はＣＶＤ酸化膜であってＢＰＳＧ
膜，９は下地密着層であってＴｉＮ膜，10は金属膜であ
ってＷ膜，11は化学前処理室, 12は中間室, 13は物理前
処理室, 14は成膜室, 11a, 12a, 13a, 14aは基板搭載
台，15a, 15b, 15cはロードロックを表す。
で，ＭＯＳトランジスタのソース・ドレインに接続する
ソース・ドレイン電極を形成する例であり，図２は実施
例の装置を説明するための模式図である。図中，１はＳ
ｉ基板，２はフィールド酸化膜，３はゲート酸化膜，４
はゲート電極であってポリＳｉ，５はソース・ドレイ
ン，６は絶縁膜，７はＣＶＤ酸化膜であってＢＰＳＧ
膜，９は下地密着層であってＴｉＮ膜，10は金属膜であ
ってＷ膜，11は化学前処理室, 12は中間室, 13は物理前
処理室, 14は成膜室, 11a, 12a, 13a, 14aは基板搭載
台，15a, 15b, 15cはロードロックを表す。
【００１１】以下，これらの図を参照しながら実施例に
ついて説明する。 図１(a) 参照 Ｓｉ基板１に，フィールド酸化膜２を形成し，ついで，
厚さが例えば 300Åのゲート酸化膜３を介して，厚さが
例えば3000ÅのポリＳｉのゲート電極４を形成する。ゲ
ート電極４をマスクにしてＳｉ基板１に不純物をイオン
注入して，ソース・ドレイン５を形成する。ついで，ゲ
ート電極４を覆う絶縁膜６を形成する。
ついて説明する。 図１(a) 参照 Ｓｉ基板１に，フィールド酸化膜２を形成し，ついで，
厚さが例えば 300Åのゲート酸化膜３を介して，厚さが
例えば3000ÅのポリＳｉのゲート電極４を形成する。ゲ
ート電極４をマスクにしてＳｉ基板１に不純物をイオン
注入して，ソース・ドレイン５を形成する。ついで，ゲ
ート電極４を覆う絶縁膜６を形成する。
【００１２】全面に厚さが例えば5000ÅのＣＶＤ酸化膜
（ＢＰＳＧ膜）７を形成する。マスク（図示せず）を用
いてＣＶＤ酸化膜７のソース・ドレイン５とコンタクト
をとる領域にコンタクト孔８を形成する。
（ＢＰＳＧ膜）７を形成する。マスク（図示せず）を用
いてＣＶＤ酸化膜７のソース・ドレイン５とコンタクト
をとる領域にコンタクト孔８を形成する。
【００１３】全面に厚さが例えば 500Åの窒化チタン
（ＴｉＮ）膜９を堆積する。この窒化チタン（ＴｉＮ）
膜９はソース・ドレイン５に接続し，下地密着層となる
ものである。
（ＴｉＮ）膜９を堆積する。この窒化チタン（ＴｉＮ）
膜９はソース・ドレイン５に接続し，下地密着層となる
ものである。
【００１４】このＴｉＮ膜９の上にソース・ドレイン電
極となる金属膜を成長するのであるが，その前に前処理
を行う。 図１(b) 及び図２参照 図１(a) までの工程を終えたＳｉ基板１を，真空排気さ
れた中間室12に配置し，その後ロードロック15a を開い
て真空排気されている化学前処理室11に搬送する。ここ
で，Ｓｉ基板を三フッ化窒素（ＮＦ3 ）のプラズマに曝
し，ＴｉＮ膜９の表面処理を行う。Ｆラジカル等の活性
ガスはＴｉＮ膜９の表面層と反応し，ＴｉＮ膜９表面の
自然酸化膜や表面吸着物を除去する。
極となる金属膜を成長するのであるが，その前に前処理
を行う。 図１(b) 及び図２参照 図１(a) までの工程を終えたＳｉ基板１を，真空排気さ
れた中間室12に配置し，その後ロードロック15a を開い
て真空排気されている化学前処理室11に搬送する。ここ
で，Ｓｉ基板を三フッ化窒素（ＮＦ3 ）のプラズマに曝
し，ＴｉＮ膜９の表面処理を行う。Ｆラジカル等の活性
ガスはＴｉＮ膜９の表面層と反応し，ＴｉＮ膜９表面の
自然酸化膜や表面吸着物を除去する。
【００１５】この時，ＲＦパワーが高過ぎるとＳｉ基板
１のソース・ドレイン５にダメージを与えるから，100
Ｗ以下に抑えるようにする。 図１(c) 及び図２参照 Ｓｉ基板１を再び真空排気された中間室12に戻し，つい
でロードロック15b を開いて真空排気されている物理前
処理室13に搬送する。ここで，Ｓｉ基板を不活性ガスの
プラズマ例えばＡｒ+ プラズマに曝し，ＴｉＮ膜９の表
面処理を行う。Ａｒ+ プラズマは化学前処理でＴｉＮ膜
９表面に残存するＦ原子等をたたき出して除去する。Ａ
ｒ+ プラズマに替えて，Ｘｅ+ プラズマを用いてもよ
い。
１のソース・ドレイン５にダメージを与えるから，100
Ｗ以下に抑えるようにする。 図１(c) 及び図２参照 Ｓｉ基板１を再び真空排気された中間室12に戻し，つい
でロードロック15b を開いて真空排気されている物理前
処理室13に搬送する。ここで，Ｓｉ基板を不活性ガスの
プラズマ例えばＡｒ+ プラズマに曝し，ＴｉＮ膜９の表
面処理を行う。Ａｒ+ プラズマは化学前処理でＴｉＮ膜
９表面に残存するＦ原子等をたたき出して除去する。Ａ
ｒ+ プラズマに替えて，Ｘｅ+ プラズマを用いてもよ
い。
【００１６】この時も，ＲＦパワーが高過ぎるとＳｉ基
板１のソース・ドレイン５にダメージを与えるから，10
0 Ｗ以下に抑えるようにする。 図１(d) 及び図２参照 Ｓｉ基板１を再び真空排気された中間室12に戻し，つい
でロードロック15c を開いて真空排気されている成膜室
14に搬送する。ここで，ＣＶＤ法により厚さが例えば40
00Åのタングステン（Ｗ）膜10を全面に成長する。
板１のソース・ドレイン５にダメージを与えるから，10
0 Ｗ以下に抑えるようにする。 図１(d) 及び図２参照 Ｓｉ基板１を再び真空排気された中間室12に戻し，つい
でロードロック15c を開いて真空排気されている成膜室
14に搬送する。ここで，ＣＶＤ法により厚さが例えば40
00Åのタングステン（Ｗ）膜10を全面に成長する。
【００１７】その後，別の装置によりタングステン膜10
及び下地密着層のＴｉＮ膜９をパターニングしてソース
・ドレイン電極10を形成する。このソース・ドレイン電
極10に剥がれの発生はなく，抵抗は均一で安定していて
再現性がよいことが確かめられた。
及び下地密着層のＴｉＮ膜９をパターニングしてソース
・ドレイン電極10を形成する。このソース・ドレイン電
極10に剥がれの発生はなく，抵抗は均一で安定していて
再現性がよいことが確かめられた。
【００１８】上の実施例では，下地層の上に金属膜を形
成する例について説明したが，本発明は金属膜の形成に
限ることなく，絶縁膜や半導体膜の形成にも適用するこ
とができる。
成する例について説明したが，本発明は金属膜の形成に
限ることなく，絶縁膜や半導体膜の形成にも適用するこ
とができる。
【００１９】また，上の実施例では，ＣＶＤ法による成
膜について説明したが，本発明の方法はＣＶＤ法に限ら
ず，スパッタ法その他の成膜方法にも適用できる。
膜について説明したが，本発明の方法はＣＶＤ法に限ら
ず，スパッタ法その他の成膜方法にも適用できる。
【００２０】
【発明の効果】以上説明したように，本発明によれば，
半導体基板上に膜剥がれのない，均一な安定した膜質の
膜を成長することができる。
半導体基板上に膜剥がれのない，均一な安定した膜質の
膜を成長することができる。
【００２１】本発明は半導体装置の信頼性の向上及び歩
留り向上に寄与するものである。
留り向上に寄与するものである。
【図１】(a) 〜(d) は実施例を示す工程順断面図であ
る。
る。
【図２】実施例の装置を説明するための模式図である。
１は半導体基板であってＳｉ基板 ２はフィールド酸化膜 ３は絶縁膜であってゲート酸化膜 ４はゲート電極であってポリＳｉ ５はソース・ドレイン ６は絶縁膜 ７は絶縁膜でありＣＶＤ酸化膜であってＢＰＳＧ膜 ８はコンタクト孔 ９は下地密着層であってＴｉＮ膜 10は金属膜でありＷ膜であってソース・ドレイン電極 11は化学前処理室 12は中間室 13は物理前処理室 14は成膜室 11a, 12a, 13a, 14aは基板搭載台 15a, 15b, 15c はロードロック
Claims (2)
- 【請求項１】 半導体基板(1) 上に膜を形成するに際
し，反応性ガスを用いて下地層(9) の表面処理を行い，
つづいて不活性ガスを用いて前記表面処理を施した下地
層(9) の表面処理を行い，その後該下地層(9) の上に成
膜することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記反応性ガスを用いる表面処理と，前
記不活性ガスを用いる表面処理と，前記成膜を，減圧状
態で連続して行うことを特徴とする請求項１記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4419992A JPH05243180A (ja) | 1992-03-02 | 1992-03-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4419992A JPH05243180A (ja) | 1992-03-02 | 1992-03-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243180A true JPH05243180A (ja) | 1993-09-21 |
Family
ID=12684905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4419992A Withdrawn JPH05243180A (ja) | 1992-03-02 | 1992-03-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243180A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006237640A (ja) * | 2006-05-08 | 2006-09-07 | Tadahiro Omi | 半導体製造方法 |
| JP2011139093A (ja) * | 1998-01-20 | 2011-07-14 | Applied Materials Inc | 密着性を改良するための基板のプラズマアニーリング |
-
1992
- 1992-03-02 JP JP4419992A patent/JPH05243180A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011139093A (ja) * | 1998-01-20 | 2011-07-14 | Applied Materials Inc | 密着性を改良するための基板のプラズマアニーリング |
| JP2006237640A (ja) * | 2006-05-08 | 2006-09-07 | Tadahiro Omi | 半導体製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |