JPH05241895A - Trace circuit - Google Patents
Trace circuitInfo
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- JPH05241895A JPH05241895A JP4078267A JP7826792A JPH05241895A JP H05241895 A JPH05241895 A JP H05241895A JP 4078267 A JP4078267 A JP 4078267A JP 7826792 A JP7826792 A JP 7826792A JP H05241895 A JPH05241895 A JP H05241895A
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- circuit
- branch
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- microinstruction
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、トレース回路に関し、
特にマイクロ命令の実行アドレスをメモリに格納するア
ドレス・トレース回路に関する。BACKGROUND OF THE INVENTION The present invention relates to a trace circuit,
In particular, it relates to an address trace circuit that stores the execution address of a microinstruction in memory.
【０００２】[0002]
【従来の技術】従来、この種のトレース回路としては、
マイクロ命令がブランチ系命令であれば実行アドレスを
アドレス・トレース・メモリに格納する方法があった。2. Description of the Related Art Conventionally, as a trace circuit of this type,
If the micro instruction is a branch instruction, there is a method of storing the execution address in the address trace memory.
【０００３】[0003]
【発明が解決しようとする課題】上述した従来のトレー
ス回路では、マイクロ命令がブランチ系命令である実行
アドレスをアドレス・トレース・メモリに格納するた
め、時間待ちをするようなＦ／Ｗルーチンではあまり意
味のない実行アドレスも格納されてしまう欠点があり、
また、プログラム全体の流れを把握するには限られた少
ないメモリ容量では把握できないという欠点があった。
本発明は、上記従来の課題を解決するためになされたも
のであり、時間待ちをするようなルーチンなどでのアド
レス・トレース・メモリの無駄を無くすことができ、ま
た、少ないメモリ容量でプログラム伝対の流れを把握す
ることができるトレース回路を提供することを目的とす
る。In the conventional trace circuit described above, since the micro instruction stores the execution address which is a branch instruction in the address trace memory, the F / W routine that waits for a time is not very useful. There is a drawback that even meaningless execution addresses are stored,
In addition, there is a drawback that the flow of the entire program cannot be grasped with a limited small memory capacity.
The present invention has been made in order to solve the above-mentioned conventional problems, and can eliminate waste of address trace memory in routines such as waiting for time, and also can transfer programs with a small memory capacity. An object of the present invention is to provide a trace circuit capable of grasping the flow of pairs.
【０００４】[0004]
【課題を解決するための手段】本発明のトレース回路
は、実行アドレスを格納するアドレス・トレース・メモ
リ回路と、マイクロ命令デコード回路からのブランチ成
功信号によりその前のブランチ状態がブランチ不成功で
あるか、または、マイクロ命令デコード回路からのブラ
ンチ不成功信号によりその前のブランチ状態がブランチ
成功であるならばアドレス・トレース・メモリ回路のメ
モリ・アドレスの＋１動作を行うアドレス・トレース・
メモリ制御回路と、マイクロ・プログラムが格納されて
いるコントロール・ストレージ回路と、マイクロ命令が
一時格納されるマイクロ命令レジスタ回路と、マイクロ
命令レジスタ回路からのマイクロ命令をデコードするマ
イクロ命令デコード回路と、実行アドレスを制御するマ
イクロ・アドレス制御回路と、マイクロ・アドレス制御
回路の実行アドレスを＋１する実行アドレス生成回路
と、マイクロ・アドレス制御回路の実行アドレスを一時
格納するアドレス・トレース・ラッチ回路とを有してい
る。In the trace circuit of the present invention, a branch success signal from an address trace memory circuit for storing an execution address and a micro instruction decode circuit causes the branch state before the branch to be unsuccessful. Or, if the branch failure signal from the microinstruction decode circuit indicates that the previous branch state is branch success, the address trace memory circuit performs the +1 operation of the memory address of the address trace memory circuit.
A memory control circuit, a control storage circuit in which a micro program is stored, a micro instruction register circuit in which micro instructions are temporarily stored, a micro instruction decode circuit that decodes micro instructions from the micro instruction register circuit, and execution It has a micro address control circuit for controlling an address, an execution address generation circuit for incrementing the execution address of the micro address control circuit by 1, and an address trace latch circuit for temporarily storing the execution address of the micro address control circuit. ing.
【０００５】[0005]
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例によるトレース回
路の構成を示すブロック図である。図１において、１は
マイクロ・アドレス制御回路２の実行アドレスを＋１す
る実行アドレス生成回路、２は実行アドレスを制御する
マイクロ・アドレス制御回路、３はマイクロ・プログラ
ムが格納されているコントロール・ストレージ回路）、
４はコントロール・ストレージ回路３からのマイクロ命
令を一時格納するマイクロ命令レジスタ回路、５はマイ
クロ命令レジスタ回路４のマイクロ命令をデコードする
マイクロ命令デコード回路、６はマイクロ命令デコード
回路５からのブランチ成功信号によりその前のブランチ
状態がブランチ不成功であるか、または、マイクロ命令
デコード回路５からのブランチ不成功信号によりその前
のブランチ状態がブランチ成功であるならば後述のアド
レス・トレース・メモリ回路８のメモリ・アドレスの＋
１動作を行うアドレス・トレース・メモリ制御回路、７
はマイクロ・アドレス制御回路の実行アドレスを一時格
納するアドレス・トレース・ラッチ回路、８はアドレス
・トレース・メモリ制御回路６からのメモリ・アドレス
にアドレス・トレース・ラッチ回路７の実行アドレスを
格納していくアドレス・トレース・メモリ回路である。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing the configuration of a trace circuit according to an embodiment of the present invention. In FIG. 1, 1 is an execution address generation circuit that increments the execution address of the micro address control circuit 2 by 1, 2 is a micro address control circuit that controls the execution address, and 3 is a control storage circuit in which a micro program is stored. ),
4 is a microinstruction register circuit for temporarily storing the microinstruction from the control storage circuit 3, 5 is a microinstruction decode circuit for decoding the microinstruction in the microinstruction register circuit 4, and 6 is a branch success signal from the microinstruction decode circuit 5. If the previous branch state is a branch unsuccessful, or if the previous branch state is a branch success due to a branch unsuccessful signal from the microinstruction decoding circuit 5, the address trace memory circuit 8 will be described later. Memory address +
Address trace memory control circuit for 1 operation, 7
Is an address trace latch circuit for temporarily storing the execution address of the micro address control circuit, and 8 is a memory address from the address trace memory control circuit 6 for storing the execution address of the address trace latch circuit 7. It is an address trace memory circuit.
【０００６】図において、実行アドレス生成回路２で示
された実行アドレスは、マイクロ・アドレス制御回路２
を介して、コントロール・ストレージ回路３に入力され
る。また、本実行アドレスは、アドレス・トレース・ラ
ッチ回路７でラッチされる。コントロール・ストレージ
回路３では入力された実行アドレスに従い実行マイクロ
命令がマイクロ命令レジスタ回路４でラッチされ、ラッ
チされて実行マイクロ命令がマイクロ命令デコード回路
５でデコードされる。In the figure, the execution address indicated by the execution address generation circuit 2 is the micro address control circuit 2.
Is input to the control storage circuit 3 via. The actual execution address is latched by the address trace latch circuit 7. In the control storage circuit 3, the execution microinstruction is latched by the microinstruction register circuit 4 according to the input execution address, and the execution microinstruction is latched and decoded by the microinstruction decoding circuit 5.
【０００７】デコードされた実行マイクロ命令がブラン
チ系の命令でないとき、アドレス・トレース・ラッチ回
路７でラッチしてある実行アドレスは、アドレス・トレ
ース・メモリ回路８に入力されるがアドレス・トレース
・メモリ制御回路６のメモリ・アドレスが変わらないた
め格納されない。When the decoded execution microinstruction is not a branch type instruction, the execution address latched by the address trace latch circuit 7 is input to the address trace memory circuit 8. It is not stored because the memory address of the control circuit 6 does not change.
【０００８】デコードされた実行マイクロ命令がブラン
チ系の命令であるとき、マイクロ命令デコード回路５は
アドレス・トレース・メモリ制御回路６に対してブラン
チが成功したか不成功なのかを指示する。アドレス・ト
レース・メモリ制御回路６では、その前のマイクロ命令
デコード回路５からのブランチ状態と本実行命令のブラ
ンチ状態を比較し一致しているならばなにもしない（以
前の状態がブランチ成功であり今回の指示もブランチ成
功であるとき、または、以前の状態がブランチ不成功で
あり今回の指示もブランチ不成功であるとき）。従っ
て、アドレス・トレース・メモリ回路８のメモリ・アド
レスが変わらないため実行アドレスの格納は行われな
い。When the decoded execution microinstruction is a branch type instruction, the microinstruction decode circuit 5 instructs the address trace memory control circuit 6 whether the branch is successful or unsuccessful. The address trace memory control circuit 6 compares the branch state from the preceding microinstruction decode circuit 5 with the branch state of the main execution instruction, and if there is a match, does nothing (the previous state is a branch success). Yes When this instruction is also a branch successful, or when the previous state was branch unsuccessful and this instruction is also a branch unsuccessful). Therefore, since the memory address of the address trace memory circuit 8 does not change, the execution address is not stored.
【０００９】もし、一致していなければ（以前の状態が
ブランチ成功で今回の指示がブランチ不成功であると
き、または、以前の状態がブランチ不成功で今回の指示
がブランチ成功であるとき）アドレス・トレース・メモ
リ回路８に対するメモリ・アドレスを＋１する。メモリ
・アドレスを＋１することによりアドレス・トレース・
ラッチ回路７で示された実行アドレスがアドレス・トレ
ース・メモリ回路８に格納される。If they do not match (when the previous state is branch successful and this instruction is branch unsuccessful, or when the previous state was branch unsuccessful and this instruction is branch successful), the address The memory address for the trace memory circuit 8 is incremented by 1. Address trace by adding +1 to the memory address
The execution address indicated by the latch circuit 7 is stored in the address trace memory circuit 8.
【００１０】例えば、図２に示すフローチャートにおい
て、今までは、［（Ａ）−（Ｄ）−（Ａ）−（Ｄ）−
（Ａ）−（Ｄ）−（Ｂ）］というデータがアドレス・ト
レース・メモリ回路８に格納されていたが、本方式で
は、［（Ａ）−（Ｂ）］のみがアドレス・トレース・メ
モリ回路８に格納される。For example, in the flow chart shown in FIG. 2, until now, [(A)-(D)-(A)-(D)-
The data (A)-(D)-(B)] was stored in the address trace memory circuit 8. However, in this method, only [(A)-(B)] is the address trace memory circuit. 8 is stored.
【００１１】上記動作により、その前のブランチ状態と
違ったブランチ状態が発生したときのみ実行アドレスを
アドレス・トレース・メモリ回路８に格納することがで
きる。By the above operation, the execution address can be stored in the address trace memory circuit 8 only when a branch state different from the previous branch state occurs.
【００１２】[0012]
【発明の効果】以上説明したように本発明は、その前の
ブランチ状態と違ったブランチが発生したときのみ実行
アドレスをアドレス・トレース・メモリ回路に格納する
ことにより、時間待ちをするようなルーチンなどでのア
ドレス・トレース・メモリの無駄を無くすことができ、
また、少ないメモリ容量でプログラム伝対の流れを把握
することができるといった効果がある。As described above, according to the present invention, the execution address is stored in the address trace memory circuit only when a branch different from the previous branch state occurs, so that the routine waits for a time. It is possible to eliminate waste of address, trace and memory in
Further, there is an effect that the flow of program transmission can be grasped with a small memory capacity.
【図１】 本発明の一実施例によるトレース回路の構成
を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a trace circuit according to an embodiment of the present invention.
【図２】 Ｆ／Ｗルーチンのフローチャートである。FIG. 2 is a flowchart of an F / W routine.
１ 実行アドレス生成回路 ２ 実行アドレス制御回路 ３ コントロール・ストレージ回路 ４ マイクロ命令レジスタ回路 ５ マイクロ命令デコード回路 ６ アドレス・トレース・メモリ制御回路 ７ アドレス・トレース・ラッチ制御回路 ８ アドレス・トレース・メモリ回路 1 Execution Address Generation Circuit 2 Execution Address Control Circuit 3 Control Storage Circuit 4 Micro Instruction Register Circuit 5 Micro Instruction Decode Circuit 6 Address Trace Memory Control Circuit 7 Address Trace Latch Control Circuit 8 Address Trace Memory Circuit
Claims (1)
ース・メモリ回路と、 マイクロ命令デコード回路からのブランチ成功信号によ
りその前のブランチ状態がブランチ不成功であるか、ま
たは、マイクロ命令デコード回路からのブランチ不成功
信号によりその前のブランチ状態がブランチ成功である
ならば前記アドレス・トレース・メモリ回路のメモリ・
アドレスの＋１動作を行うアドレス・トレース・メモリ
制御回路と、 マイクロ・プログラムが格納されているコントロール・
ストレージ回路と、 マイクロ命令が一時格納されるマイクロ命令レジスタ回
路と、 前記マイクロ命令レジスタ回路からのマイクロ命令をデ
コードするマイクロ命令デコード回路と、 実行アドレスを制御するマイクロ・アドレス制御回路
と、 前記マイクロ・アドレス制御回路の実行アドレスを＋１
する実行アドレス生成回路と、マイクロ・アドレス制御
回路の実行アドレスを一時格納するアドレス・トレース
・ラッチ回路とを有することを特徴とするトレース回
路。1. An address trace memory circuit for storing an execution address, and a branch success signal from a microinstruction decode circuit indicates that the previous branch state is branch unsuccessful or a branch from a microinstruction decode circuit. If the previous branch state is a branch success due to a failure signal, the memory of the address trace memory circuit
Address trace memory control circuit that performs +1 operation of address, and control program that stores a micro program
A storage circuit, a microinstruction register circuit for temporarily storing microinstructions, a microinstruction decoding circuit for decoding microinstructions from the microinstruction register circuit, a micro address control circuit for controlling an execution address, +1 for the execution address of the address control circuit
And an address trace latch circuit for temporarily storing the execution address of the micro address control circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4078267A JP2737524B2 (en) | 1992-02-28 | 1992-02-28 | Trace circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4078267A JP2737524B2 (en) | 1992-02-28 | 1992-02-28 | Trace circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05241895A true JPH05241895A (en) | 1993-09-21 |
| JP2737524B2 JP2737524B2 (en) | 1998-04-08 |
Family
ID=13657209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4078267A Expired - Fee Related JP2737524B2 (en) | 1992-02-28 | 1992-02-28 | Trace circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2737524B2 (en) |
-
1992
- 1992-02-28 JP JP4078267A patent/JP2737524B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2737524B2 (en) | 1998-04-08 |
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