JPH05241676A - 集積回路チップ上に形成された回路 - Google Patents

Abstract

(57)【要約】 【目的】 クロック信号毎に別個の励振器を使用し、集
積回路チップ上にクロック回路を内蔵し、且つクロック
・チップ上の内部信号トレースを整合させることによっ
てデータ処理システムのクロック・スキューの問題を解
決する。 【構成】 クロック回路はソースクロック入力信号を受
信し、そのクロックの周波数の１／２の周波数の多重の
クロック出力を発生し、且つ、ソースクロックの周波数
の１／４の周波数の多重のクロック出力を発生する。ク
ロック分散回路はバスクロック信号を受信し、バスクロ
ック信号を集積回路ダイス上の共通ポイントに伝送する
ために二重の励振器を利用する。各々のクロック出力に
は別個の出力励振器が備えられている。ダイス上の共通
ポイントから、長さが等しいトレースが各々の出力励振
器へと経路をとる。各々の出力励振器はクロック出力信
号をチップから出力ピンを経て最終的な行き先に伝送す
るために必要な信号強度を付与する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ処理システムに関
する。本発明は特にデータ処理システムの種々の素子を
同期化するために使用されるクロック回路に関する。

【０００２】

【従来の技術】データ処理システムの共通の要求基準は
システムの種々の素子がそれぞれ同調して動作すること
である。同調すなわち同期は通常はシステムの各々の素
子に共通のクロック信号を供給することによって達成さ
れる。しかし、クロック信号がシステムの種々の部品に
送られる際に、一部のクロック信号が他のクロック信号
よりも先に行き先に到達する。この現象はクロック・ス
キューとして知られている。クロック・スキューはデー
タ処理システムの速度を制限するが、その理由はクロッ
ク・スキューの量が共通クロックの周期時間から直接減
算され、その結果システム論理の周期時間の利用できる
部分が減少するからである。従って、クロック・スキュ
ーが増大する程、周期時間の利用可能な部分は少なくな
る。

【０００３】クロック・スキューには種々の原因があ
る。その一つはクロック発生器からシステムの種々の部
品への経路の長さが異なることである。或いは、クロッ
ク信号を伝送するために用いられる励振器と受信器との
製造公差及び動作温度の変化がある。クロック・スキュ
ーの原因としては更に、クロック信号を行き先に搬送す
る信号線のインピーダンスとキャパシタンスの変差があ
る。信号線のインピーダンスとキャパシタンスの変差は
多重のクロック信号線を一つのクロック励振器に接続す
るシステムでは重大な問題である。

【０００４】従来のクロック・スキューの問題に対する
通常の解決策はクロック出力を多重化した単一クロック
入力を有するクロック発生チップを使用することであっ
た。しかし、この解決策は、システムが僅かなクロック
出力しか必要としない場合にだけ妥当なものである。何
故ならば、このようなクロック発生チップは一般に最大
６つのクロック出力しか供給できないからである。更
に、クロック出力に一つ以上のクロック信号線を接続す
ると、信号線の相互間のインピーダンスとキャパシタン
スの差が、インピーダンスの不連続性による信号トレー
スでの反射によって重大なクロック・スキューの原因に
なることがある。従って、クロック・スキューを低減す
るには、各々のクロック出力は一つだけの２ポイント間
信号線を励振するために使用されなければならない。そ
の結果、光遅延とコンデンサの充電時間から成るクロッ
ク・スキューが生ずる。

【０００５】しかし、このようなクロック・チップから
得られるクロック信号の数が結果的に少ないことによ
り、多数のクロック出力を必要とするデータ処理システ
ムでは問題が生ずる。例えば、１８の別個の部品用のク
ロック信号を必要とするデータ処理システムでは、各々
が６つの出力を有する３個のクロック・チップを使用す
ることが必要であろう。更に、１８の出力を発生するた
めには上記の３個のクロック・チップを励振するための
クロック・チップが一個必要であろう。通常はクロック
・チップ毎に製造公差と、動作温度の差がある。その結
果、所定のクロック・チップのクロック出力は別のクロ
ック出力に対してずれる（スキュー）ことがある。

【０００６】クロック・スキューの問題は、データ処理
システムの設計者がより速い処理速度を追求するため、
より重大な問題になって来ている。データ処理システム
が機能する速度が高い程、許容できるクロック信号の誤
差の余地は少なくなる。クロック・スキューはシステム
論理が利用できる周期時間を制約するので、データ処理
システムの速度を制約する。

【０００７】

【発明が解決しようとする課題】本発明の課題はクロッ
ク・スキューを低減し、従来のクロック回路に関連する
問題を解決する高速のクロック回路を提供することであ
る。

【０００８】

【課題を解決するための手段】本発明はクロック・スキ
ューの原因を除去するための３つの方法を実施すること
によって、データ処理システムにおけるクロック・スキ
ューの問題を解決する高速のクロック回路を開示するも
のである。第１の方法は、このクロック回路は一つの出
力励振器に接続された多重の信号線相互間のインピーダ
ンスとキャパシタンスの差に起因するスキューを除去す
るために各クロック信号毎に別個の励振器を使用するこ
とである。第２に、出力励振器相互間の温度及び製造技
術上の差に起因するスキューを除去するために、集積回
路チップ上にクロック回路を内蔵することである。第３
に、クロック・チップの出力ピンにおけるクロック信号
間のスキューを除去するために、本発明のクロック・チ
ップ上の内部信号トレースを整合させることである。

【０００９】本発明の高速クロック回路はソースクロッ
ク入力信号を受信し、そのソースクロックの周波数の１
／２の周波数の多重のクロック出力を発生し、且つ、ソ
ースクロックの周波数の１／４の周波数の多重のクロッ
ク出力を発生する。ソースクロック信号はその周波数を
２分割して第１のバスクロックを生成する分割器回路に
入力される。第１バスクロックは、その周波数を２分割
して第２のバスクロックを生成する別の分割器回路に入
力される。双方の分割器の間の排他的ＯＲゲートによっ
て、分割器出力間のスキューが最小限にされる。第１バ
スクロックは多重の第１バスクロック出力を生成する第
１クロック分散回路に入力される。第２バスクロックは
多重の第２バスクロック出力を生成する第２クロック分
散回路に入力される。各々のクロック分散回路は同様に
動作し、唯一の相違点は発生されるクロック出力の数で
ある。

【００１０】クロック分散回路はバスクロックの一つを
受信し、バスクロックを集積回路ダイス上の共通ポイン
トに伝送するために二重の励振器を使用する。各々のク
ロック出力には別個の出力励振器がある。ダイス上の共
通のポイントから、長さが等しいトレースが各々の出力
励振器へとつながっている。各々の出力励振器はクロッ
ク出力をチップから出力ピンを経て最終的な行き先に伝
送するために必要な信号強度を付与する。クロック・チ
ップの出力ピンからクロック信号の最終的な行き先への
トレースの長さは、回路板の長さ、キャパシタンス及び
インピータンスの変動に起因するスキューを低減するた
めに整合する必要がある。

【００１１】

【実施例】データ処理システムにおいてクロック信号を
供給するための高速クロック回路を開示する。説明目的
の以下の説明では、本発明を完全に理解するために特定
の回路部品、回路経路等の種々の細部が記載される。し
かし、これらの特定の細部は本発明を実施する際にに必
ずしも必要ないことが専門家には明らかであろう。別の
例では本発明を不要に不明確にしないように公知の電気
的構造及び回路が示されている。

【００１２】本発明の高速クロック回路はデータ処理シ
ステムにおけるクロック・スキューの問題を、クロック
・スキューの原因を直接除去することによって解決す
る。第１に、クロック回路は各々のクロック出力毎に別
個の励振器を使用する。図２を簡単に参照すると、本発
明のクロック分散回路の一例が示されている。励振器２
６又は励振器２８のような別個の出力励振器が回路の各
々のクロック出力毎に備えられている。それによって複
数のクロック信号線を一つの出力励振器に接続する必要
がなくなる。その結果、従来は同じ出力励振器に接続さ
れていた信号線間のインピーダンスとキャパシタンスの
差に起因するスキューがなくなる。

【００１３】第２に、本発明の高速クロック回路は単一
の集積回路チップ上に収納されている。それによって、
全ての出力励振器が同じ温度で動作するので、温度差に
よるスキューが除去される。更に、単一のチップ上にク
ロック回路を収納することによって、全ての出力励振器
が同じチップ上に製造されるので、出力励振器相互間の
製造技術上の差に起因するクロック・スキューが除去さ
れる。

【００１４】第３に、ソースクロック励振器から集積回
路チップ上の各々の出力励振器までの信号線トレースの
長さが整合される。再度図２を簡単に参照すると、クロ
ック分散回路には出力励振器２６及び２８へと経路をと
る別個の信号トレース２３及び２５が示されている。信
号トレース２３と２５とは同じ長さであるので、各々の
クロック信号は同時に出力励振器に到達する。それによ
って、チップ上のクロック回路内のクロック・スキュー
が除去される。

【００１５】本発明の高速クロック回路はソースクロッ
ク信号を受信し、そのクロックの周波数の１／２の周波
数の多重のクロック出力を発生し、且つ、ソースクロッ
クの周波数の１／４の周波数の多重のクロック出力を発
生する。しかし、当業者には、本発明をソースクロック
の周波数の、又はソースクロックのその他の分数の周波
数のクロック出力を発生することも可能であることが明
白であろう。

【００１６】図１はソースクロック信号を受信し、１／
２及び１／４の周波数のバスクロック信号を発生するた
めに使用される回路である。励振器１２は信号線３２を
からソースクロック信号を受信し、信号線４０へ第１バ
スクロックを生成する。第１バスクロックの周波数はソ
ースクロックの周波数の１／２である。第１バスクロッ
クは第１クロック分散回路に入力される。第１バスクロ
ックは更に排他ＯＲゲート１６を経て励振器１４に入力
される。励振器１４の出力信号線４２は第２バスクロッ
クを提供する。励振器１４の相補出力信号線４３は第１
バスクロックと第２バスクロックとの間のスキューが最
小限になるようにゲート１６に入力される。第２バスク
ロックは第２クロック分散回路に入力される。第２バス
クロックの周波数はソースクロックの周波数の１／４で
ある。

【００１７】図２を参照すると、複数の第１バスクロッ
ク出力を生成するクロック分散回路の一例が図示されて
いる。第１バスクロックは信号線４０を経てクロック分
散回路に入力される。図２に示すように、信号線４０は
２個の励振器２２と２４とに接続される。励振器２２及
び２４の出力は節点６０で表される集積回路の共通ポイ
ントで互いに接続される。共通ポイントから、信号線２
３と２５はクロック信号を２６及び２８の符号を付した
２個の別個の出力励振器へと搬送する。信号線２３及び
２５は同じ長さであるので、クロック信号は同時に双方
の励振器２３、２５に到達する。出力励振器２６及び２
８はクロック信号を信号線５０及び５１を経て、集積回
路チップの出力ピンへと伝送する。すなわち図２の信号
線５０及び５１は同期化された第１バスクロック出力を
供給する。励振器２６及び２８はクロック信号をチップ
から行き先へと駆動するのに必要な信号強度を付与す
る。

【００１８】チップの出力ピンに接続された出力を有す
る励振器２６及び２８のような出力励振器を更に付加す
ることによって、付加的な第１バスクロック信号を生成
することが可能である。各々の付加的な励振器の出力は
信号線２３と２５の長さと等しい長さの信号トレースに
よって節点６０に接続されなければならない。本実施例
では、１４個の出力励振器を使用して１４の第１バスク
ロック出力が供給される。図１の回路によって発生され
た第２バスクロックを分散するために同様のクロック分
散回路が使用される。本発明のこの実施例は６個の出力
励振器を用いて６つの第２バスクロック出力を生成す
る。

【００１９】図３は送信側のクロックと、第１バスクロ
ックと、第２バスクロックとのタイミング図を示してい
る。第１バスクロックと第２バスクロックは送信側のク
ロックと同期化される。各々のクロックの前縁には最小
限のスキューしか生じない。第１バスクロックの周波数
は送信側のクロックの周波数の１／２である。第２バス
クロックの周波数は送信側のクロックの周波数の１／４
である。

【００２０】代表的なデータ処理システムでは、クロッ
ク・チップは回路板上に収納され、一方、同期化される
種々の部品はシステムの同じ回路板、又は別の回路板上
に配設されている。クロック信号をシステムの種々の部
品へと送るために使用される回路板トレースの長さと、
キャパシタンスとインピーダンスの差によって、受信ポ
イントで測定した場合にクロック信号間にスキューが生
じることがある。このようなスキューを最小限にするた
め、クロック・チップの出力ピンからクロック信号の最
終的な行き先までのトレースの長さは整合される必要が
ある。それによって、クロック・チップが載置された回
路板と、クロック・チップによってクロック信号が供給
されるシステムの別の回路板とのインピーダンスの差に
起因するスキューを除いて、信号の伝送に起因する全て
のクロック・スキューが補償される。

【００２１】本発明をこれまで図１ないし図３に示した
実施例に関連して説明してきたが、前述の説明に鑑み、
種々の代案、修正、変化形及び用途が専門家には明らか
であろう。

【００２２】

【発明の効果】以上説明したように、各クロック信号毎
に別個の励振器を使用して、一つの出力励振器に接続さ
れた多重の信号線相互間のインピーダンスとキャパシタ
ンスの差に起因するスキューを除去し、集積回路チップ
上にクロック回路を内蔵することによって、出力励振器
相互間の温度及び製造技術上の変差に起因するスキュー
を除去し、且つクロック・チップ上の内部信号トレース
を整合させることによってクロック・チップの出力ピン
におけるクロック信号間のスキューを除去することがで
きる。

【図面の簡単な説明】

【図１】送信側のクロック信号を受信し、１／２と１／
４の周波数のクロック信号を生成するために利用される
回路図である。

【図２】単一のクロック入力から多重のクロック出力を
発生するために使用されるクロック分散回路の動作を示
す回路図である。

【図３】送信側クロックと、第１バスクロックと、第２
バスクロックとのタイミング図である。

【符号の説明】

１２ 励振器 １４ 励振器 １
６ 排他的ＯＲゲート ２２ 励振器 ２３ 信号トレース ２
４ 励振器 ２５ 信号トレース ２６ 励振器 ２
８ 励振器 ３２ 信号線 ４０ 信号線 ４
２ 出力信号線 ４３ 出力信号線 ５０ 信号線 ５
１ 信号線 ６０ 節点

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力信号の１／２と１／４の周波数に同
   期化された複数の出力信号を発生するための、集積回路
   チップ上に形成された回路において、 前記入力信号を受信する受信装置と、 前記入力信号と電気的に結合され、前記入力信号の周波
   数を１／２分周した第１信号を提供するための第１周波
   数分割器と、 それぞれが入力と出力とを有する一対の第１励振器であ
   って、その第１励振器それぞれの入力は前記第１信号と
   電気的に結合され、それぞれの出力は集積回路チップ上
   の第１の共通ポイントに電気的に結合されている第１励
   振器と、 それぞれが入力と出力とを有する複数個の第２励振器で
   あって、その第２励振器それぞれの入力が電流が前記第
   １の共通ポイントから前記第２励振器のそれぞれの入力
   へと進む距離がほぼ等しくなるように前記第１の共通ポ
   イントと電気的に結合され、それぞれの出力が前記第１
   信号と同じ波形の信号を供給する第２励振器と、 前記第１信号に接続され、その第１信号の周波数を１／
   ２に分周して第２信号を出力する第２周波数分割器と、 それぞれが入力と出力とを有する一対の第３励振器であ
   って、その第３励振器それぞれの入力は前記第２信号に
   電気的に結合され、それぞれの出力は集積回路チップ上
   の第２の共通ポイントと電気的に結合された第３励振器
   と、 各々が入力と出力とを有した複数個の第４励振器であっ
   て、その第４励振器それぞれの入力は電流が前記第２の
   共通ポイントから前記第４励振器の各々の入力へと進む
   距離がほぼ等しくなるように前記第２の共通ポイントと
   電気的に結合され、それぞれの出力は前記第２信号と同
   じ波形の信号を供給する第４励振器、 とを有することを特徴とする回路。
2. 【請求項２】 入力信号と同じ波形の同期した複数の出
   力信号を発生する集積回路チップ上に製造された回路に
   おいて、 前記入力信号を受信する受信装置と、 それぞれが入力と出力とを有した一対の第１励振器であ
   って、その第１励振器それぞれの入力が前記入力信号と
   電気的に結合され、それぞれの出力が集積回路ダイス上
   の共通ポイントと電気的に結合された第１励振器と、 それぞれが入力と出力とを有した複数個の第２励振器で
   あって、その第２励振器それぞれの入力は電流が前記第
   １の共通ポイントから前記第２励振器の各々の入力へと
   進む距離がほぼ等しく前記共通ポイントと電気的に結合
   され、それによって前記第２励振器の出力が前記入力信
   号と同じ波形の信号を供給する第２励振器とを有するこ
   とを特徴とする回路。