JPH05241547A - 表示制御装置 - Google Patents
表示制御装置Info
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- JPH05241547A JPH05241547A JP4043357A JP4335792A JPH05241547A JP H05241547 A JPH05241547 A JP H05241547A JP 4043357 A JP4043357 A JP 4043357A JP 4335792 A JP4335792 A JP 4335792A JP H05241547 A JPH05241547 A JP H05241547A
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- flag
- address
- line
- line address
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- Controls And Circuits For Display Device (AREA)
- Liquid Crystal (AREA)
- Digital Computer Display Output (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【目的】 FLCDを用いた表示装置において、見かけ
上の表示速度と表示品位を上げること。 【構成】 FLCDのライン毎に対応するフラグを持ち
ライン上の表示内容に相当するVRAMの更新および未
更新を検出してフラグを書換える手段と、フラグからラ
インアドレスを発生する手段を持つ。
上の表示速度と表示品位を上げること。 【構成】 FLCDのライン毎に対応するフラグを持ち
ライン上の表示内容に相当するVRAMの更新および未
更新を検出してフラグを書換える手段と、フラグからラ
インアドレスを発生する手段を持つ。
Description
【0001】
【産業上の利用分野】本発明は、表示制御装置に関し、
詳しくは、例えば強誘電性液晶を表示更新のための動作
媒体として用い電界の印加等によって更新された表示状
態を保持可能な表示素子を具えた表示装置のための表示
制御装置に関するものである。
詳しくは、例えば強誘電性液晶を表示更新のための動作
媒体として用い電界の印加等によって更新された表示状
態を保持可能な表示素子を具えた表示装置のための表示
制御装置に関するものである。
【0002】
【従来の技術】一般に、情報処理システムなどには、情
報の視覚的表現機能を果たす情報表示手段として表示装
置が用いられており、このような表示装置としてはCR
T表示装置が広く知られている。
報の視覚的表現機能を果たす情報表示手段として表示装
置が用いられており、このような表示装置としてはCR
T表示装置が広く知られている。
【0003】CRT表示装置における表示制御では、C
RT側が有する表示データバッファとしてのビデオメモ
リに対するシステム側CPUの書き込み動作と、CRT
側が有する例えばCRTコントローラによるビデオメモ
リからの表示データの読み出し、表示の動作がそれぞれ
独立して実行される。
RT側が有する表示データバッファとしてのビデオメモ
リに対するシステム側CPUの書き込み動作と、CRT
側が有する例えばCRTコントローラによるビデオメモ
リからの表示データの読み出し、表示の動作がそれぞれ
独立して実行される。
【0004】上述したようなCRTの表示制御の場合、
表示情報を変更するなどのためのビデオメモリに対する
表示データの書き込みと、そのビデオメモリから表示デ
ータを読み出して表示する動作が独立しているため、情
報処理システム側のプログラムでは表示タイミング等を
一切考慮する必要がなく、任意のタイミングで所望の表
示データを書き込むことができるという利点を有してい
る。
表示情報を変更するなどのためのビデオメモリに対する
表示データの書き込みと、そのビデオメモリから表示デ
ータを読み出して表示する動作が独立しているため、情
報処理システム側のプログラムでは表示タイミング等を
一切考慮する必要がなく、任意のタイミングで所望の表
示データを書き込むことができるという利点を有してい
る。
【0005】ところが一方で、CRTは特に表示画面の
厚み方向の長さをある程度必要とするため全体としてそ
の容積が大きくなり、表示装置全体の小型化を図り難
い。また、これにより、このようなCRTを表示器とし
て用いた情報処理システムの使用にあたっての自由度、
すなわち設置場所、携帯性等の自由度が損なわれる。
厚み方向の長さをある程度必要とするため全体としてそ
の容積が大きくなり、表示装置全体の小型化を図り難
い。また、これにより、このようなCRTを表示器とし
て用いた情報処理システムの使用にあたっての自由度、
すなわち設置場所、携帯性等の自由度が損なわれる。
【0006】この点を補うものとして液晶表示器(以
下、LCDという)を用いることができる。すなわち、
LCDによれば、表示装置全体の小型化(特に薄型化)
を図ることができる。このようなLCDの中には、上述
した強誘電性液晶(以下、FLC:Ferroelec
tric Liquid Crystalという)の液
晶セルを用いた表示器(以下、FLCD:FLCディス
プレイという)があり、その特徴の1つは、その液晶セ
ルが電界の印加に対して表示状態の保存性を有すること
にある。すなわち、FLCDは、その液晶セルが充分に
薄いものであり、その中の細長いFLCの分子は、電界
の印加方向に応じて第1の安定状態または第2の安定状
態に配向し、電界を除いてもそれぞれの配向状態を維持
する。このようなFLC分子の双安定性により、FLC
Dは記憶性を有する。このようなFLCおよびFLCD
の詳細は、例えば特願昭62−76357号に記載され
ている。
下、LCDという)を用いることができる。すなわち、
LCDによれば、表示装置全体の小型化(特に薄型化)
を図ることができる。このようなLCDの中には、上述
した強誘電性液晶(以下、FLC:Ferroelec
tric Liquid Crystalという)の液
晶セルを用いた表示器(以下、FLCD:FLCディス
プレイという)があり、その特徴の1つは、その液晶セ
ルが電界の印加に対して表示状態の保存性を有すること
にある。すなわち、FLCDは、その液晶セルが充分に
薄いものであり、その中の細長いFLCの分子は、電界
の印加方向に応じて第1の安定状態または第2の安定状
態に配向し、電界を除いてもそれぞれの配向状態を維持
する。このようなFLC分子の双安定性により、FLC
Dは記憶性を有する。このようなFLCおよびFLCD
の詳細は、例えば特願昭62−76357号に記載され
ている。
【0007】この結果、FLCDを駆動する場合には、
CRTや他の液晶表示器と異なり、表示画面の連続的な
リフレッシュ駆動の周期に時間的な余裕ができ、また、
その連続的なリフレッシュ駆動とは別に、表示画面上の
変更に当たる部分のみの表示状態を更新する部分書換駆
動が可能となる。
CRTや他の液晶表示器と異なり、表示画面の連続的な
リフレッシュ駆動の周期に時間的な余裕ができ、また、
その連続的なリフレッシュ駆動とは別に、表示画面上の
変更に当たる部分のみの表示状態を更新する部分書換駆
動が可能となる。
【0008】
【発明が解決しようとする課題】FLCDにおいて、C
RTと同様の表示制御により情報処理システムの表示装
置として用いる場合、FLCの表示更新動作にかかる時
間が比較的遅いため、例えば、カーソル、文字入力、ス
クロール等、即座にその表示が書き換えられなければな
らないような表示情報の変化に追従できないことがあっ
た。従って、FLCDの特長の一つである部分書換駆動
を行なって見かけ上の表示速度を向上させる必要があ
る。また、情報処理システムの表示装置としてこのよう
なFLCDをCRTと互換性を有して用いることができ
れば、システムの柔軟性が増しその価値を高めることが
できる。ところが、上述のカーソル、文字入力、スクロ
ール等、部分書換駆動が必要な表示状態の変更であると
言う識別情報を付加して処理しようとすると、情報処理
システムにおけるソフトウェアに大幅な変更が生じ、プ
ログラムの互換性がとれなくなってしまう。また、部分
書換を行なう際にも、部分書換対象部分の選択方法によ
り表示品位の善し悪しが左右される。
RTと同様の表示制御により情報処理システムの表示装
置として用いる場合、FLCの表示更新動作にかかる時
間が比較的遅いため、例えば、カーソル、文字入力、ス
クロール等、即座にその表示が書き換えられなければな
らないような表示情報の変化に追従できないことがあっ
た。従って、FLCDの特長の一つである部分書換駆動
を行なって見かけ上の表示速度を向上させる必要があ
る。また、情報処理システムの表示装置としてこのよう
なFLCDをCRTと互換性を有して用いることができ
れば、システムの柔軟性が増しその価値を高めることが
できる。ところが、上述のカーソル、文字入力、スクロ
ール等、部分書換駆動が必要な表示状態の変更であると
言う識別情報を付加して処理しようとすると、情報処理
システムにおけるソフトウェアに大幅な変更が生じ、プ
ログラムの互換性がとれなくなってしまう。また、部分
書換を行なう際にも、部分書換対象部分の選択方法によ
り表示品位の善し悪しが左右される。
【0009】本発明は上述の観点に基づいてなされたも
のであり、ソフトウェアからみて異なる表示体のそれぞ
れの互換性を保証しながら適切且つ時機を得た部分書換
駆動を行なうことが可能となる表示装置を提供すること
を目的とする。
のであり、ソフトウェアからみて異なる表示体のそれぞ
れの互換性を保証しながら適切且つ時機を得た部分書換
駆動を行なうことが可能となる表示装置を提供すること
を目的とする。
【0010】
【課題を解決するための手段及び作用】本発明は、画素
の表示状態を部分的に変更可能な表示装置の表示制御装
置において、表示画面中の表示ライン数に相当する記憶
手段と、該記憶手段に、表示内容に変更があり、且つ内
容変更後未更新であるという情報を記憶させる手段を有
し、該記憶した情報に従って表示内容に変更のある部分
を更新する手段と、画面全体の表示を更新する手段とを
有し、前記内容変更後未更新である部分の数によって、
前述の更新手段を組み合わせ実行する手段、更に、前記
内容変更後未更新である部分を検索する手段とを具える
ことで実現する。
の表示状態を部分的に変更可能な表示装置の表示制御装
置において、表示画面中の表示ライン数に相当する記憶
手段と、該記憶手段に、表示内容に変更があり、且つ内
容変更後未更新であるという情報を記憶させる手段を有
し、該記憶した情報に従って表示内容に変更のある部分
を更新する手段と、画面全体の表示を更新する手段とを
有し、前記内容変更後未更新である部分の数によって、
前述の更新手段を組み合わせ実行する手段、更に、前記
内容変更後未更新である部分を検索する手段とを具える
ことで実現する。
【0011】本発明によれば、画面全体を順番に書き換
えるサイクルを実行する過程で、CPU等ホスト側から
アクセスされ且つ未更新の部分を書き換えるサイクルを
行なう手段を設け、且つこのサイクルへ移行する条件を
アクセスされ且つ未更新の部分の数によって決定するこ
とで、部分書き込みするデータかどうかの識別をCPU
等から与える必要なく、またリフレッシュレートを低下
させることなく、書き換えられたデータをただちに表示
することが可能になる。
えるサイクルを実行する過程で、CPU等ホスト側から
アクセスされ且つ未更新の部分を書き換えるサイクルを
行なう手段を設け、且つこのサイクルへ移行する条件を
アクセスされ且つ未更新の部分の数によって決定するこ
とで、部分書き込みするデータかどうかの識別をCPU
等から与える必要なく、またリフレッシュレートを低下
させることなく、書き換えられたデータをただちに表示
することが可能になる。
【0012】更に、前記内容変更後未更新である部分を
検索する手段を持つことで、部分書換を行なう順番を的
確に検索することが出来、違和感無く表示品位を高める
ことが出来る。
検索する手段を持つことで、部分書換を行なう順番を的
確に検索することが出来、違和感無く表示品位を高める
ことが出来る。
【0013】
【実施例】図1は本発明の一実施例に係る表示制御装置
を組み込んだ情報処理システム全体のブロック構成図で
ある。
を組み込んだ情報処理システム全体のブロック構成図で
ある。
【0014】図において、1は情報処理システム全体を
制御するCPU、2はアドレスバス、コントロールバ
ス、データバスからなるシステムバス、3はプログラム
を記憶したり、ワーク領域として使われるメインメモ
リ、4はCPUを介さずにメモリとI/O機器間でデー
タの転送を行うDMAコントローラ(Direct M
emory Access Controller、以
下DMACという)、5はイーサネット(XEROX社
による)等のLAN(ローカルエリアネットワーク)6
との間のLANインターフェース、7はROM、SRA
M、RS232C仕様のインターフェース等からなるI
/O機器接続用のI/O装置、8はハードディスク装
置、9はフロッピーディスク装置、10はハードディス
ク装置8やフロッピーディスク装置9のためのディスク
インターフェース、11は例えばレーザービームプリン
タ、インクジェットプリンタ等高解像度のプリンタ、1
2は画像読み取り装置としてのスキャナ、13はプリン
タ11およびスキャナ12のためのインターフェース、
14は文字、数字等のキャラクタその他の入力を行なう
ためのキーボード、15はカーソル位置を移動させる為
のポインティングデバイスであるマウス、16はキーボ
ード14やマウス15のためのインターフェース、17
は例えば本出願人により特開昭63−243993号等
において開示された表示器を用いて構成できるFLCD
(FLCディスプレイ)、18はFLCD17のための
FLCDインターフェースである。
制御するCPU、2はアドレスバス、コントロールバ
ス、データバスからなるシステムバス、3はプログラム
を記憶したり、ワーク領域として使われるメインメモ
リ、4はCPUを介さずにメモリとI/O機器間でデー
タの転送を行うDMAコントローラ(Direct M
emory Access Controller、以
下DMACという)、5はイーサネット(XEROX社
による)等のLAN(ローカルエリアネットワーク)6
との間のLANインターフェース、7はROM、SRA
M、RS232C仕様のインターフェース等からなるI
/O機器接続用のI/O装置、8はハードディスク装
置、9はフロッピーディスク装置、10はハードディス
ク装置8やフロッピーディスク装置9のためのディスク
インターフェース、11は例えばレーザービームプリン
タ、インクジェットプリンタ等高解像度のプリンタ、1
2は画像読み取り装置としてのスキャナ、13はプリン
タ11およびスキャナ12のためのインターフェース、
14は文字、数字等のキャラクタその他の入力を行なう
ためのキーボード、15はカーソル位置を移動させる為
のポインティングデバイスであるマウス、16はキーボ
ード14やマウス15のためのインターフェース、17
は例えば本出願人により特開昭63−243993号等
において開示された表示器を用いて構成できるFLCD
(FLCディスプレイ)、18はFLCD17のための
FLCDインターフェースである。
【0015】以上説明した各種機器等を接続してなる情
報処理システムでは、一般にシステムのユーザーは、F
LCD 17の表示画面に表示される各種情報に対応し
ながら操作を行う。すなわち、LAN 6、I/O 7
に接続される外部機器、ハードディスク8、フロッピー
ディスク9、スキャナ12、キーボード14、マウス1
5から供給される文字、画像情報等、また、メインメモ
リ3に格納されユーザーのシステム操作にかかる操作情
報等がFLCD 17の表示画面に表示され、ユーザー
はこの表示を見ながら情報の編集、システムに対する指
示操作を行なう。ここで、上記各種機器等は、それぞれ
FLCD 17に対して表示情報供給手段を構成する。
報処理システムでは、一般にシステムのユーザーは、F
LCD 17の表示画面に表示される各種情報に対応し
ながら操作を行う。すなわち、LAN 6、I/O 7
に接続される外部機器、ハードディスク8、フロッピー
ディスク9、スキャナ12、キーボード14、マウス1
5から供給される文字、画像情報等、また、メインメモ
リ3に格納されユーザーのシステム操作にかかる操作情
報等がFLCD 17の表示画面に表示され、ユーザー
はこの表示を見ながら情報の編集、システムに対する指
示操作を行なう。ここで、上記各種機器等は、それぞれ
FLCD 17に対して表示情報供給手段を構成する。
【0016】図2は本発明表示制御装置の一実施例とし
てのFLCDインターフェース18の構成例を示すブロ
ック図である。
てのFLCDインターフェース18の構成例を示すブロ
ック図である。
【0017】図において、19はアドレスバスドライ
バ、20はコントロールバスドライバ、21はデータバ
スドライバである。CPU 1からのアドレスは、アド
レスバスドライバ19から、ラインアドレス変換回路2
2およびアドレスセレクタ23の一方の入力部に与えら
れる。
バ、20はコントロールバスドライバ、21はデータバ
スドライバである。CPU 1からのアドレスは、アド
レスバスドライバ19から、ラインアドレス変換回路2
2およびアドレスセレクタ23の一方の入力部に与えら
れる。
【0018】CPU 1からのコントロール信号は、コ
ントロールバスドライバ20からメモリコントローラ2
4に与えられ、そのメモリコントローラ24は、アドレ
スセレクタ23の制御信号、及び後述するビデオメモリ
25の制御信号を発生する。また、アドレスセレクタ2
3は、メモリコントローラ24からの制御信号に基づい
て、当該アドレスセレクタ23の入力部に与えられる2
つのアドレスの一方を選択してビデオメモリ25に与え
る。
ントロールバスドライバ20からメモリコントローラ2
4に与えられ、そのメモリコントローラ24は、アドレ
スセレクタ23の制御信号、及び後述するビデオメモリ
25の制御信号を発生する。また、アドレスセレクタ2
3は、メモリコントローラ24からの制御信号に基づい
て、当該アドレスセレクタ23の入力部に与えられる2
つのアドレスの一方を選択してビデオメモリ25に与え
る。
【0019】ビデオメモリ25は表示データを記憶する
ものであり、デュアルポートのDRAM(ダイナミック
RAM)で構成されていて、前記データバスドライバ2
1を介して表示データの書き込みと読み出しを行なう。
ビデオメモリ25に書き込まれた表示データは、ドライ
バレシーバ26を介してFLCD 17に転送されて表
示される。また、そのドライバレシーバ26は、FLC
D 17からの同期信号を表示モード制御回路に27に
与える。表示モード制御回路は27は、フラグカウンタ
28からの情報に従って、後述の全面リフレッシュを行
なうか部分書換を行なうかを決定する。その詳細は図4
に示す。
ものであり、デュアルポートのDRAM(ダイナミック
RAM)で構成されていて、前記データバスドライバ2
1を介して表示データの書き込みと読み出しを行なう。
ビデオメモリ25に書き込まれた表示データは、ドライ
バレシーバ26を介してFLCD 17に転送されて表
示される。また、そのドライバレシーバ26は、FLC
D 17からの同期信号を表示モード制御回路に27に
与える。表示モード制御回路は27は、フラグカウンタ
28からの情報に従って、後述の全面リフレッシュを行
なうか部分書換を行なうかを決定する。その詳細は図4
に示す。
【0020】ここで、全面リフレッシュとは、表示画面
全体をある一定の順番に従って、更新するもので、前記
順番に従ってビデオメモリ25からデータが読み出さ
れ、FLCD 17へ転送される。また、部分書換と
は、CPU 1が表示内容を変更した場所を優先的に表
示更新するもので、前記一定の順番でリフレッシュして
いるなかに割り込む形となる。全面リフレッシュと部分
書換の関係に関する詳細は後述する。
全体をある一定の順番に従って、更新するもので、前記
順番に従ってビデオメモリ25からデータが読み出さ
れ、FLCD 17へ転送される。また、部分書換と
は、CPU 1が表示内容を変更した場所を優先的に表
示更新するもので、前記一定の順番でリフレッシュして
いるなかに割り込む形となる。全面リフレッシュと部分
書換の関係に関する詳細は後述する。
【0021】全面リフレッシュを行なう場合は、リフレ
ッシュカウンタ29に制御信号を与え、カウンタ値を進
める。リフレッシュカウンタ29からのカウンタ値は、
リフレッシュアドレス発生回路30へ与えられ、実際に
画面リフレッシュするラインアドレスへと変換されてラ
インアドレスセレクタ31の一方の入力部に与えられ
る。この時、ラインアドレスセレクタ31は、表示モー
ド制御回路27からの制御信号で、上記リフレッシュア
ドレス発生回路30からのラインアドレスを選択出力す
る。
ッシュカウンタ29に制御信号を与え、カウンタ値を進
める。リフレッシュカウンタ29からのカウンタ値は、
リフレッシュアドレス発生回路30へ与えられ、実際に
画面リフレッシュするラインアドレスへと変換されてラ
インアドレスセレクタ31の一方の入力部に与えられ
る。この時、ラインアドレスセレクタ31は、表示モー
ド制御回路27からの制御信号で、上記リフレッシュア
ドレス発生回路30からのラインアドレスを選択出力す
る。
【0022】ところで、CPU 1からビデオメモリ2
5への書き込みや読み出しが発生すると、ラインアドレ
ス変換回路22では、そのアクセスのうち表示領域内へ
の書き込みを検出し、FLCD 17の表示ラインアド
レスに変換してフラグメモリ32へ与える。フラグメモ
リ32は、表示ラインアドレス分の記憶容量を持ってお
り、部分書換表示すべきラインの候補であるかどうかの
フラグを示す。例えば、フラグメモリ32では、表示領
域内への書き込み、すなわち、表示内容の変更が生じた
ラインアドレスに相当する記憶場所を”1”にする。こ
れは、部分書換の候補であることを意味する。また、ラ
インアドレスセレクタ31からのラインアドレスをモニ
タしてFLCD 17へ出力されたラインアドレスに相
当する記憶場所を”0”にする。これは、全面リフレッ
シュまたは部分書換により、該ラインアドレスが、FL
CD 17へ出力され、表示変更が行なわれたことにな
り、部分書換の候補からはずれたことを意味する。この
ようにフラグメモリ32では、CPU 1からデータの
書き込みが生じたラインアドレスにフラグを立て、その
ラインが出力されるとフラグを落とす動作が行なわれ
る。これに対応して、例えば、フラグカウンタ28で、
フラグメモリ32においてフラグが立つ(0→1への変
化)場合にカウントアップし、フラグが落ちる(1→0
への変化)場合にカウントダウンすれば、フラグメモリ
32内で立っているフラグの数を示すことになる。他に
も手段は考えられるが、フラグカウンタ28で、フラグ
メモリ32において立っているフラグの数を計数するこ
とが、部分書換の必要の度合いを示すことになり、この
フラグカウンタ28の出力を表示モード制御回路27に
与える。表示モード制御回路27では、このフラグカウ
ンタ28からのカウンタ値に基づいて全面リフレッシュ
モードにするか部分書換モードにするかを決定する。
5への書き込みや読み出しが発生すると、ラインアドレ
ス変換回路22では、そのアクセスのうち表示領域内へ
の書き込みを検出し、FLCD 17の表示ラインアド
レスに変換してフラグメモリ32へ与える。フラグメモ
リ32は、表示ラインアドレス分の記憶容量を持ってお
り、部分書換表示すべきラインの候補であるかどうかの
フラグを示す。例えば、フラグメモリ32では、表示領
域内への書き込み、すなわち、表示内容の変更が生じた
ラインアドレスに相当する記憶場所を”1”にする。こ
れは、部分書換の候補であることを意味する。また、ラ
インアドレスセレクタ31からのラインアドレスをモニ
タしてFLCD 17へ出力されたラインアドレスに相
当する記憶場所を”0”にする。これは、全面リフレッ
シュまたは部分書換により、該ラインアドレスが、FL
CD 17へ出力され、表示変更が行なわれたことにな
り、部分書換の候補からはずれたことを意味する。この
ようにフラグメモリ32では、CPU 1からデータの
書き込みが生じたラインアドレスにフラグを立て、その
ラインが出力されるとフラグを落とす動作が行なわれ
る。これに対応して、例えば、フラグカウンタ28で、
フラグメモリ32においてフラグが立つ(0→1への変
化)場合にカウントアップし、フラグが落ちる(1→0
への変化)場合にカウントダウンすれば、フラグメモリ
32内で立っているフラグの数を示すことになる。他に
も手段は考えられるが、フラグカウンタ28で、フラグ
メモリ32において立っているフラグの数を計数するこ
とが、部分書換の必要の度合いを示すことになり、この
フラグカウンタ28の出力を表示モード制御回路27に
与える。表示モード制御回路27では、このフラグカウ
ンタ28からのカウンタ値に基づいて全面リフレッシュ
モードにするか部分書換モードにするかを決定する。
【0023】ところで、フラグアドレス発生回路33で
は、フラグメモリ32を参照し、フラグの立っている、
すなわち、部分書換するラインアドレスを決定し、ライ
ンアドレスセレクタ31の入力部の一方へ与える。表示
モード制御回路27で部分書換を行なうと決定された場
合には、ラインアドレスセレクタ31のフラグアドレス
発生回路33に接続されたラインアドレスを選択し出力
する。
は、フラグメモリ32を参照し、フラグの立っている、
すなわち、部分書換するラインアドレスを決定し、ライ
ンアドレスセレクタ31の入力部の一方へ与える。表示
モード制御回路27で部分書換を行なうと決定された場
合には、ラインアドレスセレクタ31のフラグアドレス
発生回路33に接続されたラインアドレスを選択し出力
する。
【0024】フラグメモリ32を構成した例を図7に示
す。FLCD 17に出力されたラインアドレスセレク
タ31からのラインアドレスとCPU 1からの書き込
みのアドレスであるCPUラインアドレスとフラグアド
レス発生回路33からのフラグアドレスを受け、この3
種類のアクセスの調停をアービター101で行い、その
結果であるアクセス種別信号102をセレクタ103に
印加し、セレクタ103の出力をメモリ104のアドレ
スとして印加する。優先順位をCPUアクセス、ライン
アクセス、フラグアドレスアクセスの順に設定した例を
とり、図10にフラグメモリ32のタイミング例を示
す。
す。FLCD 17に出力されたラインアドレスセレク
タ31からのラインアドレスとCPU 1からの書き込
みのアドレスであるCPUラインアドレスとフラグアド
レス発生回路33からのフラグアドレスを受け、この3
種類のアクセスの調停をアービター101で行い、その
結果であるアクセス種別信号102をセレクタ103に
印加し、セレクタ103の出力をメモリ104のアドレ
スとして印加する。優先順位をCPUアクセス、ライン
アクセス、フラグアドレスアクセスの順に設定した例を
とり、図10にフラグメモリ32のタイミング例を示
す。
【0025】CPUアクセスにおいて、CPUラインア
ドレスをメモリ104に印加し、CPUラインアドレス
とラインアドレスの比較器105の結果とアクセス種別
信号102によりメモリアクセス制御回路106によっ
て、最初にフラグを読み込み、読み出した直後にCPU
/ライン信号107で決定するフラグデータをメモリ1
04へ書き込むように制御される。CPU/ライン信号
107はアービター101でCPUアクセスかラインア
クセスかの判別により決定し、メモリアクセス制御回路
106のフラグライト信号108でゲート出力してフラ
グデータとする。本実施例ではCPUアクセスの時、C
PU/ライン信号107=”1”、ラインアクセスの
時、CPU/ライン信号107=”0”とした。
ドレスをメモリ104に印加し、CPUラインアドレス
とラインアドレスの比較器105の結果とアクセス種別
信号102によりメモリアクセス制御回路106によっ
て、最初にフラグを読み込み、読み出した直後にCPU
/ライン信号107で決定するフラグデータをメモリ1
04へ書き込むように制御される。CPU/ライン信号
107はアービター101でCPUアクセスかラインア
クセスかの判別により決定し、メモリアクセス制御回路
106のフラグライト信号108でゲート出力してフラ
グデータとする。本実施例ではCPUアクセスの時、C
PU/ライン信号107=”1”、ラインアクセスの
時、CPU/ライン信号107=”0”とした。
【0026】ラインアクセスにおいては、ラインアドレ
スをメモリ104に印加し、CPUアクセスと同様な操
作を行う。ラインアクセスはFLCD 17へ出力した
ラインに対応するフラグを落とす(”0”)点がCPU
アクセスと異なる。CPUアクセスとラインアクセスが
競合した場合、CPUラインアドレスとラインアドレス
が一致した時は、図10のタイミング例のCPU=ライ
ンのアクセス状況に示す様に、CPUアクセスを優先し
てCPUアクセスのフラグの処理だけを行う。CPUラ
インアドレスとラインアドレスが不一致の時は、図10
のタイミング例のCPU≠ラインのアクセス状況に示す
様に、CPUアクセスを優先してフラグの処理をし、そ
の次にラインアクセスに対するフラグの処理を行う。フ
ラグの処理は単一アクセスの時と全く同様である。上記
の様に、CPUアクセスではフラグを優先的にフラグを
立て、ラインアクセスの優先順位を下げてフラグを落と
すことにより、CPUアクセスとラインアクセスの競合
において、常に新たなCPUアクセスに対してフラグを
立て、FLCD 17へ出力済のラインのフラグを落と
すことが確実にできる。
スをメモリ104に印加し、CPUアクセスと同様な操
作を行う。ラインアクセスはFLCD 17へ出力した
ラインに対応するフラグを落とす(”0”)点がCPU
アクセスと異なる。CPUアクセスとラインアクセスが
競合した場合、CPUラインアドレスとラインアドレス
が一致した時は、図10のタイミング例のCPU=ライ
ンのアクセス状況に示す様に、CPUアクセスを優先し
てCPUアクセスのフラグの処理だけを行う。CPUラ
インアドレスとラインアドレスが不一致の時は、図10
のタイミング例のCPU≠ラインのアクセス状況に示す
様に、CPUアクセスを優先してフラグの処理をし、そ
の次にラインアクセスに対するフラグの処理を行う。フ
ラグの処理は単一アクセスの時と全く同様である。上記
の様に、CPUアクセスではフラグを優先的にフラグを
立て、ラインアクセスの優先順位を下げてフラグを落と
すことにより、CPUアクセスとラインアクセスの競合
において、常に新たなCPUアクセスに対してフラグを
立て、FLCD 17へ出力済のラインのフラグを落と
すことが確実にできる。
【0027】フラグアドレスアクセスにおいてはフラグ
アドレスをメモリ104に印加し、メモリアクセス制御
回路106によって、メモリ104からフラグを読み込
むだけで書き込みは行わないように制御される。フラグ
アクセスと他のアクセスが競合した場合、図10のタイ
ミング例のCPU≠ラインとフラグのアクセス状況に示
す様に、フラグアクセスのフラグの処理は最後に行う。
本実施例にてフラグカウンタ28は通常のアップダウン
カウンタで構成し、フラグメモリ32へのデータの更新
を監視して、フラグメモリ32に格納されているフラグ
の数をカウントする。前述した様に、図10のフラグメ
モリ32のタイミング例において、CPUアクセスの時
はメモリアクセス制御回路106により最初にメモリ1
04からフラグを読み出し、そのフラグデータをフラグ
リード信号111にてフリップフロップD−FFでラッ
チし、ラッチデータの負論理出力をフラグカウンタ28
のフラグカウンタUp/Down信号として出力する。
さらに、ラッチデータとフラグの書き込みデータの一致
か不一致かを判定するのに排他的論理和を取る。一致し
ている時はフラグデータの更新がないのでフラグカウン
タは動作させず、不一致の時はフラグデータが更新した
のでフラグカウンタを動作させる様に構成する。本実施
例では排他的論理和の負論理をフラグカウンタイネーブ
ル信号として出力する。フラグカウンタ28において、
フラグカウンタUp/Down信号とフラグカウンタイ
ネーブル信号とフラグライト信号108でカウンタを制
御する。ラインアクセスの時も同様である。
アドレスをメモリ104に印加し、メモリアクセス制御
回路106によって、メモリ104からフラグを読み込
むだけで書き込みは行わないように制御される。フラグ
アクセスと他のアクセスが競合した場合、図10のタイ
ミング例のCPU≠ラインとフラグのアクセス状況に示
す様に、フラグアクセスのフラグの処理は最後に行う。
本実施例にてフラグカウンタ28は通常のアップダウン
カウンタで構成し、フラグメモリ32へのデータの更新
を監視して、フラグメモリ32に格納されているフラグ
の数をカウントする。前述した様に、図10のフラグメ
モリ32のタイミング例において、CPUアクセスの時
はメモリアクセス制御回路106により最初にメモリ1
04からフラグを読み出し、そのフラグデータをフラグ
リード信号111にてフリップフロップD−FFでラッ
チし、ラッチデータの負論理出力をフラグカウンタ28
のフラグカウンタUp/Down信号として出力する。
さらに、ラッチデータとフラグの書き込みデータの一致
か不一致かを判定するのに排他的論理和を取る。一致し
ている時はフラグデータの更新がないのでフラグカウン
タは動作させず、不一致の時はフラグデータが更新した
のでフラグカウンタを動作させる様に構成する。本実施
例では排他的論理和の負論理をフラグカウンタイネーブ
ル信号として出力する。フラグカウンタ28において、
フラグカウンタUp/Down信号とフラグカウンタイ
ネーブル信号とフラグライト信号108でカウンタを制
御する。ラインアクセスの時も同様である。
【0028】フラグアドレス発生回路33にてFIFO
を使用した例を図8に示す。図8のフラグアドレス発生
回路のタイミング例を図11に示す。図8のフラグアド
レス発生回路例にて、FIFO120への入力データは
CPUラインアドレスであり、出力はフラグアドレスで
ある。CPUアクセスが発生するとFIFO制御回路1
21によりCPUラインアドレスがFIFO 120に
入力される。CPUラインアドレスが重複してFIFO
120に格納されることを避けるため、フラグON判定
回路112にてアービター101から出力するアクセス
種別信号102と前述したフラグカウンタUp/Dow
n信号からフラグが立っていれば”1”とし、フラグが
落ちていれば”0”とするフラグON信号を作成する。
FIFO制御回路121にて、CPUアクセスが発生し
てフラグON信号が”1”の時、すでにそのラインアド
レスはFIFO120に格納済であるため入力せず、フ
ラグON信号が”0”の時、ラインアドレスがFIFO
120に格納されていないため入力する様に構成する。
また、表示モード制御回路27からのフラグアドレス出
力要求により、FIFO制御回路121にてFIFO1
20に格納されているラインアドレスをフラグアドレス
として順次発生する。この時、FIFO制御回路121
からフラグアドレスアクセス信号が同時に発生し、フラ
グメモリ32のアービター101にてアクセスの調停に
使用される。フラグアドレスがアクセス権を取ると、メ
モリ104にフラグアドレスが印加される。この時、ア
ービター101から出力するフラグアドレスサイクル信
号109と読み出したフラグデータから、フラグチェッ
ク回路110にてフラグが有るか無いかを判定するフラ
グチェック信号を作る。読み出したフラグが落ちている
時フラグチェック信号=”0”とし、フラグが立ってい
る時フラグチェック信号=”1”とする。フラグチェッ
ク信号=”0”の時、FIFO制御回路121はFIF
O120に格納されていたラインアドレスはすでにFL
CD 17に出力済と判断し、再度FIFO120から
フラグアドレスを読み出す。フラグチェック信号=”
1”の時はまだラインアドレスとして出力されていない
と判断し、フラグアドレスと共にFIFO制御回路12
1はフラグアドレス確定信号を出力する。表示モード制
御回路27はこのフラグアドレス確定信号を受けて、フ
ラグアドレスをラインアドレスとして出力する様にライ
ンアドレスセレクタ31を切り替える。
を使用した例を図8に示す。図8のフラグアドレス発生
回路のタイミング例を図11に示す。図8のフラグアド
レス発生回路例にて、FIFO120への入力データは
CPUラインアドレスであり、出力はフラグアドレスで
ある。CPUアクセスが発生するとFIFO制御回路1
21によりCPUラインアドレスがFIFO 120に
入力される。CPUラインアドレスが重複してFIFO
120に格納されることを避けるため、フラグON判定
回路112にてアービター101から出力するアクセス
種別信号102と前述したフラグカウンタUp/Dow
n信号からフラグが立っていれば”1”とし、フラグが
落ちていれば”0”とするフラグON信号を作成する。
FIFO制御回路121にて、CPUアクセスが発生し
てフラグON信号が”1”の時、すでにそのラインアド
レスはFIFO120に格納済であるため入力せず、フ
ラグON信号が”0”の時、ラインアドレスがFIFO
120に格納されていないため入力する様に構成する。
また、表示モード制御回路27からのフラグアドレス出
力要求により、FIFO制御回路121にてFIFO1
20に格納されているラインアドレスをフラグアドレス
として順次発生する。この時、FIFO制御回路121
からフラグアドレスアクセス信号が同時に発生し、フラ
グメモリ32のアービター101にてアクセスの調停に
使用される。フラグアドレスがアクセス権を取ると、メ
モリ104にフラグアドレスが印加される。この時、ア
ービター101から出力するフラグアドレスサイクル信
号109と読み出したフラグデータから、フラグチェッ
ク回路110にてフラグが有るか無いかを判定するフラ
グチェック信号を作る。読み出したフラグが落ちている
時フラグチェック信号=”0”とし、フラグが立ってい
る時フラグチェック信号=”1”とする。フラグチェッ
ク信号=”0”の時、FIFO制御回路121はFIF
O120に格納されていたラインアドレスはすでにFL
CD 17に出力済と判断し、再度FIFO120から
フラグアドレスを読み出す。フラグチェック信号=”
1”の時はまだラインアドレスとして出力されていない
と判断し、フラグアドレスと共にFIFO制御回路12
1はフラグアドレス確定信号を出力する。表示モード制
御回路27はこのフラグアドレス確定信号を受けて、フ
ラグアドレスをラインアドレスとして出力する様にライ
ンアドレスセレクタ31を切り替える。
【0029】フラグアドレス発生回路33の他の構成手
段としてカウンタを使用した例を図9に示す。図9のフ
ラグアドレス発生回路のタイミング例を図12に示す。
図9のフラグアドレス発生回路例ではカウンタ130の
出力をフラグアドレスとして使用する。表示モード制御
回路27からのフラグアドレス出力要求により、カウン
タ制御回路131にてカウンタ130に格納されている
ラインアドレスをフラグアドレスとして順次発生する。
この時、カウンタ制御回路131からフラグアドレスア
クセス信号が同時に発生し、前記FIFOの時と同様に
フラグメモリ32内のフラグをチェックしフラグチェッ
ク回路110にてフラグが有るか無いかを判定する。フ
ラグチェック信号=”0”の時、カウンタ制御回路13
1はカウンタ130に格納されていたラインアドレスは
すでにFLCD 17に出力済と判断し、カウンタ13
0はカウントを続ける。フラグチェック信号=”1”の
時はまだラインアドレスとして出力されていないと判断
し、カウンタ制御回路131はカウントを止め、カウン
タ130の出力をフラグアドレスとして、フラグアドレ
ス確定信号を出力する。表示モード制御回路27はこの
フラグアドレス確定信号を受けて、フラグアドレスをラ
インアドレスとして出力する様にラインアドレスセレク
タ31を切り替える。本カウンタの例ではカウンタ値の
ロードの仕方により、フラグメモリ32内のフラグをチ
ェックする手順を変えることができる。カウンタ130
を初期化後再ロードせずに使用すると、部分書き換えは
直前に書き換えたライン以降のラインから順次書き換え
る様に動作する。また、カウンタ値をあるラインの値に
設定すると、その設定ラインとカウンタ130のターミ
ナルカウント値の間の領域を部分書換する様に動作でき
る。カウンタ値を変更することにより、部分書換の領域
を逐次変更することも可能である。カウンタ130の代
わりにシーケンサを使用し、フラグのチェックする手順
をプログラムすることも可能である。
段としてカウンタを使用した例を図9に示す。図9のフ
ラグアドレス発生回路のタイミング例を図12に示す。
図9のフラグアドレス発生回路例ではカウンタ130の
出力をフラグアドレスとして使用する。表示モード制御
回路27からのフラグアドレス出力要求により、カウン
タ制御回路131にてカウンタ130に格納されている
ラインアドレスをフラグアドレスとして順次発生する。
この時、カウンタ制御回路131からフラグアドレスア
クセス信号が同時に発生し、前記FIFOの時と同様に
フラグメモリ32内のフラグをチェックしフラグチェッ
ク回路110にてフラグが有るか無いかを判定する。フ
ラグチェック信号=”0”の時、カウンタ制御回路13
1はカウンタ130に格納されていたラインアドレスは
すでにFLCD 17に出力済と判断し、カウンタ13
0はカウントを続ける。フラグチェック信号=”1”の
時はまだラインアドレスとして出力されていないと判断
し、カウンタ制御回路131はカウントを止め、カウン
タ130の出力をフラグアドレスとして、フラグアドレ
ス確定信号を出力する。表示モード制御回路27はこの
フラグアドレス確定信号を受けて、フラグアドレスをラ
インアドレスとして出力する様にラインアドレスセレク
タ31を切り替える。本カウンタの例ではカウンタ値の
ロードの仕方により、フラグメモリ32内のフラグをチ
ェックする手順を変えることができる。カウンタ130
を初期化後再ロードせずに使用すると、部分書き換えは
直前に書き換えたライン以降のラインから順次書き換え
る様に動作する。また、カウンタ値をあるラインの値に
設定すると、その設定ラインとカウンタ130のターミ
ナルカウント値の間の領域を部分書換する様に動作でき
る。カウンタ値を変更することにより、部分書換の領域
を逐次変更することも可能である。カウンタ130の代
わりにシーケンサを使用し、フラグのチェックする手順
をプログラムすることも可能である。
【0030】ところで、全面リフレッシュ、及び、部分
書換によってラインアドレスセレクタ31から出力され
たラインアドレスは、アドレス変換回路34、アドレス
/データ合成回路35、及び、フラグメモリ32へ与え
られる。
書換によってラインアドレスセレクタ31から出力され
たラインアドレスは、アドレス変換回路34、アドレス
/データ合成回路35、及び、フラグメモリ32へ与え
られる。
【0031】アドレス変換回路34では、表示ラインア
ドレスをビデオメモリ25内のDRAMへのアドレスへ
変換する。この変換されたアドレスは、表示モード制御
回路27からメモリコントローラ24へのデータトラン
スファ要求36によって、アドレスセレクタ23で選択
出力される。この時、ビデオメモリ25では、メモリコ
ントローラ24によってデータトランスファサイクルが
発生し、上記アドレスセレクタ23で選択出力されたア
ドレスに相当するデータがDRAMから読み出され、ア
ドレス/データ合成回路35へ与えられる。
ドレスをビデオメモリ25内のDRAMへのアドレスへ
変換する。この変換されたアドレスは、表示モード制御
回路27からメモリコントローラ24へのデータトラン
スファ要求36によって、アドレスセレクタ23で選択
出力される。この時、ビデオメモリ25では、メモリコ
ントローラ24によってデータトランスファサイクルが
発生し、上記アドレスセレクタ23で選択出力されたア
ドレスに相当するデータがDRAMから読み出され、ア
ドレス/データ合成回路35へ与えられる。
【0032】アドレス/データ合成回路35では、ライ
ンアドレスセレクタ31からのラインアドレスとビデオ
メモリ25からのデータを合成して、ドライバレシーバ
26を介してFLCD 17へ転送され、表示が行なわ
れる。
ンアドレスセレクタ31からのラインアドレスとビデオ
メモリ25からのデータを合成して、ドライバレシーバ
26を介してFLCD 17へ転送され、表示が行なわ
れる。
【0033】図3は、全面リフレッシュと部分書換の関
係について一例を示したものである。
係について一例を示したものである。
【0034】ここで、CPUの書き込みライン37は、
CPU 1がアドレスドライバ19を介してビデオメモ
リ25の表示領域へデータを書き込むことを表してお
り、数値はラインアドレス変換回路22において変換さ
れたラインアドレスである。フラグカウンタ値38は、
フラグカウンタ28が示す値で、メモリの内容変更が生
じた後未更新であるライン数を表す。出力ラインアドレ
ス39は、ラインアドレスセレクタ31から出力された
ラインアドレス値に従ってFLCD 17へ転送される
ラインデータのラインアドレスを示している。全面リフ
レッシュ/部分書き換え40は、”1”で全面リフレッ
シュサイクル、”0”で部分書換サイクルであることを
示している。この図に示すようなタイミングでデータが
書き込まれた場合の動作について以下に述べる。
CPU 1がアドレスドライバ19を介してビデオメモ
リ25の表示領域へデータを書き込むことを表してお
り、数値はラインアドレス変換回路22において変換さ
れたラインアドレスである。フラグカウンタ値38は、
フラグカウンタ28が示す値で、メモリの内容変更が生
じた後未更新であるライン数を表す。出力ラインアドレ
ス39は、ラインアドレスセレクタ31から出力された
ラインアドレス値に従ってFLCD 17へ転送される
ラインデータのラインアドレスを示している。全面リフ
レッシュ/部分書き換え40は、”1”で全面リフレッ
シュサイクル、”0”で部分書換サイクルであることを
示している。この図に示すようなタイミングでデータが
書き込まれた場合の動作について以下に述べる。
【0035】なお、表示モード制御回路27における、
全面リフレッシュサイクルと部分書換サイクルの決定を
表1に従って実行すると仮定する。
全面リフレッシュサイクルと部分書換サイクルの決定を
表1に従って実行すると仮定する。
【0036】
【表1】
【0037】まず、全面リフレッシュサイクルでFLC
D 17へ1ライン目が出力される。出力中に5ライン
目と6ライン目に書き込みが発生し、フラグカウンタ値
38は0→1→2と変化する。表1より、フラグカウン
タ値37が”2”なので、部分書換サイクルになり、フ
ラグメモリ32に入っている”5”というラインアドレ
スがフラグアドレス発生回路33から出力され、5ライ
ン目のデータがFLCD 17へ送出される。この間
に、7ライン目、8ライン目が書き込まれるが、一度フ
ラグメモリ32のフラグが立つと出力されるまで落ちな
いので、重複書き込みではフラグカウンタ値38はカウ
ントアップしない。つまり、2回目の7ライン目、8ラ
イン目の書き込みでは、カウントアップしていない。ま
た、CPU1からの書き込みが多数発生し、フラグカウ
ンタ値38が”5”を越えると、全面リフレッシュサイ
クルになる。
D 17へ1ライン目が出力される。出力中に5ライン
目と6ライン目に書き込みが発生し、フラグカウンタ値
38は0→1→2と変化する。表1より、フラグカウン
タ値37が”2”なので、部分書換サイクルになり、フ
ラグメモリ32に入っている”5”というラインアドレ
スがフラグアドレス発生回路33から出力され、5ライ
ン目のデータがFLCD 17へ送出される。この間
に、7ライン目、8ライン目が書き込まれるが、一度フ
ラグメモリ32のフラグが立つと出力されるまで落ちな
いので、重複書き込みではフラグカウンタ値38はカウ
ントアップしない。つまり、2回目の7ライン目、8ラ
イン目の書き込みでは、カウントアップしていない。ま
た、CPU1からの書き込みが多数発生し、フラグカウ
ンタ値38が”5”を越えると、全面リフレッシュサイ
クルになる。
【0038】以上、説明の都合で簡単な例で示したが、
表示モード制御回路27で、CPU1のアクセス頻度と
FLCD 17の表示速度に合わせて最適な表示モード
を選択することで、表示品位の高い表示画像を得ること
ができる。図4に、この表示モード制御回路27を実現
するための一例を示す。
表示モード制御回路27で、CPU1のアクセス頻度と
FLCD 17の表示速度に合わせて最適な表示モード
を選択することで、表示品位の高い表示画像を得ること
ができる。図4に、この表示モード制御回路27を実現
するための一例を示す。
【0039】図4において、fはフラグカウンタ28か
らのカウンタ値であり、図3におけるフラグカウンタ値
38に相当する。このカウンタ値を複数の比較器41で
比較を行ない、どの程度のラインが表示更新されずにい
るかをいくつかの段階として知ることができる。この例
では、比較器41を3個有し、4段階中どの段階にある
かを示す信号を比較回路42から出力することができ
る。出力信号43は f<a を、出力信号44は a
≦f<b を、出力信号45は b≦f<c を、出力
信号46は f≧c をそれぞれ示している。
らのカウンタ値であり、図3におけるフラグカウンタ値
38に相当する。このカウンタ値を複数の比較器41で
比較を行ない、どの程度のラインが表示更新されずにい
るかをいくつかの段階として知ることができる。この例
では、比較器41を3個有し、4段階中どの段階にある
かを示す信号を比較回路42から出力することができ
る。出力信号43は f<a を、出力信号44は a
≦f<b を、出力信号45は b≦f<c を、出力
信号46は f≧c をそれぞれ示している。
【0040】次に、表示モードテーブル47では、各段
階の時にどの表示モードを実行するかをあらかじめ定め
ておく。ここで、表示モードとは、部分書換か全面リフ
レッシュであり、更に全面リフレッシュにおけるインタ
ーレースモードも含む。
階の時にどの表示モードを実行するかをあらかじめ定め
ておく。ここで、表示モードとは、部分書換か全面リフ
レッシュであり、更に全面リフレッシュにおけるインタ
ーレースモードも含む。
【0041】全面リフレッシュの方法としては、一番上
のラインから下に順番に、連続的に更新を行なうノンイ
ンターレース、CRT等にみられる1ライン飛ばしの2
ラインインターレース、更に、FLCD 17特有の様
々なランダム的インターレース等がある。画面のフリッ
カーを押さえるためにランダム的インターレースを行な
ったり、連続的な表示更新を行なうためにノンインター
レースを実行するといった使い分けが行なわれる。
のラインから下に順番に、連続的に更新を行なうノンイ
ンターレース、CRT等にみられる1ライン飛ばしの2
ラインインターレース、更に、FLCD 17特有の様
々なランダム的インターレース等がある。画面のフリッ
カーを押さえるためにランダム的インターレースを行な
ったり、連続的な表示更新を行なうためにノンインター
レースを実行するといった使い分けが行なわれる。
【0042】表1に示した例では、a=2、b=c=5
とし、出力信号43、出力信号45と出力信号46の時
に全面リフレッシュで、出力信号44の時に部分書換と
している。ここで、CPU 1の描画方法や、CPU
1のビデオメモリ25への書き込み速度とFLCD 1
7の表示速度の関係からa、b、cの値を決定すること
で、良好な表示画像を得ることになる。例えば、マウス
カーソルが24ラインで、CPU 1が24ライン分の
書き込みをする間にFLCD 17は2〜3ライン程度
の表示しかできないとすると、マウスカーソルをきちん
と表示するために a=1、b=25 とし、 a≦f
<b で部分書換を行なうようにしておけば、マウスカ
ーソルが部分書換できちんと表示されることになる。ま
た、 c=1000 として、 f≧c でノンインタ
ーレースリフレッシュとしておけば、画面が1000ラ
イン以上書き変わる時、例えば、画面スクロールのよう
な場合であるが、連続的に更新されるため、文字が乱れ
ることなく表示することができる。
とし、出力信号43、出力信号45と出力信号46の時
に全面リフレッシュで、出力信号44の時に部分書換と
している。ここで、CPU 1の描画方法や、CPU
1のビデオメモリ25への書き込み速度とFLCD 1
7の表示速度の関係からa、b、cの値を決定すること
で、良好な表示画像を得ることになる。例えば、マウス
カーソルが24ラインで、CPU 1が24ライン分の
書き込みをする間にFLCD 17は2〜3ライン程度
の表示しかできないとすると、マウスカーソルをきちん
と表示するために a=1、b=25 とし、 a≦f
<b で部分書換を行なうようにしておけば、マウスカ
ーソルが部分書換できちんと表示されることになる。ま
た、 c=1000 として、 f≧c でノンインタ
ーレースリフレッシュとしておけば、画面が1000ラ
イン以上書き変わる時、例えば、画面スクロールのよう
な場合であるが、連続的に更新されるため、文字が乱れ
ることなく表示することができる。
【0043】図5は、表示動作における、表示モード制
御回路27を中心としたFLCDインターフェース18
の動作フローチャートを示したものである。表示の開始
が指示されると、一番最初の表示は全面リフレッシュを
先頭ラインから実行することが望ましいため、201で
リフレッシュカウンタ29をクリアし、202でライン
アドレスセレクタ31のリフレッシュ側を選択する。2
03でHSYNCを検出すると、204でデータトラン
スファ要求36をメモリコントローラ24に対して送出
する。ビデオメモリ25に対して、データトランスファ
サイクルが実行され、該当ラインのデータが準備出来た
という応答を205で検出するとFLCD 17に対し
て、206でアドレス/データの識別信号とアドレスを
送出する。アドレスに引き続き、207でデータも送出
する。尚、206と207の動作はアドレス/データ合
成回路で行なわれる。データが送られ始めると、表示モ
ード制御回路では、208で次ラインの表示モードを前
述のようにして決定する。209では、決定結果が、部
分書換なら210へ移行し、そうでなければ、すなわ
ち、全面リフレッシュならば213へ移行する。部分書
換の時は、210でフラグアドレス発生回路33に対し
て、フラグアドレスの要求を行なう。フラグアドレス発
生回路33から応答が有ったのを211で確認すると、
212でラインアドレスセレクタ31においてフラグア
ドレス発生回路33と接続されている方を選択し、次の
HSYNCが来るのを待つ。全面リフレッシュの時は、
213でリフレッシュカウンタ29をカウントアップ
し、214でラインアドレスセレクタ31においてリフ
レッシュアドレス発生回路30と接続されている方を選
択し、次のHSYNCが来るのを待つ。
御回路27を中心としたFLCDインターフェース18
の動作フローチャートを示したものである。表示の開始
が指示されると、一番最初の表示は全面リフレッシュを
先頭ラインから実行することが望ましいため、201で
リフレッシュカウンタ29をクリアし、202でライン
アドレスセレクタ31のリフレッシュ側を選択する。2
03でHSYNCを検出すると、204でデータトラン
スファ要求36をメモリコントローラ24に対して送出
する。ビデオメモリ25に対して、データトランスファ
サイクルが実行され、該当ラインのデータが準備出来た
という応答を205で検出するとFLCD 17に対し
て、206でアドレス/データの識別信号とアドレスを
送出する。アドレスに引き続き、207でデータも送出
する。尚、206と207の動作はアドレス/データ合
成回路で行なわれる。データが送られ始めると、表示モ
ード制御回路では、208で次ラインの表示モードを前
述のようにして決定する。209では、決定結果が、部
分書換なら210へ移行し、そうでなければ、すなわ
ち、全面リフレッシュならば213へ移行する。部分書
換の時は、210でフラグアドレス発生回路33に対し
て、フラグアドレスの要求を行なう。フラグアドレス発
生回路33から応答が有ったのを211で確認すると、
212でラインアドレスセレクタ31においてフラグア
ドレス発生回路33と接続されている方を選択し、次の
HSYNCが来るのを待つ。全面リフレッシュの時は、
213でリフレッシュカウンタ29をカウントアップ
し、214でラインアドレスセレクタ31においてリフ
レッシュアドレス発生回路30と接続されている方を選
択し、次のHSYNCが来るのを待つ。
【0044】以下、表示が終了されるまで、この動作を
繰り返す。
繰り返す。
【0045】[他の実施例]図6に、表示モード制御回
路27の別な実施例を示す。図4の例では、パラメータ
値a、b、cが固定であったが、ここでは、パラメータ
決定回路48で、このパラメータa、b、cを動的に変
化させる。すなわち、リフレッシュモードや部分書換モ
ードを決定する条件をFLCD 17やCPU 1のア
クセス状況に応じて適応させることになる。
路27の別な実施例を示す。図4の例では、パラメータ
値a、b、cが固定であったが、ここでは、パラメータ
決定回路48で、このパラメータa、b、cを動的に変
化させる。すなわち、リフレッシュモードや部分書換モ
ードを決定する条件をFLCD 17やCPU 1のア
クセス状況に応じて適応させることになる。
【0046】パラメータ決定の要因としては、FLCD
17の温度状態や、現在の表示モード等が考えられ
る。FLCD 17は周囲温度によって、書き換え速度
が変化するため、1ラインの更新時間、すなわち、HS
YNCの周期が変わる。一方、CPU 1のアクセス速
度は温度によって変化しない。従って、FLCD 17
の周囲温度によって表示モードの決定条件を変化させる
ことは、より繊細な表示制御を行なうことになり、表示
品位の向上につながる。
17の温度状態や、現在の表示モード等が考えられ
る。FLCD 17は周囲温度によって、書き換え速度
が変化するため、1ラインの更新時間、すなわち、HS
YNCの周期が変わる。一方、CPU 1のアクセス速
度は温度によって変化しない。従って、FLCD 17
の周囲温度によって表示モードの決定条件を変化させる
ことは、より繊細な表示制御を行なうことになり、表示
品位の向上につながる。
【0047】また、部分書換モードが連続し続けると、
リフレッシュされないラインが生じる可能性がある。そ
こで、部分書換がある一定回数連続すると部分書き換え
に移行するパラメータを変化させて、部分書換の回数を
制限することが考えられる。例えば、表1の例で、部分
書換が連続すると b=cを5→4→3と減少させてい
き、部分書換に移行しにくくする。全面リフレッシュモ
ードが実行されると、再び、b=c=5に戻すといった
ことも有効であると考えられる。これは、全面リフレッ
シュモードが連続する場合にも、適用出来る。
リフレッシュされないラインが生じる可能性がある。そ
こで、部分書換がある一定回数連続すると部分書き換え
に移行するパラメータを変化させて、部分書換の回数を
制限することが考えられる。例えば、表1の例で、部分
書換が連続すると b=cを5→4→3と減少させてい
き、部分書換に移行しにくくする。全面リフレッシュモ
ードが実行されると、再び、b=c=5に戻すといった
ことも有効であると考えられる。これは、全面リフレッ
シュモードが連続する場合にも、適用出来る。
【0048】次に、フラグアドレス発生回路33に関す
る他の実施例について、以下に述べる。
る他の実施例について、以下に述べる。
【0049】(1)フラグアドレス発生回路33の構成
において、FIFOやカウンタを使用した例について説
明したが、プライオリティーエンコード回路を用いて簡
単に構成することが可能である。フラグメモリ32のメ
モリ104の出力データをエンコードし、その出力をフ
ラグアドレスとすることで簡単にラインアドレスを得る
ことができる。
において、FIFOやカウンタを使用した例について説
明したが、プライオリティーエンコード回路を用いて簡
単に構成することが可能である。フラグメモリ32のメ
モリ104の出力データをエンコードし、その出力をフ
ラグアドレスとすることで簡単にラインアドレスを得る
ことができる。
【0050】(2)カウンタを使用した例である図9に
おいて、カウンタ130の出力にアドレス変換回路を追
加することにより、フラグカウンタ28のカウント数に
より部分書換するモードを変更することが可能である。
例えば、フラグがある数以下の時にはノンインターと
し、つまり、部分書換すべきラインを上から下へ順番に
出力し、それ以上のフラグが立つと数に応じて部分書換
時のインターレースモードを変える、つまり、部分書換
すべきラインをとびとびに出力するといった機能を簡単
に追加できる。
おいて、カウンタ130の出力にアドレス変換回路を追
加することにより、フラグカウンタ28のカウント数に
より部分書換するモードを変更することが可能である。
例えば、フラグがある数以下の時にはノンインターと
し、つまり、部分書換すべきラインを上から下へ順番に
出力し、それ以上のフラグが立つと数に応じて部分書換
時のインターレースモードを変える、つまり、部分書換
すべきラインをとびとびに出力するといった機能を簡単
に追加できる。
【0051】このように、本発明を実現するに当たり、
様々な方法が考えられ、ここで示した実施例に限定する
ものではない。
様々な方法が考えられ、ここで示した実施例に限定する
ものではない。
【0052】
【発明の効果】以上説明したように、本発明によれば、
画面全体を順番に書き換えるサイクルを実行する手段
と、CPU等ホスト側から表示内容に変更のあった部分
を表示更新するサイクルを実行する手段を設け、且つ前
記表示内容に変更のあった部分が、真に表示更新されて
ないことを示す手段を持ち、さらに、このどちらのサイ
クルを実行するかの条件を、前記表示内容に変更のあっ
た部分でまだ表示更新されてない部分の数によって決定
する手段を有することで、部分書換するデータかどうか
の識別をCPU等からのコマンドで行なう必要なく、ま
たリフレッシュレートを低下させることなく、書き換え
られたデータを直ちに表示することが可能になる。
画面全体を順番に書き換えるサイクルを実行する手段
と、CPU等ホスト側から表示内容に変更のあった部分
を表示更新するサイクルを実行する手段を設け、且つ前
記表示内容に変更のあった部分が、真に表示更新されて
ないことを示す手段を持ち、さらに、このどちらのサイ
クルを実行するかの条件を、前記表示内容に変更のあっ
た部分でまだ表示更新されてない部分の数によって決定
する手段を有することで、部分書換するデータかどうか
の識別をCPU等からのコマンドで行なう必要なく、ま
たリフレッシュレートを低下させることなく、書き換え
られたデータを直ちに表示することが可能になる。
【0053】更に、前記表示内容に変更のあった部分
が、真に表示更新されてないことを示すために、表示内
容に変更があるとその部分に対応するフラグを立て、そ
の部分が表示更新されるとフラグを落とす手段を持ち、
前記フラグの立っている場所を検索する手段を持つこと
で、部分書換を行なう順番を的確に検索することが出
来、違和感無く表示品位を高めることが出来る。
が、真に表示更新されてないことを示すために、表示内
容に変更があるとその部分に対応するフラグを立て、そ
の部分が表示更新されるとフラグを落とす手段を持ち、
前記フラグの立っている場所を検索する手段を持つこと
で、部分書換を行なう順番を的確に検索することが出
来、違和感無く表示品位を高めることが出来る。
【0054】従って、FLCディスプレイを用いるシス
テムのソフトウェア等の仕様を一切変更せずに、画面表
示を図形やカーソルの移動にも応答性高く追従させる事
が出来るようになり、さらにFLCの特性を十二分に活
用した良好な表示を行なうこともできる。また、システ
ムからみた相異なる表示体のそれぞれの互換性も保たれ
る。しかも単純な回路構成で実現されるので、廉価にし
て高速の表示制御を行なう事が可能となる。
テムのソフトウェア等の仕様を一切変更せずに、画面表
示を図形やカーソルの移動にも応答性高く追従させる事
が出来るようになり、さらにFLCの特性を十二分に活
用した良好な表示を行なうこともできる。また、システ
ムからみた相異なる表示体のそれぞれの互換性も保たれ
る。しかも単純な回路構成で実現されるので、廉価にし
て高速の表示制御を行なう事が可能となる。
【図1】本発明の一実施例の表示制御装置を組み込んだ
情報処理装置全体のブロック構成図、
情報処理装置全体のブロック構成図、
【図2】本発明の一実施例としてのFLCDインターフ
ェースの構成を示すブロック図、
ェースの構成を示すブロック図、
【図3】上記FLCDインターフェースの基本的動作を
説明するためのタイミングチャート、
説明するためのタイミングチャート、
【図4】表示モード制御回路の一例を示すブロック図、
【図5】FLCDインターフェースの動作を説明するた
めのフローチャート、
めのフローチャート、
【図6】表示モード制御回路の他の実施例を示すブロッ
ク図、
ク図、
【図7】フラグメモリの構成例を示すブロック図、
【図8】フラグアドレス発生回路をFIFOで実施した
例を示すブロック図、
例を示すブロック図、
【図9】フラグアドレス発生回路をカウンタで実施した
例を示すブロック図、
例を示すブロック図、
【図10】フラグメモリの構成例におけるタイミングチ
ャート、
ャート、
【図11】フラグアドレス発生回路をFIFOで実施し
た時のタイミングチャート、
た時のタイミングチャート、
【図12】フラグアドレス発生回路をカウンタで実施し
た時のタイミングチャートである。
た時のタイミングチャートである。
1CPU 2 システムバス 3 メインメモリ 4DMAC 5LANインターフェース 6LAN 7I/O 8 ハードディスク 9 フロッピーディスク 10 ディスクインターフェース 11 プリンタ 12 スキャナ 13 スキャナ/プリンタインターフェース 14 キーボード 15 マウス 16 キーインターフェース 17 FLCD 18 FLCDインターフェース 19 アドレスバスドライバ 20 コントロールバスドライバ 21 データバスドライバ 22 ラインアドレス変換回路 23 アドレスセレクタ 24 ビデオメモリ 26 ドライバレシーバ 27 表示モード制御回路 28 フラグカウンタ 29 リフレッシュカウンタ 30 リフレッシュアドレス発生回路 31 ラインアドレスセレクタ 32 フラグメモリ 33 フラグアドレス発生回路 34 アドレス変換回路 35 アドレス/データ合成回路 36 データトランスファ要求 37 CPUの書き込みライン 38 フラグカウンタ値 39 出力ラインアドレス 40 全面リフレッシュ/部分書換指示信号 41 比較器 42 比較回路 43〜46 フラグカウンタ値の段階信号 47 表示モードテーブル 48 パラメータ決定回路 101 アービター 102 アクセス種別信号 103 セレクタ 104 メモリ 105 比較器 106 メモリアクセス制御回路 107 CPU/ライン信号 108 フラグライト信号 109 フラグアドレスサイクル信号 110 フラグチェック回路 111 フラグリード信号 112 フラグON判定回路 120 FIFO 121 FIFO制御回路 130 カウンター 131 カウンター制御回路 132 カウンター設定値
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山梨 能嗣 東京都大田区下丸子3丁目30番2号キヤノ ン株式会社内
Claims (2)
- 【請求項1】 画素の表示状態を部分的に変更可能な表
示装置の表示制御において、前記表示装置の画面全体の
表示を更新する第1の更新手段と、表示内容に変更があ
り且つ未更新の部分を更新する第2の更新手段と、前記
第1の更新手段と第2の更新手段を前記表示内容に変更
があり且つ未更新の部分の数に応じて実行する実行手段
とを具えたことを特徴とする表示制御装置。 - 【請求項2】 表示内容に変更が有り且つ未更新の部分
を更新する手段と、表示装置への表示内容に変更が発生
したことを検出して該変更情報を記録する手段と、表示
装置の表示内容を更新したことを検出して該変更情報を
消す手段を持ち、表示装置の表示位置に対応した位置情
報を発生する手段から得られる該位置情報と該変更情報
とにより未更新の部分を更新する手段を具えたことを特
徴とする表示制御装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04335792A JP3262361B2 (ja) | 1992-02-28 | 1992-02-28 | 表示制御装置及び方法 |
DE69313161T DE69313161T2 (de) | 1992-02-28 | 1993-02-26 | Verfahren und Einrichtung zur Kontrolle einer Anzeigeeinheit |
EP93301471A EP0558342B1 (en) | 1992-02-28 | 1993-02-26 | Display control apparatus and method |
US08/436,596 US5717420A (en) | 1992-02-28 | 1995-05-08 | Display control apparatus and method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04335792A JP3262361B2 (ja) | 1992-02-28 | 1992-02-28 | 表示制御装置及び方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05241547A true JPH05241547A (ja) | 1993-09-21 |
JP3262361B2 JP3262361B2 (ja) | 2002-03-04 |
Family
ID=12661605
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04335792A Expired - Fee Related JP3262361B2 (ja) | 1992-02-28 | 1992-02-28 | 表示制御装置及び方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3262361B2 (ja) |
-
1992
- 1992-02-28 JP JP04335792A patent/JP3262361B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP3262361B2 (ja) | 2002-03-04 |
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