JPH05234360A - 強誘電体メモリ装置 - Google Patents
強誘電体メモリ装置Info
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- JPH05234360A JPH05234360A JP4033648A JP3364892A JPH05234360A JP H05234360 A JPH05234360 A JP H05234360A JP 4033648 A JP4033648 A JP 4033648A JP 3364892 A JP3364892 A JP 3364892A JP H05234360 A JPH05234360 A JP H05234360A
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Abstract
(57)【要約】
【目的】強誘電体キャパシタの膜疲労を抑制し、長時間
にわたる安定した動作を確保する。 【構成】例えば、強誘電体キャパシタ１00に「０」を書
き込む場合において、ビット線ＢＬ0を０［Ｖ］にする
場合、擬似ドライブ線・ビット線短絡手段２０00によっ
て、擬似ドライブ線ＤＤＬとビット線ＢＬ0とを短絡
し、ビット線ＢＬ0の電圧を擬似ドライブ線ＤＤＬの電
圧と同様に変動させ、ドライブ線ＤＬ0の電圧がビット
線ＢＬ0の電圧よりも高くならないように制御する。
にわたる安定した動作を確保する。 【構成】例えば、強誘電体キャパシタ１00に「０」を書
き込む場合において、ビット線ＢＬ0を０［Ｖ］にする
場合、擬似ドライブ線・ビット線短絡手段２０00によっ
て、擬似ドライブ線ＤＤＬとビット線ＢＬ0とを短絡
し、ビット線ＢＬ0の電圧を擬似ドライブ線ＤＤＬの電
圧と同様に変動させ、ドライブ線ＤＬ0の電圧がビット
線ＢＬ0の電圧よりも高くならないように制御する。
Description
【０００１】
【産業上の利用分野】本発明は、強誘電体キャパシタを
メモリ素子として構成される強誘電体メモリ装置（ＦＥ
ＲＡＭ：ferroelectric random access memory）に関す
る。
メモリ素子として構成される強誘電体メモリ装置（ＦＥ
ＲＡＭ：ferroelectric random access memory）に関す
る。
【０００２】
【従来の技術】従来、強誘電体メモリ装置として、図８
にその要部を示すようなものが提案されている。
にその要部を示すようなものが提案されている。
【０００３】図中、１00、１01・・・１nmはメモリ素子
をなす強誘電体キャパシタ、２00、２01・・・２nmは転
送ゲートをなすｎＭＯＳトランジスタ、ＷＬ0、ＷＬ1・
・・ＷＬnはワード線、ＤＬ0、ＤＬ1・・・ＤＬnはドラ
イブ線、ＢＬ0、ＢＬ0バー・・・ＢＬmバーはビット線
である。
をなす強誘電体キャパシタ、２00、２01・・・２nmは転
送ゲートをなすｎＭＯＳトランジスタ、ＷＬ0、ＷＬ1・
・・ＷＬnはワード線、ＤＬ0、ＤＬ1・・・ＤＬnはドラ
イブ線、ＢＬ0、ＢＬ0バー・・・ＢＬmバーはビット線
である。
【０００４】また、３はワード線ＷＬ0、ＷＬ1・・・Ｗ
Ｌnの選択を行うワード線デコーダ、４はワード線Ｗ
Ｌ0、ＷＬ1・・・ＷＬnの駆動を行うワード線ドライ
バ、５はドライブ線ＤＬ0、ＤＬ1・・・ＤＬnの選択を
行うドライブ線デコーダ、６はドライブ線ＤＬ0、ＤＬ1
・・・ＤＬnの駆動を行うドライブ線ドライバ、７0、７
1・・・７mはセンスアンプ、８はデータ入出力回路、９
はデータ入出力端子である。
Ｌnの選択を行うワード線デコーダ、４はワード線Ｗ
Ｌ0、ＷＬ1・・・ＷＬnの駆動を行うワード線ドライ
バ、５はドライブ線ＤＬ0、ＤＬ1・・・ＤＬnの選択を
行うドライブ線デコーダ、６はドライブ線ＤＬ0、ＤＬ1
・・・ＤＬnの駆動を行うドライブ線ドライバ、７0、７
1・・・７mはセンスアンプ、８はデータ入出力回路、９
はデータ入出力端子である。
【０００５】かかる強誘電体メモリ装置は、いわゆる不
揮発性メモリとして使用することも、また、いわゆるＤ
ＲＡＭ（dynamic random access memory）として使用す
ることもできる。
揮発性メモリとして使用することも、また、いわゆるＤ
ＲＡＭ（dynamic random access memory）として使用す
ることもできる。
【０００６】不揮発性メモリとして使用する場合には、
強誘電体キャパシタ１00、１01・・・１nmが有している
図９に示すようなヒステリシス特性（履歴曲線）が利用
される。
強誘電体キャパシタ１00、１01・・・１nmが有している
図９に示すようなヒステリシス特性（履歴曲線）が利用
される。
【０００７】ここに、例えば、強誘電体キャパシタ１00
に「１」を書き込む場合には、ドライブ線ＤＬ0を０
［Ｖ］とした状態で、ｎＭＯＳトランジスタ２00をオン
状態とし、ビット線ＢＬ0を５［Ｖ］に上昇させて、強
誘電体キャパシタ１00の分極状態を、図９上、Ｂ点に位
置させる。
に「１」を書き込む場合には、ドライブ線ＤＬ0を０
［Ｖ］とした状態で、ｎＭＯＳトランジスタ２00をオン
状態とし、ビット線ＢＬ0を５［Ｖ］に上昇させて、強
誘電体キャパシタ１00の分極状態を、図９上、Ｂ点に位
置させる。
【０００８】その後、ビット線ＢＬ0を０［Ｖ］にし
て、強誘電体キャパシタ１00の分極状態を、図９上、Ｃ
点に移動させ、強誘電体キャパシタ１00をプラスの残留
分極状態とし、続いて、ｎＭＯＳトランジスタ２00をオ
フ状態とする。これによって、「１」の書込みが終了す
る。
て、強誘電体キャパシタ１00の分極状態を、図９上、Ｃ
点に移動させ、強誘電体キャパシタ１00をプラスの残留
分極状態とし、続いて、ｎＭＯＳトランジスタ２00をオ
フ状態とする。これによって、「１」の書込みが終了す
る。
【０００９】これに対して、強誘電体キャパシタ１00に
「０」を書き込む場合には、ビット線ＢＬ0を０［Ｖ］
とした状態で、ｎＭＯＳトランジスタ２00をオン状態と
し、ドライブ線ＤＬ0を５［Ｖ］に上昇させて、強誘電
体キャパシタ１00の分極状態を、図９上、Ｄ点に位置さ
せる。
「０」を書き込む場合には、ビット線ＢＬ0を０［Ｖ］
とした状態で、ｎＭＯＳトランジスタ２00をオン状態と
し、ドライブ線ＤＬ0を５［Ｖ］に上昇させて、強誘電
体キャパシタ１00の分極状態を、図９上、Ｄ点に位置さ
せる。
【００１０】その後、ドライブ線ＤＬ0を０［Ｖ］に戻
し、強誘電体キャパシタ１00の分極状態を、図９上、Ｅ
点に移動させ、強誘電体キャパシタ１00をマイナスの残
留分極状態とし、続いて、ｎＭＯＳトランジスタ２00を
オフ状態とする。これによって、「０」の書込みが終了
する。
し、強誘電体キャパシタ１00の分極状態を、図９上、Ｅ
点に移動させ、強誘電体キャパシタ１00をマイナスの残
留分極状態とし、続いて、ｎＭＯＳトランジスタ２00を
オフ状態とする。これによって、「０」の書込みが終了
する。
【００１１】また、ＤＲＡＭとして使用する場合には、
従来のＤＲＡＭの場合と同様に動作させることになる。
即ち、例えば、強誘電体キャパシタ１00に「１」を書き
込む場合には、次のようにする。
従来のＤＲＡＭの場合と同様に動作させることになる。
即ち、例えば、強誘電体キャパシタ１00に「１」を書き
込む場合には、次のようにする。
【００１２】ドライブ線ＤＬ0を０［Ｖ］とした状態
で、ｎＭＯＳトランジスタ２00をオン状態とし、ビット
線ＢＬ0を５［Ｖ］に上昇させて、強誘電体キャパシタ
１00のビット線側の電極、即ち、蓄積電極が５［Ｖ］と
なるように強誘電体キャパシタ１00に対する充電を行
い、ｎＭＯＳトランジスタ２00をオフ状態とする。これ
によって、「１」の書込みが終了する。この場合、強誘
電体キャパシタ１00の分極状態は、結果的に、図９上、
Ｂ点に位置することになる。
で、ｎＭＯＳトランジスタ２00をオン状態とし、ビット
線ＢＬ0を５［Ｖ］に上昇させて、強誘電体キャパシタ
１00のビット線側の電極、即ち、蓄積電極が５［Ｖ］と
なるように強誘電体キャパシタ１00に対する充電を行
い、ｎＭＯＳトランジスタ２00をオフ状態とする。これ
によって、「１」の書込みが終了する。この場合、強誘
電体キャパシタ１00の分極状態は、結果的に、図９上、
Ｂ点に位置することになる。
【００１３】これに対して、強誘電体キャパシタ１00に
「０」を書き込む場合には、ドライブ線ＤＬ0を０
［Ｖ］とした状態で、ｎＭＯＳトランジスタ２00をオン
状態とすると共にビット線ＢＬ0を０［Ｖ］にし、強誘
電体キャパシタ１00のドライブ線側の電極、即ち、対向
電極が０［Ｖ］となるように強誘電体キャパシタ１00の
放電を行い、ｎＭＯＳトランジスタ２00をオフ状態とす
る。これによって、「０」の書込みが終了する。この場
合、強誘電体キャパシタ１00の分極状態は、結果的に、
図９上、Ｃ点に位置することになる。
「０」を書き込む場合には、ドライブ線ＤＬ0を０
［Ｖ］とした状態で、ｎＭＯＳトランジスタ２00をオン
状態とすると共にビット線ＢＬ0を０［Ｖ］にし、強誘
電体キャパシタ１00のドライブ線側の電極、即ち、対向
電極が０［Ｖ］となるように強誘電体キャパシタ１00の
放電を行い、ｎＭＯＳトランジスタ２00をオフ状態とす
る。これによって、「０」の書込みが終了する。この場
合、強誘電体キャパシタ１00の分極状態は、結果的に、
図９上、Ｃ点に位置することになる。
【００１４】
【発明が解決しようとする課題】ここに、かかる従来の
強誘電体メモリ装置をＤＲＡＭとして使用する場合にお
いて、例えば、強誘電体キャパシタ１00に「１」が書き
込まれている場合に、この強誘電体キャパシタ１00に
「０」を書き込み、その後、再び「１」を書き込む場合
について検討する。
強誘電体メモリ装置をＤＲＡＭとして使用する場合にお
いて、例えば、強誘電体キャパシタ１00に「１」が書き
込まれている場合に、この強誘電体キャパシタ１00に
「０」を書き込み、その後、再び「１」を書き込む場合
について検討する。
【００１５】この場合、ｎＭＯＳトランジスタ２00をオ
ン状態として、ビット線ＢＬ0を０［Ｖ］にした場合、
ドライブ線ＤＬ0の電圧が０［Ｖ］に維持されていれ
ば、強誘電体キャパシタ１00の分極状態は、図９上、Ｂ
点からＣ点に移動することになる。
ン状態として、ビット線ＢＬ0を０［Ｖ］にした場合、
ドライブ線ＤＬ0の電圧が０［Ｖ］に維持されていれ
ば、強誘電体キャパシタ１00の分極状態は、図９上、Ｂ
点からＣ点に移動することになる。
【００１６】しかし、ドライブ線ＤＬ0には、図１０に
示すように、ドライブ線ドライバ６内の抵抗成分１０及
びキャパシタ成分１１が接続されているので、他のセル
を駆動する場合にドライブ線ＤＬ0に流れる電流によっ
てドライブ線ＤＬ0の電圧に変動が生じ、ビット線ＢＬ0
を０［Ｖ］にした場合、強誘電体キャパシタ１00の残留
分極状態は、図１１、図１２に示すようにＦ点又はＧ点
となってしまう場合がある。
示すように、ドライブ線ドライバ６内の抵抗成分１０及
びキャパシタ成分１１が接続されているので、他のセル
を駆動する場合にドライブ線ＤＬ0に流れる電流によっ
てドライブ線ＤＬ0の電圧に変動が生じ、ビット線ＢＬ0
を０［Ｖ］にした場合、強誘電体キャパシタ１00の残留
分極状態は、図１１、図１２に示すようにＦ点又はＧ点
となってしまう場合がある。
【００１７】なお、図１１は、ドライブ線ＤＬ0の電圧
がマイナス側にΔＶだけ変動した場合、即ち、ドライブ
線ＤＬ0の電圧がビット線ＢＬ0の電圧よりも低く、０
［Ｖ］以下となった場合を示している。
がマイナス側にΔＶだけ変動した場合、即ち、ドライブ
線ＤＬ0の電圧がビット線ＢＬ0の電圧よりも低く、０
［Ｖ］以下となった場合を示している。
【００１８】また、図１２は、ドライブ線ＤＬ0の電圧
がプラス側にΔＶだけ変動した場合、即ち、ドライブ線
ＤＬ0の電圧がビット線ＢＬ0の電圧よりも高く、０
［Ｖ］以上となった場合を示している。
がプラス側にΔＶだけ変動した場合、即ち、ドライブ線
ＤＬ0の電圧がビット線ＢＬ0の電圧よりも高く、０
［Ｖ］以上となった場合を示している。
【００１９】その後、再び、強誘電体キャパシタ１00に
「１」を書き込む場合において、強誘電体キャパシタ１
00の分極点がＧ点にある場合には、履歴曲線ＡＧとは大
きく異なる履歴曲線１２を描いてＢ点に移動することに
なるので、強誘電体キャパシタ１00には無視できない膜
疲労が発生し、長時間にわたる安定した動作を確保する
ことができなくなる。
「１」を書き込む場合において、強誘電体キャパシタ１
00の分極点がＧ点にある場合には、履歴曲線ＡＧとは大
きく異なる履歴曲線１２を描いてＢ点に移動することに
なるので、強誘電体キャパシタ１00には無視できない膜
疲労が発生し、長時間にわたる安定した動作を確保する
ことができなくなる。
【００２０】ここに、図８に示す従来の強誘電体メモリ
装置においては、強誘電体キャパシタ１00、１01・・・
１nmについて、かかる膜疲労が問題となっており、その
対策が要請されていた。
装置においては、強誘電体キャパシタ１00、１01・・・
１nmについて、かかる膜疲労が問題となっており、その
対策が要請されていた。
【００２１】なお、強誘電体キャパシタ１00の分極点が
Ｃ点又はＦ点にある場合には、強誘電体キャパシタ１00
の分極点は、履歴曲線ＢＣ又はＢＦ上をほぼ逆に戻って
Ｂ点に移動することになるので、強誘電体キャパシタ１
00に無視できないような膜疲労（非誘電率劣化）は発生
せず、問題は生じない。
Ｃ点又はＦ点にある場合には、強誘電体キャパシタ１00
の分極点は、履歴曲線ＢＣ又はＢＦ上をほぼ逆に戻って
Ｂ点に移動することになるので、強誘電体キャパシタ１
00に無視できないような膜疲労（非誘電率劣化）は発生
せず、問題は生じない。
【００２２】本発明は、かかる点に鑑み、強誘電体キャ
パシタの膜疲労を抑制し、長時間にわたる安定した動作
を確保できるようにした強誘電体メモリ装置を提供する
ことを目的とする。
パシタの膜疲労を抑制し、長時間にわたる安定した動作
を確保できるようにした強誘電体メモリ装置を提供する
ことを目的とする。
【００２３】
【課題を解決するための手段】本発明による強誘電体メ
モリ装置は、ワード線を介してオン、オフ状態が制御さ
れる転送ゲートを介してビット線に接続された蓄積電極
と、ドライブ線に接続された対向電極との間に挟まれた
強誘電体キャパシタをメモリ素子としてなる強誘電体メ
モリ装置を改良するものであり、書込み時、ビット線の
電圧をＬレベルにした場合、ドライブ線の電圧がビット
線の電圧よりも高くならないようにドライブ線とビット
線との間の電圧を制御するドライブ線・ビット線間電圧
制御手段を設けて構成するというものである。
モリ装置は、ワード線を介してオン、オフ状態が制御さ
れる転送ゲートを介してビット線に接続された蓄積電極
と、ドライブ線に接続された対向電極との間に挟まれた
強誘電体キャパシタをメモリ素子としてなる強誘電体メ
モリ装置を改良するものであり、書込み時、ビット線の
電圧をＬレベルにした場合、ドライブ線の電圧がビット
線の電圧よりも高くならないようにドライブ線とビット
線との間の電圧を制御するドライブ線・ビット線間電圧
制御手段を設けて構成するというものである。
【００２４】
【作用】本発明においては、ドライブ線・ビット線間電
圧制御手段を設け、書込み時、ビット線の電圧をＬレベ
ルにした場合、ドライブ線の電圧がビット線の電圧より
も高くならないように制御するとしているので、強誘電
体キャパシタの膜疲労を抑制することができる。
圧制御手段を設け、書込み時、ビット線の電圧をＬレベ
ルにした場合、ドライブ線の電圧がビット線の電圧より
も高くならないように制御するとしているので、強誘電
体キャパシタの膜疲労を抑制することができる。
【００２５】
【実施例】以下、図１〜図７を参照して、本発明の第１
実施例〜第３実施例について説明する。なお、これら図
１〜図７において、図８に対応する部分には同一符号を
付し、その重複説明は省略する。
実施例〜第３実施例について説明する。なお、これら図
１〜図７において、図８に対応する部分には同一符号を
付し、その重複説明は省略する。
【００２６】第１実施例・・図１〜図５ 図１は本発明の第１実施例の要部を示す回路図であり、
本実施例は、擬似ドライブ線を備えてなるドライブ線・
ビット線間電圧制御手段１５を設け、その他について
は、図８に示す従来の強誘電体メモリ装置と同様に構成
したものである。
本実施例は、擬似ドライブ線を備えてなるドライブ線・
ビット線間電圧制御手段１５を設け、その他について
は、図８に示す従来の強誘電体メモリ装置と同様に構成
したものである。
【００２７】ここに、ドライブ線・ビット線間電圧制御
手段１５において、１６0、１６1は擬似メモリ素子をな
す強誘電体キャパシタ、１７0、１７1は擬似転送ゲート
をなすｎＭＯＳトランジスタである。
手段１５において、１６0、１６1は擬似メモリ素子をな
す強誘電体キャパシタ、１７0、１７1は擬似転送ゲート
をなすｎＭＯＳトランジスタである。
【００２８】また、ＤＷＬは擬似ワード線、１８は擬似
ワード線ＤＷＬを駆動する擬似ワード線ドライバ、ＤＤ
Ｌは擬似ドライブ線、１９は擬似ドライブ線ＤＤＬを駆
動する擬似ドライブ線ドライバである。
ワード線ＤＷＬを駆動する擬似ワード線ドライバ、ＤＤ
Ｌは擬似ドライブ線、１９は擬似ドライブ線ＤＤＬを駆
動する擬似ドライブ線ドライバである。
【００２９】また、２０00、２０01、２０10、２０11は
擬似ドライブ線・ビット線短絡手段、ＣＬは擬似ドライ
ブ線・ビット線短絡手段２０00、２０01、２０10、２０
11のオン、オフ動作を制御するためのコントロール線、
２１はコントロール線ＣＬを駆動するコントロール線ド
ライバである。
擬似ドライブ線・ビット線短絡手段、ＣＬは擬似ドライ
ブ線・ビット線短絡手段２０00、２０01、２０10、２０
11のオン、オフ動作を制御するためのコントロール線、
２１はコントロール線ＣＬを駆動するコントロール線ド
ライバである。
【００３０】なお、擬似ドライブ線・ビット線短絡手段
２０00、２０01、２０10、２０11は同一の回路構成とさ
れており、擬似ドライブ線・ビット線短絡手段２０00を
代表して示すと、図２に示すように構成されている。図
中、２２はｐＭＯＳトランジスタ、２３はｎＭＯＳトラ
ンジスタである。
２０00、２０01、２０10、２０11は同一の回路構成とさ
れており、擬似ドライブ線・ビット線短絡手段２０00を
代表して示すと、図２に示すように構成されている。図
中、２２はｐＭＯＳトランジスタ、２３はｎＭＯＳトラ
ンジスタである。
【００３１】この擬似ドライブ線・ビット線短絡手段２
０00においては、ビット線ＢＬ0が５［Ｖ］の場合、ｐ
ＭＯＳトランジスタ２２は、オン状態とはならないの
で、ｎＭＯＳトランジスタ２３もオン状態とはならず、
擬似ドライブ線ＤＤＬとビット線ＢＬ0とは短絡されな
い。
０00においては、ビット線ＢＬ0が５［Ｖ］の場合、ｐ
ＭＯＳトランジスタ２２は、オン状態とはならないの
で、ｎＭＯＳトランジスタ２３もオン状態とはならず、
擬似ドライブ線ＤＤＬとビット線ＢＬ0とは短絡されな
い。
【００３２】これに対して、ビット線ＢＬ0が０［Ｖ］
の場合、ｐＭＯＳトランジスタ２２はオン状態となり、
この場合、コントロール線ＣＬが５［Ｖ］だと、ｎＭＯ
Ｓトランジスタ２３はオン状態となり、擬似ドライブ線
ＤＤＬとビット線ＢＬ0とが短絡される。
の場合、ｐＭＯＳトランジスタ２２はオン状態となり、
この場合、コントロール線ＣＬが５［Ｖ］だと、ｎＭＯ
Ｓトランジスタ２３はオン状態となり、擬似ドライブ線
ＤＤＬとビット線ＢＬ0とが短絡される。
【００３３】なお、ビット線ＢＬ0が０［Ｖ］で、ｐＭ
ＯＳトランジスタ２２がオン状態とされても、コントロ
ール線ＣＬが０［Ｖ］だと、ｎＭＯＳトランジスタ２３
はオン状態とはならず、この場合も、擬似ドライブ線Ｄ
ＤＬとビット線ＢＬ0とは短絡されない。
ＯＳトランジスタ２２がオン状態とされても、コントロ
ール線ＣＬが０［Ｖ］だと、ｎＭＯＳトランジスタ２３
はオン状態とはならず、この場合も、擬似ドライブ線Ｄ
ＤＬとビット線ＢＬ0とは短絡されない。
【００３４】そこで、この第１実施例においては、これ
をＤＲＡＭとして使用する場合において、読出しを行う
場合、コントロール線ＣＬは０［Ｖ］にされ、擬似ドラ
イブ線・ビット線短絡手段２０00、２０01、２０10、２
０11はオン状態とはならない状態とされる。
をＤＲＡＭとして使用する場合において、読出しを行う
場合、コントロール線ＣＬは０［Ｖ］にされ、擬似ドラ
イブ線・ビット線短絡手段２０00、２０01、２０10、２
０11はオン状態とはならない状態とされる。
【００３５】これに対し、ＤＲＡＭとして使用する場合
において、書込みを行う場合には、図３に示すように、
擬似ドライブ線ＤＤＬが０［Ｖ］、コントロール線ＣＬ
が５［Ｖ］とされる。
において、書込みを行う場合には、図３に示すように、
擬似ドライブ線ＤＤＬが０［Ｖ］、コントロール線ＣＬ
が５［Ｖ］とされる。
【００３６】ここに、例えば、強誘電体キャパシタ１00
に「０」が書き込まれる場合には、同じく図３に示すよ
うに、ワード線ＷＬ0が５［Ｖ］とされて、ｎＭＯＳト
ランジスタ２00がオン状態とされ、ビット線ＢＬ0が０
［Ｖ］にされる。
に「０」が書き込まれる場合には、同じく図３に示すよ
うに、ワード線ＷＬ0が５［Ｖ］とされて、ｎＭＯＳト
ランジスタ２00がオン状態とされ、ビット線ＢＬ0が０
［Ｖ］にされる。
【００３７】この場合、擬似ドライブ線・ビット線短絡
手段２０00では、ｐＭＯＳトランジスタ２２がオン状態
となるので、ｎＭＯＳトランジスタ２３もオン状態とな
り、擬似ドライブ線ＤＤＬとビット線ＢＬ0とが短絡さ
れる。
手段２０00では、ｐＭＯＳトランジスタ２２がオン状態
となるので、ｎＭＯＳトランジスタ２３もオン状態とな
り、擬似ドライブ線ＤＤＬとビット線ＢＬ0とが短絡さ
れる。
【００３８】この結果、擬似ドライブ線ＤＤＬに電圧変
動が生じると、ビット線ＢＬ0の電圧は擬似ドライブ線
ＤＤＬの電圧と同様に変動し、これによって、ドライブ
線ＤＬ0の電圧がビット線ＢＬ0の電圧よりも高くなるこ
とが防止される。他の強誘電体キャパシタ２01・・・２
nmを駆動する場合も同様のことが言える。
動が生じると、ビット線ＢＬ0の電圧は擬似ドライブ線
ＤＤＬの電圧と同様に変動し、これによって、ドライブ
線ＤＬ0の電圧がビット線ＢＬ0の電圧よりも高くなるこ
とが防止される。他の強誘電体キャパシタ２01・・・２
nmを駆動する場合も同様のことが言える。
【００３９】なお、強誘電体キャパシタ１00に「１」が
書き込まれる場合には、図４に示すように、ワード線Ｗ
Ｌ0が５［Ｖ］とされて、ｎＭＯＳトランジスタ２00が
オン状態とされ、ビット線ＢＬ0が５［Ｖ］にされる。
書き込まれる場合には、図４に示すように、ワード線Ｗ
Ｌ0が５［Ｖ］とされて、ｎＭＯＳトランジスタ２00が
オン状態とされ、ビット線ＢＬ0が５［Ｖ］にされる。
【００４０】この場合、擬似ドライブ線・ビット線短絡
手段２０00では、ｐＭＯＳトランジスタ２２はオン状態
とはならないので、ｎＭＯＳトランジスタ２３もオン状
態とはならず、擬似ドライブ線ＤＤＬとビット線ＢＬ0
とは短絡されない。この結果、「１」の書込みは、問題
なく、正常に行われる。
手段２０00では、ｐＭＯＳトランジスタ２２はオン状態
とはならないので、ｎＭＯＳトランジスタ２３もオン状
態とはならず、擬似ドライブ線ＤＤＬとビット線ＢＬ0
とは短絡されない。この結果、「１」の書込みは、問題
なく、正常に行われる。
【００４１】このように、この第１実施例によれば、書
込み時、ビット線の電圧を０［Ｖ］にした場合、ドライ
ブ線・ビット線間電圧制御手段１５によって、ドライブ
線の電圧がビット線の電圧よりも高くならないように制
御しているので、膜疲労を抑制でき、長時間にわたる安
定した動作を確保することができる。
込み時、ビット線の電圧を０［Ｖ］にした場合、ドライ
ブ線・ビット線間電圧制御手段１５によって、ドライブ
線の電圧がビット線の電圧よりも高くならないように制
御しているので、膜疲労を抑制でき、長時間にわたる安
定した動作を確保することができる。
【００４２】ちなみに、本発明者の実験によると、１０
10回の書き換えを行った場合、図８に示す従来の強誘電
体メモリ装置においては、約１５％の膜疲労が測定され
たが、この第１実施例の強誘電体メモリ装置において
は、膜披露を約５％に抑えることが確認された。
10回の書き換えを行った場合、図８に示す従来の強誘電
体メモリ装置においては、約１５％の膜疲労が測定され
たが、この第１実施例の強誘電体メモリ装置において
は、膜披露を約５％に抑えることが確認された。
【００４３】なお、擬似ドライブ線・ビット線短絡手段
２０00、２０01、２０10、２０11は、図５に示すよう
に、ｎＭＯＳトランジスタ２４00、２４01、２４10、２
４11のみで構成することもできる。
２０00、２０01、２０10、２０11は、図５に示すよう
に、ｎＭＯＳトランジスタ２４00、２４01、２４10、２
４11のみで構成することもできる。
【００４４】第２実施例・・図６ 図６は本発明の第２実施例の要部を示す回路図であり、
本実施例は、擬似ビット線を備えてなるドライブ線・ビ
ット線間電圧制御手段２５を設け、その他については、
図８に示す従来の強誘電体メモリ装置と同様に構成した
ものである。
本実施例は、擬似ビット線を備えてなるドライブ線・ビ
ット線間電圧制御手段２５を設け、その他については、
図８に示す従来の強誘電体メモリ装置と同様に構成した
ものである。
【００４５】ここに、ドライブ線・ビット線間電圧制御
手段２５において、ＤＢＬ、ＤＢＬバーは擬似ビット
線、２６00、２６01は擬似ビット線・ドライブ線短絡手
段である。
手段２５において、ＤＢＬ、ＤＢＬバーは擬似ビット
線、２６00、２６01は擬似ビット線・ドライブ線短絡手
段である。
【００４６】また、ＣＬ0、ＣＬ1は擬似ビット線・ドラ
イブ線短絡手段２６00、２６01のオン、オフ動作を制御
するためのコントロール線、２７はコントロール線ＣＬ
0、ＣＬ1を駆動するコントロール線ドライバ、２８は擬
似センスアンプである。
イブ線短絡手段２６00、２６01のオン、オフ動作を制御
するためのコントロール線、２７はコントロール線ＣＬ
0、ＣＬ1を駆動するコントロール線ドライバ、２８は擬
似センスアンプである。
【００４７】この第２実施例においては、例えば、強誘
電体キャパシタ１00に「１」を書き込む場合において、
ビット線ＢＬ0を０［Ｖ］にした場合に、擬似ビット線
・ドライブ線短絡手段２６00がオン状態とされる。
電体キャパシタ１00に「１」を書き込む場合において、
ビット線ＢＬ0を０［Ｖ］にした場合に、擬似ビット線
・ドライブ線短絡手段２６00がオン状態とされる。
【００４８】この第２実施例においては、これをＤＲＡ
Ｍとして使用する場合において、強誘電体キャパシタに
「０」を書き込む場合、ドライブ線は、擬似ビット線を
通じて並列接続されるので、ドライブ線の抵抗が低下
し、ドライブ線の電圧がビット線の電圧よりも高くなる
ことを防止できる。
Ｍとして使用する場合において、強誘電体キャパシタに
「０」を書き込む場合、ドライブ線は、擬似ビット線を
通じて並列接続されるので、ドライブ線の抵抗が低下
し、ドライブ線の電圧がビット線の電圧よりも高くなる
ことを防止できる。
【００４９】このように、この第２実施例によれば、書
込み時、ビット線の電圧を０［Ｖ］にした場合、ドライ
ブ線・ビット線間電圧制御手段２５によって、ドライブ
線の電圧がビット線の電圧よりも高くならないように制
御しているので、強誘電体キャパシタの膜疲労を抑制で
き、長時間にわたる安定した動作を確保することができ
る。
込み時、ビット線の電圧を０［Ｖ］にした場合、ドライ
ブ線・ビット線間電圧制御手段２５によって、ドライブ
線の電圧がビット線の電圧よりも高くならないように制
御しているので、強誘電体キャパシタの膜疲労を抑制で
き、長時間にわたる安定した動作を確保することができ
る。
【００５０】第３実施例・・図７ 図７は、本発明の第３実施例の要部を示す回路図であ
り、本実施例は、センスアンプ７0、７1・・・７mの接
地端子２９0、２９1・・・２９mと接地との間にダイオ
ード３０0、３０1・・・３０mを順方向に接続し、その
他については、図８に示す従来の強誘電体メモリ装置と
同様に構成したものである。
り、本実施例は、センスアンプ７0、７1・・・７mの接
地端子２９0、２９1・・・２９mと接地との間にダイオ
ード３０0、３０1・・・３０mを順方向に接続し、その
他については、図８に示す従来の強誘電体メモリ装置と
同様に構成したものである。
【００５１】この第３実施例においては、これをＤＲＡ
Ｍとして使用する場合において、例えば、強誘電体キャ
パシタ１00に「０」を書き込む場合に、ビット線ＢＬ0
を０［Ｖ］側に下降させた場合、ビット線ＢＬ0は０
［Ｖ］とはならず、ダイオード３０0の順方向電圧分だ
け高くなる。
Ｍとして使用する場合において、例えば、強誘電体キャ
パシタ１00に「０」を書き込む場合に、ビット線ＢＬ0
を０［Ｖ］側に下降させた場合、ビット線ＢＬ0は０
［Ｖ］とはならず、ダイオード３０0の順方向電圧分だ
け高くなる。
【００５２】この結果、ドライブ線ＤＬ0の電圧が変動
して、０［Ｖ］以上となったとしても、なお、ビット線
ＢＬ0の電圧は、ドライブ線ＤＬ0の電圧よりも高く維持
される。
して、０［Ｖ］以上となったとしても、なお、ビット線
ＢＬ0の電圧は、ドライブ線ＤＬ0の電圧よりも高く維持
される。
【００５３】このように、この第３実施例においても、
第１実施例と同様に、ドライブ線の電圧がビット線の電
圧よりも高くなることを防止でき、強誘電体キャパシタ
の膜疲労を抑制し、長時間にわたる安定した動作を確保
することができる。
第１実施例と同様に、ドライブ線の電圧がビット線の電
圧よりも高くなることを防止でき、強誘電体キャパシタ
の膜疲労を抑制し、長時間にわたる安定した動作を確保
することができる。
【００５４】
【発明の効果】以上のように、本発明によれば、ドライ
ブ線・ビット線間電圧制御手段を設け、書込み時、ビッ
ト線の電圧をＬレベルにした場合、ドライブ線の電圧が
ビット線の電圧よりも高くならないように制御するとし
ているので、強誘電体キャパシタの膜疲労を抑制し、長
時間にわたる安定した動作を確保することができる。
ブ線・ビット線間電圧制御手段を設け、書込み時、ビッ
ト線の電圧をＬレベルにした場合、ドライブ線の電圧が
ビット線の電圧よりも高くならないように制御するとし
ているので、強誘電体キャパシタの膜疲労を抑制し、長
時間にわたる安定した動作を確保することができる。
【図１】本発明の第１実施例の要部を示す回路図であ
る。
る。
【図２】本発明の第１実施例が設けている擬似ドライブ
線・ビット線短絡手段を示す回路図である。
線・ビット線短絡手段を示す回路図である。
【図３】本発明の第１実施例の動作を説明するための回
路図である。
路図である。
【図４】本発明の第１実施例の動作を説明するための回
路図である。
路図である。
【図５】本発明の第１実施例が設けている擬似ドライブ
線・ビット線短絡手段の他の構成例を示す回路図であ
る。
線・ビット線短絡手段の他の構成例を示す回路図であ
る。
【図６】本発明の第２実施例の要部を示す回路図であ
る。
る。
【図７】本発明の第３実施例の要部を示す回路図であ
る。
る。
【図８】従来の強誘電体メモリ装置の一例の要部を示す
回路図である。
回路図である。
【図９】強誘電体キャパシタのヒステリシス特性を示す
図である。
図である。
【図１０】ドライブ線に接続されている抵抗成分及びキ
ャパシタ成分を示す図である。
ャパシタ成分を示す図である。
【図１１】ドライブ線の電圧が変動し、０［Ｖ］以下に
なった場合における強誘電体キャパシタの残留分極状態
を説明するための図である。
なった場合における強誘電体キャパシタの残留分極状態
を説明するための図である。
【図１２】ドライブ線の電圧が変動し、０［Ｖ］以上に
なった場合における強誘電体キャパシタの残留分極状態
及び図８に示す従来の強誘電体メモリ装置が有している
問題点を説明するための図である。
なった場合における強誘電体キャパシタの残留分極状態
及び図８に示す従来の強誘電体メモリ装置が有している
問題点を説明するための図である。
ＤＷＬ 擬似ワード線 ＤＤＬ 擬似ドライブ線 ＣＬ コントロール線
Claims (4)
- 【請求項１】ワード線を介してオン、オフ状態が制御さ
れる転送ゲートを介してビット線に接続された蓄積電極
と、ドライブ線に接続された対向電極との間に挟まれた
強誘電体キャパシタをメモリ素子としてなる強誘電体メ
モリ装置において、 書込み時、前記ビット線の電圧をＬレベルにした場合、
前記ドライブ線の電圧が前記ビット線の電圧よりも高く
ならないように前記ドライブ線と前記ビット線との間の
電圧を制御するドライブ線・ビット線間電圧制御手段を
設けて構成されていることを特徴とする強誘電体メモリ
装置。 - 【請求項２】前記ドライブ線・ビット線間電圧制御手段
は、擬似ドライブ線と、該擬似ドライブ線と前記ビット
線とを短絡する擬似ドライブ線・ビット線短絡手段と、
書込み時、前記ビット線の電圧をＬレベルにした場合、
前記擬似ドライブ線・ビット線短絡手段がオン状態とな
るように前記擬似ドライブ線・ビット線短絡手段を制御
する擬似ドライブ線・ビット線短絡制御手段とを設けて
構成されていることを特徴とする請求項１記載の強誘電
体メモリ装置。 - 【請求項３】前記ドライブ線・ビット線間電圧制御手段
は、擬似ビット線と、該擬似ビット線と前記ドライブ線
とを短絡する擬似ビット線・ドライブ線短絡手段と、書
込み時、前記ビット線の電圧をＬレベルにした場合、前
記擬似ビット線・ドライブ線短絡手段がオン状態となる
ように前記擬似ビット線・ドライブ線短絡手段を制御す
る擬似ビット線・ドライブ線短絡制御手段とを設けて構
成されていることを特徴とする請求項１記載の強誘電体
メモリ装置。 - 【請求項４】前記ドライブ線・ビット線間電圧制御手段
は、センスアンプと接地との間に順方向に一方向性素子
を接続して構成されていることを特徴とする請求項１記
載の強誘電体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4033648A JPH05234360A (ja) | 1992-02-20 | 1992-02-20 | 強誘電体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4033648A JPH05234360A (ja) | 1992-02-20 | 1992-02-20 | 強誘電体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05234360A true JPH05234360A (ja) | 1993-09-10 |
Family
ID=12392272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4033648A Withdrawn JPH05234360A (ja) | 1992-02-20 | 1992-02-20 | 強誘電体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05234360A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07281842A (ja) * | 1994-04-11 | 1995-10-27 | Hitachi Ltd | 半導体記憶装置 |
| JP2010244675A (ja) * | 2009-03-31 | 2010-10-28 | Ramtron Internatl Corp | 強誘電体メモリのインプリントを軽減させる方法 |
-
1992
- 1992-02-20 JP JP4033648A patent/JPH05234360A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07281842A (ja) * | 1994-04-11 | 1995-10-27 | Hitachi Ltd | 半導体記憶装置 |
| JP2010244675A (ja) * | 2009-03-31 | 2010-10-28 | Ramtron Internatl Corp | 強誘電体メモリのインプリントを軽減させる方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |