JPH05233287A - コプロセッシングを本来的には支持しないプロセッサに適合するコプロセッサ支持構造 - Google Patents

コプロセッシングを本来的には支持しないプロセッサに適合するコプロセッサ支持構造

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JPH05233287A
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Abstract

(57)【要約】 （修正有） 【目的】 本来的にはコプロセッシングを支持しない主
プロセッサと関連してコプロセッサを動作させることが
できる方法を提供。 【構成】 ＤＭＡコプロセッサ１１は、局部メモリとＥ
ＩＳＡ母線との間のＤＭＡ転送を準備するに使用され
る。命令アドレスデコーダ２１は、アドレス母線１３の
アドレス線のアドレス値を復合し状態機械２２が使用す
る制御信号２９を作る。この信号２９から状態機械２２
は制御信号２６を発生する。該信号２６はＤＭＡレジス
タ２３からレジスタを選択してデータ母線１２からデー
タを受取る。のぞき見たデータは局部メモリからプロセ
ッサへ送られる命令から転送されるデータの未使用フィ
ールドからのもの。制御信号２６の特定の組合せに応答
して、データ母線１２にある値が選択されたＤＭＡレジ
スタ２３にロードされる。ロードが終るとＤＭＡコント
ローラ２４はメモリと母線間のＤＭＡ転送を監督する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、コプロセッシングを本
来的には支持しないプロセッサをコプロセッシングシス
テムに適合させることに関する。
【０００２】
【従来の技術】多数のプロセッシング用途において、主
プロセッサを補うのにコプロセッサが利用されている。
コプロセッサは、主プロセッサがプロセッサの用途に必
要な或るタスクを効率良く行うにはあまりにも特殊用で
あるかまたはあまりにも汎用に過ぎるとき特に利益をも
たらすことができる。
【０００３】一般に、コプロセッサを使用する用途で
は、そのコプロセッサは主プロセッサと非常に密接に結
合されたインターフェースを備えている。このインター
フェースは、主プロセッサおよびコプロセッサのハード
ウェアサイクルのレベルにあることが望ましい。このよ
うなインターフェースを密接に結合するとプロセッサ間
の非常に効率の良い協力に役立つ。この代わりに、主プ
ロセッサは、たとえば、プロセッサ割込みまたはポーリ
ングシーケンスを行ってコプロセッサの動作を主プロセ
ッサと同期させることによりコプロセッサとよりゆるや
かな結合にすることができる。
【０００４】
【発明が解決しようとする課題】コプロセッシングは多
くの環境で好都合であり得るが、残念ながら、必ずしも
すべての主プロセッサが本来的にコプロセッシングを支
持するものではない。たとえば、事業所が 80916コロラ
ド州、コロラド・スプリングス、エアロプラザ・ドライ
ブ 1635にあるＮＣＲコーポレーションから入手できる5
3Ｃ710 ＳＣＳＩＩ／Ｏプロセッサは、拡張工業基準機
構（Extended Industry Standard Architecture）（Ｅ
ＩＳＡ）Ｉ／Ｏ母線をＳＣＳＩのポートに接続する入出
力（Ｉ／Ｏ）装置に使用することができる。ＥＩＳＡの
仕様は、事業所が20005 ワシントンＤ．Ｃ．の1400 Ｌ
ストリート ノースウエストにあるＢＣＰＲ サービス
（Services）, Inc.から入手できる。ＮＣＲ53Ｃ710 Ｓ
ＣＳＩ Ｉ／Ｏプロセッサは、ＳＣＳＩポートを通して
交信される情報のインターフェースには適合している
が、本来的にはコプロセッサを支持しない。それにもか
かわらずこのようなコプロセッサは、ＥＩＳＡ Ｉ／Ｏ
母線によるマスタ母線トランザクションを使用する直接
メモリアクセス（ＤＭＡ）トランザクションを効率良く
行うために望ましい。
【０００５】
【課題を解決するための手段】本発明の実施例によれ
ば、本来的にはコプロセッシングを支持しない主プロセ
ッサと関連してコプロセッサを動作させることができる
方法が提示される。主プロセッサに対して命令を供給す
るメモリでは、コプロセッサが使用するパラメータが命
令の内部に嵌め込まれる。これは、主プロセッサが使用
しないフィールドに、たとえば、ＮＯＰ命令の未使用フ
ィールドに、パラメータを設置することにより行われ
る。主プロセッサがメモリにアクセスすると、主プロセ
ッサが発生するアドレスがコプロセッサによりモニタさ
れる。コプロセッサが、主プロセッサが発生したアドレ
ス内に所定の組合せを検出すると、コプロセッサはメモ
リから主プロセッサに送られたデータにアクセスする。
次に、コプロセッサは、アクセスされたデータの未使用
フィールド内に嵌め込まれているパラメータを抽出す
る。プロセッサが発生したアドレスの異なる所定の組合
せを使用してパラメータの異なるシークエンスおよび／
またはパラメータを格納するのに使用している命令内の
未使用フィールドの異なる位置を指示することができ
る。
【０００６】本発明の実施例では、主プロセッサはパラ
メータがコプロセッサに送られるときを指示する未使用
アドレス線を表明することに向けられる。コプロセッサ
はこれら未使用アドレス線をモニタする。これらが表明
されたら、コプロセッサは嵌め込まれたパラメータを抽
出し、これをＤＭＡ転送を記述し制御するのに使用され
るレジスタにロードする。
【０００７】本発明は、主プロセッサがインターフェー
スカードの前面にあるデータポートと通信することに集
中されるインターフェースカードに関して特に重要であ
る。コプロセッサは、ＤＭＡ転送用パラメータを受信す
ることにより、ＤＭＡトランザクションを準備し、次い
でＩ／Ｏ母線を通して主プロセッサに透過的である仕方
でそれを行う。
【０００８】
【実施例】図１は、入出力（Ｉ／Ｏ）システムのブロッ
ク図を示すもので、ここではホストＣＰＵ１、ホストメ
モリ２、Ｉ／Ｏ装置３、Ｉ／Ｏ装置４、およびＩ／Ｏ装
置５がＩ／Ｏ母線６に接続されている。ホストＣＰＵ１
およびホストメモリ２は、たとえば、事業所が94304 カ
リフォルニア州、パロアルト、ハノーバー・ストリート
3000にあるヒューレット・パッカード社から入手でき
るもののようなパーソナルコンピュータシステムの一部
とすることができる。Ｉ／Ｏ母線は、たとえば、ＥＩＳ
Ａに従って動作する。Ｉ／Ｏ装置３、Ｉ／Ｏ装置４、お
よびＩ／Ｏ装置５は、たとえば、ホストＣＰＵ１および
ホストメモリ２を備えたホストコンピュータと対話する
インターフェースカードである。
【０００９】図２はＩ／Ｏ装置３のブロック図を示す。
Ｉ／Ｏ装置３の前面19で、プロセッサ14は、ポートイン
ターフェース16を通して、ＳＣＳＩポート17と通信す
る。プロセッサ14は、たとえば、ＮＣＲコーポレーショ
ンから入手できる53Ｃ710 ＳＣＳＩ Ｉ／Ｏプロセッサ
である。背面18で、局部メモリ10はデータおよびコマン
ド・スクリプトの双方を格納する。コマンド・スクリプ
トはプロセッサ14により処理命令として使用される。プ
ロセッサ14は局部メモリ10とＳＣＳＩポート17との間の
データ流れをポートインターフェース16を通して制御す
る。プロセッサ14はデータ母線12およびアドレス母線13
を使用して局部メモリ10と通信する。
【００１０】ＤＭＡコプロセッサ11は、局部メモリ10と
ＥＩＳＡ母線６との間のＤＭＡ転送を準備するのに使用
される。プロセッサ14は本来的にコプロセッシングを支
持しないから、ＤＭＡコプロセッサは局部メモリ10から
プロセッサ14へ転送されたアドレスおよびデータを「の
ぞき見る」（ｓｎｏｏｐ）。たとえば、アドレス母線は
Ａ０からＡ31までとして参照される32本のアドレス線を
備えている。しかし、局部メモリ10は一般に各アドレス
について16ビットしか必要としない。それ故、アドレス
線Ａ16からＡ31までは局部メモリ10にアクセスするとき
プロセッサ14によって使用されない。本発明の実施例で
は、これら未使用アドレス線の３本、アドレス線Ａ17か
らＡ19まで、がＤＭＡコプロセッサにＤＭＡ転送用パラ
メータを採り入れる指定シーケンスを始めるよう指示す
るのに使用される。これらのパラメータは命令の未使用
フィールドに、たとえばＮＯＰ命令の未使用フィールド
に嵌め込まれているが、局部メモリ10からデータ母線12
によりプロセッサ14に送られる。アドレス線Ａ17からＡ
19の異なる組合せを表面すれば、これは命令から抽出す
べきパラメータの異なるシーケンスを示す。また、アド
レス線Ａ17からＡ19までの異なる組合せを表明すること
により、命令内部のパラメータが格納されている未使用
フィールドの異なる位置を示すことができる。
【００１１】図３は、ＤＭＡコプロセッサ11のブロック
図を示す。命令アドレスデコーダ21は、アドレス母線13
のアドレス線Ａ17からＡ19までのアドレスの値を復号
し、状態機械22が使用する制御信号29を作る。制御信号
29から、状態機械22は制御信号26を発生する。制御信号
26は、ＤＭＡレジスタ23からレジスタを選択してデータ
母線12からのぞき見たデータを受取るのに使用される。
のぞき見たデータは、局部メモリ10からプロセッサ14へ
送られている命令から転送されているデータの未使用フ
ィールドからのものである。表明されている制御信号26
の特定の組合せに応答して、データ母線12にある値が選
択されたＤＭＡレジスタ23にロードされる。ＤＭＡトラ
ンザクションがＤＭＡレジスタ23にロードされた値によ
り準備されてしまうと、ＤＭＡコントローラ24は局部メ
モリ10と母線６との間のＤＭＡ転送を監督する。ＤＭＡ
転送はプロセッサ14とは無関係に完全に行われる。
【００１２】図４は、ＤＭＡレジスタ23の内部のレジス
タを示す。書込ＥＩＳＡベースアドレス下部（ＷＥＢＡ
Ｌ）レジスタ41は、ホストメモリ２の内部のアドレスの
下位16ビットを格納するのに使用される。書込みＥＩＳ
Ａベースアドレス上部（ＷＥＢＡＵ）レジスタ42は、ホ
ストメモリ２の内部のアドレスの高位16ビットを格納す
るのに使用される。ＷＥＢＡＬとＷＥＢＡＵとが一緒に
なってホストメモリ２の内部のホストアドレスを与え
る。データがホストメモリ２からＩ／Ｏ装置３に流れる
ＤＭＡ書込みトランザクションでは、ホストアドレスは
送るべきデータの開始アドレスである。データがＩ／Ｏ
装置３からホストメモリ２に流れるＤＭＡ読取りトラン
ザクションでは、ホストアドレスはその中にデータを転
送する最初の語のアドレスである。
【００１３】書込みＲＡＭベースアドレス（ＷＲＢＡ）
レジスタ43は、局部メモリ10の内部のアドレスを格納す
るのに使用される。データがホストメモリ２からＩ／Ｏ
装置３に流れるＤＭＡ書込みトランザクションでは、Ｗ
ＲＢＡはその中にデータを転送する最初の語のアドレス
である。データがＩ／Ｏ装置３からホストメモリ２に流
れるＤＭＡ読取りトランザクションでは、ＷＲＢＡは送
るべきデータの開始アドレスである。書込みＤＭＡカウ
ント（ＷＤＣ）レジスタ44は、ＤＭＡ転送の語数を格納
するのに使用される。書込み制御（ＷＣ）レジスタ45
は、ＤＭＡコントローラ24に対する制御レジスタとして
使用される。ＷＣレジスタ45の内部の開始ビットおよび
ロックアウト・ビットが準備されると、ＤＭＡコントロ
ーラ24は、使用データ母線12からプロセッサ14をロック
アウトし、母線６上のＤＭＡ転送をＥＩＳＡ仕様に従っ
て監督する。
【００１４】図５は、状態機械22への入力および状態機
械22からの出力を示す。制御信号29は、のぞき見１入力
31、のぞき見２入力32、のぞき見３入力33、および修飾
制御パラメータ（ＳＴＥＲＭ）入力34を含むように示し
てある。のぞき見１入力31は、ＷＥＢＡＬレジスタ41、
ＷＥＢＡＵレジスタ42、ＷＲＢＡレジスタ43、ＷＤＣレ
ジスタ44、およびＷＣレジスタ45のすべてに値をロード
すべきときに表明される。のぞき見２入力32はＷＲＢＡ
レジスタ43、ＷＤＣレジスタ44、およびＷＣレジスタ45
に値をロードすべきときに表明される。のぞき見３入力
33は値をＷＣレジスタ45だけにロードすべきとき表明さ
れる。
【００１５】ＳＴＥＲＭ入力34は、アドレス線Ａ19が表
明されてから表明される。命令／アドレスデコーダ21
は、アドレス線Ａ19が表明され、アドレス線Ａ17が表明
され、アドレス線Ａ18が表明されていないとき、のぞき
見入力31を表明する。命令／アドレスデコーダ21は、ア
ドレス線Ａ19が表明され、アドレス線Ａ17が表明され
ず、アドレス線Ａ18が表明されるとき、のぞき見２入力
31を表明する。命令／アドレスデコーダ21は、アドレス
線Ａ19が表明され、アドレス線Ａ17が表明され、アドレ
ス線Ａ18が表明されるとき、のぞき見３入力33を表明す
る。図５でわかるように、制御信号26は、ＷＥＢＡＬ信
号36、ＷＥＢＡＵ信号37、ＷＲＢＡ信号38、ＷＤＣ信号
39、およびＷＣ信号40を含む。
【００１６】図６は、状態機械22に対する状態図を示
す。初期状態50では、状態機械22の出力は表明されな
い。初期状態50から、状態機械22は、三つの新しい状態
の一つに移動することができ、または初期状態50に留ま
ることができる。アドレスがアドレス線13に載せられる
と、最終的にＳＴＥＲＭ入力34が表示され（事象菱形61
で示してある）のぞき見１入力31が表明される（事象菱
形62で示してある）。こうして、ＷＥＢＡＬ状態51に入
る。ＳＴＥＲＭ入力34が表明されると、のぞき見１入力
31は表明されず、のぞき見２入力32が表明され（事象菱
形65で示してある）、ＷＲＢＡ状態53に入る。ＳＴＥＲ
Ｍ入力34が表明されると、のぞき見１入力31は表明され
ず、のぞき見２入力32は表明されず、のぞき見３入力33
が表明され（事象菱形68で示してある）、ＷＣ状態55に
入る。その他の場合には状態機械22は初期状態50に留ま
っている。
【００１７】ＷＥＢＡＬ状態51では、状態機械22はＷＥ
ＢＡＬ信号36を表明する。これによりＤＭＡレジスタ23
はデータ線12に載っているデータ語の下位16ビットをＷ
ＥＢＡＬレジスタ41にロードする。ＷＥＢＡＬ状態51か
ら、状態機械22は、新しいアドレスがアドレス線13に載
せられてＳＴＥＲＭ入力34が表明される（事象菱形63で
示してある）ことが帰結されると、ＷＥＢＡＵ状態52に
移動する。
【００１８】ＷＥＢＡＵ状態52では、状態機械22はＷＥ
ＢＡＵ信号37を表明する。これによりＤＭＡレジスタ23
はデータ線12に載っているデータ語の下位16ビットをＷ
ＥＢＡＵレジスタ42にロードする。ＷＥＢＡＵ状態52か
ら、状態機械22は、新しいアドレスがアドレス線13に載
せられてＳＴＥＲＭ入力34が表明されることが帰結され
ていると（事象菱形64で示してある）、ＷＲＢＡ状態53
に移動する。
【００１９】ＷＲＢＡ状態53では、状態機械22はＷＲＢ
Ａ信号38を表明する。これによりＤＭＡレジスタ23はデ
ータ線12に載っているデータ語の下位16ビットをＷＲＢ
Ａレジスタ43にロードする。ＷＲＢＡ状態53から、状態
機械22は、新しいアドレスがアドレス線13に載せられて
ＳＴＥＲＭ入力34が表明されることが帰結される（事象
菱形66で示してある）と、ＷＤＣ状態54に移動する。
【００２０】ＷＤＣ状態54では、状態機械22は、ＷＤＣ
信号39を表明する。これによりＤＭＡレジスタ23はデー
タ線12に載っているデータ語の下位16ビットをＷＤＣレ
ジスタ44にロードする。ＷＤＣ状態54から、状態機械22
は、新しいアドレスがアドレス線13に載せられてＳＴＥ
ＲＭ入力34が表明されることが帰結されていれば（事象
菱形67に示してある）、ＷＣ状態55に移動する。
【００２１】ＷＣ状態55で、状態機械22はＷＣ信号40を
表明する。これにより、ＤＭＡレジスタ23はデータ線12
に載っているデータ語の下位16ビットをＷＣレジスタ45
にロードする。状態機械22は、のぞき見１入力31が表明
されたままであり（事象菱形69で示してある）、のぞき
見２入力32が表明されたままである（事象菱形70で示し
てある）か、またはのぞき見３入力33が表明されたまま
である（事象菱形71で示してある）限り、ＷＣ状態55に
留まる。その他の場合には、状態機械22は初期状態50に
戻る。
【００２２】表１に示す標本プログラムはＤＭＡ転送を
準備し、開始する。プログラムは命令のスクリプトとし
て局部メモリ10に格納されている。プロセッサ14がアド
レス線13およびデータ線12を使用してスクリプトを読取
るにつれて、ＤＭＡコプロセッサ11は、アドレス線13お
よびデータ線12の不使用値をのぞき見て、ＤＭＡ転送を
準備する。メモリ10からの二つの32ビット語にアクセス
するにはアドレス線13の一つだけのアドレスを使用す
る。ＤＭＡコプロセッサ11が行うのぞき見の目的では、
二つの32ビット語の各々のアクセスは、データ線12およ
びアドレス線13による別々のアクセスである。表１の中
の数は16進法で表わしてある。
【００２３】
【表１】
【００２４】表１に示すように、局部メモリ10の中のメ
モリ位置 0000 0100 にはプロセッサ14に対する命令が
入っている。プロセッサ14がこのアドレスを表明する
と、プロセッサ14はデータ線12を通して32ビットの二つ
のデータ語を受取る。第１の32ビットのデータ語の始め
の16ビットにはマクロが呼出されていることを示すオペ
レーションコードが入っている。第２の32ビットのデー
タ語（000A 0400) はマクロの第１の命令のアドレスを
示す。次にプロセッサ14はこのアドレスに跳んでスクリ
プトの実行を続ける。
【００２５】プロセッサ14は、受取ったアドレス（000A
0400) をアドレス線13に載せる。アドレス線13の低位
の16ビットだけが局部メモリ10により使用されるので、
アクセスされる実際のアドレスは(0000 0400)である。
しかし、ＤＭＡコプロセッサ11の内部の命令／アドレス
デコーダ21は、アドレス線Ａ17が表明されており且つア
ドレス線Ａ19が表明されていることを検出する。命令／
アドレスデコーダ21は、それ故、のぞき見１入力31およ
びＳＴＥＲＭ入力34を表明する。プロセッサ１４は第１
のデータ語の始めの１６ビットによるオペレーションコ
ードを非操作（ＮＯＰ）命令として復号する。プロセッ
サ14は、それ故、第１のデータ語および第２のデータ語
の残りを無視する。しかし、ＤＭＡコプロセッサ11は、
第１のデータ語にあるデータの低位16ビット（1230）を
ＷＥＢＡＬレジスタ41に置き、第２のデータ語にあるデ
ータの低位16ビット（00EE）をＷＥＢＡＵレジスタ42に
置く。
【００２６】アドレス（0000 0400) で二つのデータ語
を受取ってから、プロセッサ14はそのプログラムカウン
タを（000A 0408）に進める。プロセッサ14は新しいア
ドレス（000A 0408）をアドレス線13に載せる。アドレ
ス線13の低位16ビットだけが局部メモリ10により使用さ
れるので、局部メモリ10の中のアクセスされる実際のア
ドレスは（0000 0408）である。ＤＭＡコプロセッサ11
の内部の命令／アドレスデコーダ21は再びアドレス線Ａ
17が表明され且つアドレス線Ａ19が表明されていること
を検出する。命令／アドレスデコーダ21は、それ故、の
ぞき見１入力31およびＳＴＥＲＭ入力34を表明する。プ
ロセッサ14は第１のデータ語の始めの16ビットによるオ
ペレーションコードをＮＯＰとして復号する。プロセッ
サ14は、それ故、第１のデータ語および第２のデータ語
の残りを無視する。ＤＭＡコプロセッサ11は、しかし、
第１のデータ語のデータの低位16ビット（03C0）をＷＲ
ＢＡレジスタ43に置き、第２のデータ語のデータの低位
16ビット（0200）をＷＤＣレジスタ44に置く。
【００２７】アドレス（0000 0408）で二つのデータ語
を受取ってから、プロセッサ14は再びそのプログラムカ
ウンタを（000A 0410）に進める。プロセッサ14は、新
しいアドレス（000A 0410）をアドレス線13に載せる。
アドレス線13の低位16ビットだけが局部メモリ10により
使用されるので、局部メモリ10の内部でアクセスされる
実際のアドレスは（0000 0410）である。ＤＭＡコプロ
セッサ11の命令／アドレスデコーダ21は再びアドレス線
Ａ17が表明され且つアドレス線Ａ19が表明されているこ
とを検出する。命令／アドレスデコーダ21は、それ故、
のぞき見１入力31およびＳＴＥＲＭ入力34を表明する。
プロセッサ14は第１のデータ語の始めの16ビットによる
オペレーションコードをＲＥＴＵＲＮとして復号する。
プロセッサ14は、それ故、第１のデータ語および第２の
データ語の残りを無視する。しかし、ＤＭＡコプロセッ
サ11は第１のデータ語（4001）のデータの低位16ビット
をＷＣレジスタ45に置く。セットビットは、ＤＭＡコン
トローラ24に、アドレス線13およびデータ線12を使用す
る事からプロセッサ14をロックアウトし、ＤＭＡレジス
タ23にロードされている値により示されているＤＭＡト
ランザクションを行うよう命令する。ＤＭＡコントロー
ラ24はこれでＤＭＡトランザクションを完了する。ＤＭ
Ａトランザクションが完了すると、ＤＭＡコントローラ
はアドレス線13およびデータ線12を開放するので、プロ
セッサ14がこれらに再びアクセスすることができる。
【００２８】前述の説明は単に本発明の模範的方法およ
び実施例を開示し、説明したものである。当業者により
理解されるように、本発明は、その精神または不可欠な
特性から逸脱することなく他の特定の形態で具現するこ
とができる。したがって、本発明の開示は、本発明の範
囲を例示しようとするものであって、限定するつもりは
なく、本発明の範囲は「特許請求の範囲」に示してあ
る。
【００２９】
【発明の効果】本発明においては、以上のごとく構成し
たので、コプロセッシングを本来的には支持しないプロ
セッサをコプロセッシングシステムに適合させることが
できる。
【図面の簡単な説明】
【図１】 Ｉ／Ｏ母線に接続されたホスト中央処理ユニ
ット（ＣＰＵ）、ホストメモリ及び数個の入出力（Ｉ／
Ｏ）装置を示す。
【図２】 本発明の実施例のＩ／Ｏ装置のブロック図を
示す。
【図３】 本発明の実施例のＤＭＡコプロセッサのブロ
ック図を示す。
【図４】 図３に示した本発明の実施例のＤＭＡコプロ
セッサ内のレジスタを示す。
【図５】 図３に示した本発明の実施例のＤＭＡコプロ
セッサ内の状態機械のブロック図を示す。
【図６】 図５に示した本発明の実施例の状態機械の状
態図を示す。
【符号の説明】
１ ホストＣＰＵ ２ ホストメモリ ３，４，５ Ｉ／Ｏ装置 ６ Ｉ／Ｏ母線 10 局部メモリ 11 ＤＭＡコプロセッサ 14 プロセッサ 16 ポートインターフェース 21 命令アドレスデコーダ 22 状態機械 23 ＤＭＡレジスタ 24 ＤＭＡコントローラ 41 書込ＥＩＳＡベースアドレス下部レジスタ 42 書込みＥＩＳＡベースアドレス上部レジスタ 43 書込みＲＡＭベースアドレスレジスタ 44 書込みＤＭＡカウントレジスタ 45 書込み制御レジスタ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 局部メモリから主プロセッサによりアク
    セスされたデータからコプロセッシングのためのパラメ
    ータを得る方法において、 （ａ）主プロセッサが発生したアドレスをコプロセッサ
    がモニタするステップと、 （ｂ）主プロセッサが発生したアドレス内で所定の組合
    せを検出したとき、主プロセッサがアドレス指定し、自
    身では用いないデータの一部の内部でコプロセッサがパ
    ラメータをアクセスするステップと、 を備えたことを特徴とする方法。
JP15837792A 1991-06-19 1992-06-18 コプロセッシングを本来的には支持しないプロセッサに適合するコプロセッサ支持構造 Expired - Fee Related JP3301781B2 (ja)

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