JPH0523251U - Digital signal output device - Google Patents
Digital signal output deviceInfo
- Publication number
- JPH0523251U JPH0523251U JP1139391U JP1139391U JPH0523251U JP H0523251 U JPH0523251 U JP H0523251U JP 1139391 U JP1139391 U JP 1139391U JP 1139391 U JP1139391 U JP 1139391U JP H0523251 U JPH0523251 U JP H0523251U
- Authority
- JP
- Japan
- Prior art keywords
- signal
- digital signal
- external system
- pattern
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】外部システムからの操作で、信号を出力する装
置において、装置に入力する制御バスに異常が起きた場
合には、誤動作を防ぐため保護機能を設けたデジタル信
号出力装置を実現するもの。
【構成】外部システムで行われた設定を伝達する制御バ
スと、制御バスに異常がないか判断する手段と、バスの
信号のパターンがデータを出力させるものであるかを検
出する手段とデータの出力のオンオフをする手段と制御
バスに異常があった場合に出力を行わないようにするデ
ータを生成する手段をもうけた信号出力装置のデジタル
信号出力装置。
(57) [Abstract] [Purpose] In a device that outputs a signal by operation from an external system, if an abnormality occurs in the control bus input to the device, a digital signal output with a protection function to prevent malfunction The one that realizes the device. [Structure] A control bus for transmitting settings made in an external system, a means for judging whether or not there is an abnormality in the control bus, a means for detecting whether a signal pattern of the bus is for outputting data, and a data bus. A digital signal output device for a signal output device, comprising means for turning the output on and off and means for generating data for preventing output when there is an abnormality in the control bus.
Description
【0001】[0001]
本考案は、デジタル信号発生装置の出力装置に関し、詳しくは外部システム( 被測定システム)のバスに直接テスト用のデジタル信号を出力する装置であって 、出力のデジタル信号に異常状態が発生した場合の保護機能を有するデジタル信 号出力装置に関する。 The present invention relates to an output device of a digital signal generator, and more particularly, to a device for directly outputting a test digital signal to a bus of an external system (system under test), when an abnormal state occurs in the output digital signal. The present invention relates to a digital signal output device having a protection function.
【0002】[0002]
図3に従来のデジタル信号発生装置の出力装置の構成図を示す。 図において、6は外部システムにテスト用のデジタル信号を出力する信号発生 手段、3は設定手段で、信号発生手段6からのデジタル信号を出力する時の、出 力許可信号のパターンを、一致パターンとしてデジタル信号出力装置内で設定し 、比較手段4に出力する。比較手段4は、外部システムから入力される出力許可 信号と設定手段から入力される一致パターンとを比較し、両者の値の一致/不一 致を示す比較結果信号をバッファゲート5に出力する。バッファゲート5は比較 手段4からの比較結果信号に応じて信号発生手段6からデジタル信号を外部シス テムのデータバスに出力する。 これらにより構成された従来例の動作を説明する。 外部システムから入力される制御バスの信号と設定手段3の一致パターン値を 比較手段4で比較し、両者の信号が一致していれば信号発生手段6から出力され るデジタル信号をバッファゲート5を介し、外部システムのデジタルバスに出力 する。(但し、この外部システムにデジタル信号を出力するタイミングは、外部 システムで設定するから、この時データバスは信号受入状態になっている)一致 しない場合はバッファゲート5をハイインピーダンスにし、外部のデータバスと 信号発生装置のデータバスを電気的に絶縁する。この制御は比較手段4からバッ ファゲート5に入力される比較結果信号による。 この様な構成の装置すなわち外部システムからの操作でなにかを行うような入 力をもつ出力装置では、制御バスの結線が外れるなどで、誤って設定手段3で出 力している一致パターンと同じものが発生してしまった場合(以下、異常が起き た場合と呼ぶ)、外部システムにデジタル信号が出力され、データバスは信号受 入状態ではないからデータの衝突が起こり、その外部システムが破壊する危険が 発生するという問題がある。 FIG. 3 shows a block diagram of an output device of a conventional digital signal generator. In the figure, 6 is a signal generating means for outputting a test digital signal to an external system, 3 is a setting means, and the pattern of the output permission signal at the time of outputting the digital signal from the signal generating means 6 is a matching pattern. Is set in the digital signal output device and output to the comparison means 4. The comparison means 4 compares the output permission signal input from the external system with the matching pattern input from the setting means, and outputs a comparison result signal indicating a match / mismatch between the two values to the buffer gate 5. The buffer gate 5 outputs the digital signal from the signal generating means 6 to the data bus of the external system in response to the comparison result signal from the comparing means 4. The operation of the conventional example configured by these will be described. The comparison means 4 compares the signal of the control bus input from the external system with the matching pattern value of the setting means 3, and if both signals match, the digital signal output from the signal generating means 6 is passed through the buffer gate 5. To the digital bus of the external system. (However, the timing for outputting a digital signal to this external system is set by the external system. At this time, the data bus is in the signal receiving state.) If they do not match, set the buffer gate 5 to high impedance and set the external data. Electrically isolate the bus from the signal generator data bus. This control is based on the comparison result signal input from the comparison means 4 to the buffer gate 5. In a device having such a structure, that is, in an output device having an input for performing something by an operation from an external system, the same pattern as the coincidence pattern output by the setting means 3 by mistake due to disconnection of the control bus connection, etc. If something happens (hereinafter referred to as "abnormality"), a digital signal is output to the external system, and the data bus is not in the signal receiving state, so data collision occurs and the external system is destroyed. There is a problem that there is a danger of
【0003】[0003]
本考案は上記の課題を解決しようとしたものであり、制御バスに異常が起きた 場合に、自動的に出力が行われない状態になるすなわちフェイルセーフ構造によ り外部システムとの接続部の保護機能を設けたデジタル信号出力装置を実現しよ うとするものである。 The present invention has been made in order to solve the above problems, and when an abnormality occurs in the control bus, the output is not automatically output, that is, the fail-safe structure prevents the connection of the external system from connecting. It aims to realize a digital signal output device with a protection function.
【0004】[0004]
本考案は、信号発生手段からのデジタル信号を、外部システムからの操作に基 づき直接外部システムのデータバスにバッファゲートを介し、出力するデジタル 信号出力装置において、 外部システムからの操作信号に基づき、データバスに出力するデジタル信号の パターンを設定する設定手段と、 この設定手段からのパターンに応じて、保護パターンを出力する保護パターン 設定手段と、 外部システムからの操作と保護パターンとを入力し、操作信号が正常であれば 、操作信号を出力し、正常でなければ保護パターンを出力する判断手段と、 判断手段からの入力される信号と設定手段から入力される一致パターンとを比 較し、両者の値の一致/不一致を示す比較結果信号をバッファゲートに出力する 比較手段とを設けたことを特徴とするデジタル信号出力装置である。 The present invention relates to a digital signal output device which outputs a digital signal from a signal generating means directly to a data bus of an external system through a buffer gate based on an operation from the external system, based on an operation signal from the external system. The setting means for setting the pattern of the digital signal to be output to the data bus, the protection pattern setting means for outputting the protection pattern according to the pattern from this setting means, the operation from the external system and the protection pattern are input. If the operation signal is normal, the operation signal is output, and if it is not normal, the judgment means that outputs the protection pattern is compared with the signal input from the judgment means and the matching pattern input from the setting means. And a comparison means for outputting a comparison result signal indicating a match / mismatch between the two values to the buffer gate. A digital signal output device.
【0005】[0005]
本考案のデジタル信号出力装置に入力する制御バスに異常が起きた場合には、 誤動作を防ぐための保護パターンを比較装置に入力し、バッファゲートを閉じる (電気的絶縁状態)から、外部システムのデータバスにデジタル信号を出力しな いので、外部システムの破壊を防ぐことが可能となる。 When an abnormality occurs in the control bus that is input to the digital signal output device of the present invention, a protection pattern for preventing malfunction is input to the comparison device, and the buffer gate is closed (electrically isolated state). Since no digital signal is output to the data bus, it is possible to prevent the external system from being destroyed.
【0006】[0006]
図1は、本考案の構成図である。 図1に於いて、図3と同様のものは同符号とする。 FIG. 1 is a block diagram of the present invention. In FIG. 1, the same parts as those in FIG. 3 are designated by the same reference numerals.
【0007】 1は保護パターン設定手段で、制御バスに異常が起きた場合に判断手段に出力 する保護パターンを、設定手段3から入力した一致パターンに基づいて生成する 。2は判断手段で、保護パターン設定手段1で生成された信号と、制御バスの信 号を入力し、制御バスが正常であるかどうかを判断し、正常であれば制御バスの 信号を比較手段4に出力し、異常が起きた場合には保護パターン設定手段から入 力した保護パターンを出力する。 通常は、制御バスの信号は判断手段2を介し、比較手段4に入力される。以下 の動作は従来例と同様のものである。比較手段4は、設定手段3から入力する一 致パターンと上記制御バスの信号を比較し、比較結果信号としてバッファゲート 5に出力する。比較結果信号は、比較手段4に入力された2個の信号の一致/不 一致を示す。両者が一致していれば、バッファゲート5を開き、信号発生手段か らデジタル信号を外部システムのデータバスに出力し、一致していなければバッ ファゲート5を電気的絶縁状態にする。 保護パターン設定手段1では、あらゆる場合に一致パターンと異なる保護パタ ーンを出力している。よって、制御バスに異常が起きた場合には、比較手段4は 、判断手段2を介した保護パターンと一致パターンを比較することになるから、 比較結果信号は必ず出力信号が一致しないことを示す。このためバッファゲート 5がオープンすることなく誤ってデータが外部システムのデータバスに出力され ることがない。Reference numeral 1 is a protection pattern setting means, which generates a protection pattern to be output to the determination means when an abnormality occurs in the control bus based on the matching pattern input from the setting means 3. Reference numeral 2 is a judging means, which inputs the signal generated by the protection pattern setting means 1 and the signal of the control bus, judges whether the control bus is normal, and if normal, compares the signal of the control bus with the comparing means. 4, and when an abnormality occurs, the protection pattern input from the protection pattern setting means is output. Normally, the signal on the control bus is input to the comparing means 4 via the judging means 2. The following operation is the same as that of the conventional example. The comparison means 4 compares the matching pattern input from the setting means 3 with the signal on the control bus and outputs it to the buffer gate 5 as a comparison result signal. The comparison result signal indicates the match / mismatch of the two signals input to the comparison means 4. If they match, the buffer gate 5 is opened, and the digital signal is output from the signal generating means to the data bus of the external system. If they do not match, the buffer gate 5 is electrically isolated. The protection pattern setting means 1 outputs a protection pattern different from the matching pattern in all cases. Therefore, when an abnormality occurs in the control bus, the comparison means 4 compares the protection pattern through the determination means 2 with the matching pattern, so that the comparison result signal always indicates that the output signals do not match. .. Therefore, the data will not be erroneously output to the data bus of the external system without opening the buffer gate 5.
【0008】 図2に本考案の保護機能を果たす部分の実施例の1ビット分の回路図を示す。 図2において、11は設定手段3からの出力を反転させるインバータ、12は制 御バスが浮游状態になったときにインバータ11の出力に固定するためのプルア ップ/プルダウン抵抗、13は制御バスから信号が入力されているときはその入 力値を比較手段4に出力できるようにするための入力インピーダンスが無限大の バッファである。 これらにより構成された回路では、制御バスのあるビットが浮游状態になった ときには必ず、一致パターンで対応するビットの値が反転して比較手段4に入力 されるので、比較手段4が出力する比較結果信号は必ず比較している信号が一致 しないことを示す。このためバッファゲート5がオープンすることなく誤ってデ ータが外部システムのデータバスに出力されることがない。FIG. 2 shows a 1-bit circuit diagram of an embodiment of a portion that performs the protection function of the present invention. In FIG. 2, 11 is an inverter for inverting the output from the setting means 3, 12 is a pull-up / pull-down resistor for fixing the output of the inverter 11 when the control bus is in a floating state, and 13 is a control bus. Is a buffer with an infinite input impedance so that the input value can be output to the comparison means 4 when the signal is input. In the circuit configured by these, when a certain bit of the control bus is in a floating state, the value of the corresponding bit is inverted and input to the comparison means 4 in the matching pattern, so that the comparison output from the comparison means 4 is performed. The result signal always indicates that the signals being compared do not match. Therefore, the buffer gate 5 does not open and data is not accidentally output to the data bus of the external system.
【0009】[0009]
以上詳細に説明したように、本考案によれば、インバータとプルアップ/プルダ ウン抵抗とバッファで構成される保護機能を設けたことにより、制御バスに異常 が起きた場合に、外部システムのデータバスにデジタル信号を出力せず、外部シ ステムの破壊を防ぐデジタル信号出力装置を実現できる。 As described in detail above, according to the present invention, by providing the protection function composed of the inverter, the pull-up / pull-down resistor and the buffer, the data of the external system can be stored when the control bus is abnormal. It is possible to realize a digital signal output device that does not output a digital signal to the bus and prevents destruction of the external system.
【図1】本考案の構成図である。FIG. 1 is a block diagram of the present invention.
【図2】本考案の実施例の回路図である。FIG. 2 is a circuit diagram of an embodiment of the present invention.
【図3】本考案の従来例の構成図である。FIG. 3 is a configuration diagram of a conventional example of the present invention.
1…保護パターン設定手段、 2…判断手段、 3…設定手段、 4…比較手段、 5…バッファゲート、 6…信号発生手段、 11…インバータ、 12…プルアップ/プルダウン抵抗、 13…バッファ。 DESCRIPTION OF SYMBOLS 1 ... Protection pattern setting means, 2 ... Judgment means, 3 ... Setting means, 4 ... Comparison means, 5 ... Buffer gate, 6 ... Signal generating means, 11 ... Inverter, 12 ... Pull-up / pull-down resistance, 13 ... Buffer.
Claims (1)
システムからの操作に基づき直接外部システムのデータ
バスにバッファゲートを介し、出力するデジタル信号出
力装置において、 外部システムからの操作に基づき、データバスに出力す
るデジタル信号のパターンを設定する設定手段と、 この設定手段からのパターンに応じて、保護パターンを
出力する保護パターン設定手段と、 外部システムからの操作信号と保護パターンとを入力
し、操作信号が正常であれば、操作信号を出力し、正常
でなければ保護パターンを出力する判断手段と、 判断手段からの入力される信号と設定手段から入力され
る一致パターン値とを比較し、両者の値の一致/不一致
を示す比較結果信号をバッファゲートに出力する比較手
段とを設けたことを特徴とするデジタル信号出力装置。1. A digital signal output device for directly outputting a digital signal from a signal generating means to a data bus of an external system via a buffer gate based on an operation from the external system, and outputting the data based on the operation from the external system. Setting means for setting the pattern of the digital signal to be output to the bus, protection pattern setting means for outputting the protection pattern according to the pattern from this setting means, and input the operation signal and the protection pattern from the external system, If the operation signal is normal, the operation means outputs an operation signal, and if it is not normal, the judgment means for outputting the protection pattern is compared with the signal inputted from the judgment means and the matching pattern value inputted from the setting means, And a comparison means for outputting a comparison result signal indicating a match / mismatch between the two values to the buffer gate. Digital signal output device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1139391U JPH0523251U (en) | 1991-03-05 | 1991-03-05 | Digital signal output device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1139391U JPH0523251U (en) | 1991-03-05 | 1991-03-05 | Digital signal output device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0523251U true JPH0523251U (en) | 1993-03-26 |
Family
ID=11776768
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1139391U Withdrawn JPH0523251U (en) | 1991-03-05 | 1991-03-05 | Digital signal output device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0523251U (en) |
-
1991
- 1991-03-05 JP JP1139391U patent/JPH0523251U/en not_active Withdrawn
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS60112320A (en) | Protecting system of tristate gate | |
JPS63273142A (en) | Cross connection type inspection circuit and integrated circuit therefor | |
US4945540A (en) | Gate circuit for bus signal lines | |
US5313520A (en) | Method and device for protecting data of ROM | |
JPH0523251U (en) | Digital signal output device | |
US5870623A (en) | I/O port for determining accidents in an external device | |
US5905861A (en) | Data authentication circuit | |
JPH0644031B2 (en) | Test circuit | |
JPH0710421Y2 (en) | Output data control circuit | |
KR0128198Y1 (en) | Trouble detecting circuit of distribution control system | |
JPH0811084A (en) | Emergency stop device | |
JP2001004683A (en) | Self-inspecting device | |
JP2725680B2 (en) | Bus error detection circuit | |
JPS5816487B2 (en) | Multiple selection detection device in computer system | |
JPH06175888A (en) | Abnormal access detection circuit | |
JPH039428B2 (en) | ||
JPH04156606A (en) | Erroneous insertion recognition system for semiconductor integrated circuit | |
JPH0567733A (en) | Semiconductor device | |
EP0713221A1 (en) | Synchronization device for output stages, particularly for electronic memories | |
JP2002351751A (en) | Port control method | |
JPH0683984A (en) | Input/output circuit | |
JPH0290219A (en) | Circuit for protecting mismounting of card | |
JPS63263547A (en) | Microcomputer | |
JPH0660922B2 (en) | Encoder disconnection detector | |
JPS5990066A (en) | Testing device for logical circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19950615 |