JPH05232507A - アクティブマトリックス基板の製造方法 - Google Patents
アクティブマトリックス基板の製造方法Info
- Publication number
- JPH05232507A JPH05232507A JP3383092A JP3383092A JPH05232507A JP H05232507 A JPH05232507 A JP H05232507A JP 3383092 A JP3383092 A JP 3383092A JP 3383092 A JP3383092 A JP 3383092A JP H05232507 A JPH05232507 A JP H05232507A
- Authority
- JP
- Japan
- Prior art keywords
- forming
- polycrystalline silicon
- insulating layer
- transparent insulating
- stage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】アクティブマトリックス基板の平坦化を向上す
る。 【構成】画素電極３を形成する領域にＴＦＴの作成に用
いられる多結晶シリコン６，６４を酸化して透明絶縁層
６２，６５を形成する。このため広い面積を占める画素
電極３の上端がＴＦＴ部の上端より高くなり、ガラス基
板１０内に狭い凹部が点在するだけなので、基板全体と
しては平坦化が向上する。
る。 【構成】画素電極３を形成する領域にＴＦＴの作成に用
いられる多結晶シリコン６，６４を酸化して透明絶縁層
６２，６５を形成する。このため広い面積を占める画素
電極３の上端がＴＦＴ部の上端より高くなり、ガラス基
板１０内に狭い凹部が点在するだけなので、基板全体と
しては平坦化が向上する。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示装置に用いられ
るアクティブマトリックス基板とその製造方法に関し、
特に平坦化に関するものである。
るアクティブマトリックス基板とその製造方法に関し、
特に平坦化に関するものである。
【０００２】
【従来の技術】近年、壁掛けＴＶや投射型ＴＶまた、Ｏ
Ａ機器用ディスプレイとして液晶パネルを用いた各種表
示装置の開発が行われている。液晶パネルの中でもアク
ティブ素子である薄膜トランジスタを液晶表示装置に組
み込んだアクティブマトリックス液晶ディスプレイは、
走査線数が増加してもコントラストや応答速度が低下し
ない等の利点から、高品位のＯＡ用やハイビジョン用表
示装置を実現する上で有力である。
Ａ機器用ディスプレイとして液晶パネルを用いた各種表
示装置の開発が行われている。液晶パネルの中でもアク
ティブ素子である薄膜トランジスタを液晶表示装置に組
み込んだアクティブマトリックス液晶ディスプレイは、
走査線数が増加してもコントラストや応答速度が低下し
ない等の利点から、高品位のＯＡ用やハイビジョン用表
示装置を実現する上で有力である。
【０００３】アクティブマトリックス基板の一例とし
て、図２（ａ）に平面構造を、図２（ｂ）に断面構造を
示す。
て、図２（ａ）に平面構造を、図２（ｂ）に断面構造を
示す。
【０００４】図２（ａ）にしめすように、ガラス基板１
０上には、薄膜トランジスタ２、走査線２１、信号線２
２、画素電極３が作成されている。この時の断面構造
は、図２（ｂ）に示すように、薄膜トランジスタ２と走
査線２１及び信号線２２を作製する領域の方が画素電極
３に領域に比べて、その上端の位置が高くなっている。
０上には、薄膜トランジスタ２、走査線２１、信号線２
２、画素電極３が作成されている。この時の断面構造
は、図２（ｂ）に示すように、薄膜トランジスタ２と走
査線２１及び信号線２２を作製する領域の方が画素電極
３に領域に比べて、その上端の位置が高くなっている。
【０００５】
【発明が解決しようとする課題】上述のアクティブマト
リックス基板の構造においては、薄膜トランジスタ２と
走査線２１および信号線２２で構成される領域の占める
割合が少ないために、アクティブマトリックス基板全体
として見た場合には、平坦な基板上に部分的な凸部が形
成されている状態である。従って、例えばリフロー法や
エッチバック法等を用いて平坦化を行ったとしても、局
所的な平坦化はできても、基板全体に渡って均一な平坦
化をすることが困難であるという問題点があった。
リックス基板の構造においては、薄膜トランジスタ２と
走査線２１および信号線２２で構成される領域の占める
割合が少ないために、アクティブマトリックス基板全体
として見た場合には、平坦な基板上に部分的な凸部が形
成されている状態である。従って、例えばリフロー法や
エッチバック法等を用いて平坦化を行ったとしても、局
所的な平坦化はできても、基板全体に渡って均一な平坦
化をすることが困難であるという問題点があった。
【０００６】また、図３に模式的に示すように、薄膜ト
ランジスタ２と画素電極３等が作製されたガラス基板１
０と、例えば５μｍの小球４をスペーサに用いて対向基
板５とを対向して貼り合わせ、間に液晶を封入してアク
ティブマトリックス液晶ディスプレイを構成する場合
に、薄膜トランジスタ２と対向基板５の間に小球が介在
すると、ギャップむらを起こすという問題点がある。そ
のため、従来構造のアクティブマトリックス基板におい
ては、本質的に液晶表示用には不適確であるという欠点
がある。
ランジスタ２と画素電極３等が作製されたガラス基板１
０と、例えば５μｍの小球４をスペーサに用いて対向基
板５とを対向して貼り合わせ、間に液晶を封入してアク
ティブマトリックス液晶ディスプレイを構成する場合
に、薄膜トランジスタ２と対向基板５の間に小球が介在
すると、ギャップむらを起こすという問題点がある。そ
のため、従来構造のアクティブマトリックス基板におい
ては、本質的に液晶表示用には不適確であるという欠点
がある。
【０００７】本発明の目的は上述の欠点を解消し、平坦
化を向上させたアクティブマトリックス基板とその製造
方法を提供することにある。
化を向上させたアクティブマトリックス基板とその製造
方法を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明のアクティブマトリックス基板の製造方法に
おいては、ガラス基板上に、薄膜トランジスタと走査線
および信号線と画素電極とを備え、前記画素電極を作成
する領域の上端が、前記薄膜トランジスタと前記走査線
および前記信号線から成る領域の上端と同じ高さもしく
はそれ以上の高さになっている構造のアクティブマトリ
ックス基板において、前記ガラス基板上に第１多結晶シ
リコンを形成する工程と、前記第１多結晶シリコンに選
択酸化を行って島状多結晶シリコン領域と第１透明絶縁
層を形成する工程と、ゲート絶縁膜を形成する工程と、
ゲート電極を第２多結晶シリコンの一部を用いて形成す
る工程と、前記第１透明絶縁層上に前記第２多結晶シリ
コンの他の一部を形成した後に酸化を行って第２透明絶
縁層を形成する工程と、前記第２透明絶縁層上に前記画
素電極を形成する工程と、前記走査線および前記信号線
を形成する工程とを含むものである。
め、本発明のアクティブマトリックス基板の製造方法に
おいては、ガラス基板上に、薄膜トランジスタと走査線
および信号線と画素電極とを備え、前記画素電極を作成
する領域の上端が、前記薄膜トランジスタと前記走査線
および前記信号線から成る領域の上端と同じ高さもしく
はそれ以上の高さになっている構造のアクティブマトリ
ックス基板において、前記ガラス基板上に第１多結晶シ
リコンを形成する工程と、前記第１多結晶シリコンに選
択酸化を行って島状多結晶シリコン領域と第１透明絶縁
層を形成する工程と、ゲート絶縁膜を形成する工程と、
ゲート電極を第２多結晶シリコンの一部を用いて形成す
る工程と、前記第１透明絶縁層上に前記第２多結晶シリ
コンの他の一部を形成した後に酸化を行って第２透明絶
縁層を形成する工程と、前記第２透明絶縁層上に前記画
素電極を形成する工程と、前記走査線および前記信号線
を形成する工程とを含むものである。
【０００９】
【作用】ガラス基板上に形成される広い領域の画素電極
の上端を薄膜トランジスタと走査線および信号線から成
る領域の上端よりも高くすることにより、見かけ上は平
坦な基板内に部分的に狭い領域の凹部が存在するだけな
ので、アクティブマトリックス基板全体としては平坦化
が向上する。
の上端を薄膜トランジスタと走査線および信号線から成
る領域の上端よりも高くすることにより、見かけ上は平
坦な基板内に部分的に狭い領域の凹部が存在するだけな
ので、アクティブマトリックス基板全体としては平坦化
が向上する。
【００１０】
【実施例】以下に本発明の実施例について図面を参照し
ながら詳細に説明する。図１（ａ）〜（ｆ）は本発明の
第１の実施例を工程順に示す断面図である。
ながら詳細に説明する。図１（ａ）〜（ｆ）は本発明の
第１の実施例を工程順に示す断面図である。
【００１１】まず図１（ａ）に示すように、ガラス基板
１０上に例えばＣＶＤ法により第１多結晶シリコン６１
を１００ｎｍ成長させた後、第１窒化膜７１を例えばＣ
ＶＤ法で成長した後にフォトエッチング技術を用いて形
成する。
１０上に例えばＣＶＤ法により第１多結晶シリコン６１
を１００ｎｍ成長させた後、第１窒化膜７１を例えばＣ
ＶＤ法で成長した後にフォトエッチング技術を用いて形
成する。
【００１２】次に、図１（ｂ）に示すように、選択酸化
法により多結晶シリコン６１を酸化して島状多結晶シリ
コン６３と第１透明絶縁層６２を形成する。
法により多結晶シリコン６１を酸化して島状多結晶シリ
コン６３と第１透明絶縁層６２を形成する。
【００１３】次に、図１（ｃ）に示すように、島状多結
晶シリコン６３上にゲート絶縁膜７２を形成した後、例
えばＣＶＤ法により第２多結晶シリコン６４を１００ｎ
ｍ成長させ、フォトエッチング技術を用いてゲート絶縁
膜７２上にゲート電極６４ａを、第１透明絶縁層６２上
に第２多結晶シリコン６４を形成し、さらにイオン注入
法により島状多結晶シリコン６３内にソース・ドレイン
領域（図示省略）を形成する。
晶シリコン６３上にゲート絶縁膜７２を形成した後、例
えばＣＶＤ法により第２多結晶シリコン６４を１００ｎ
ｍ成長させ、フォトエッチング技術を用いてゲート絶縁
膜７２上にゲート電極６４ａを、第１透明絶縁層６２上
に第２多結晶シリコン６４を形成し、さらにイオン注入
法により島状多結晶シリコン６３内にソース・ドレイン
領域（図示省略）を形成する。
【００１４】次に、図１（ｄ）に示すように、島状多結
晶シリコン６３上を第２窒化膜７３で覆った後、第２多
結晶シリコン６４を酸化して第２透明絶縁層６５を形成
する。
晶シリコン６３上を第２窒化膜７３で覆った後、第２多
結晶シリコン６４を酸化して第２透明絶縁層６５を形成
する。
【００１５】続いて、図１（ｅ）に示すように、層間絶
縁膜を成長させた後にコンタクトホールをあけ、Ａ１電
極を形成して薄膜トランジスタ２を作成する。
縁膜を成長させた後にコンタクトホールをあけ、Ａ１電
極を形成して薄膜トランジスタ２を作成する。
【００１６】最後に、図１（ｆ）に示すように、第２透
明絶縁層６５上に、酸化インジウムすず膜を成長させた
後、フォトエッチング技術を用いることにより画素電極
３を形成してアクティブマトリックス基板が作製され
る。
明絶縁層６５上に、酸化インジウムすず膜を成長させた
後、フォトエッチング技術を用いることにより画素電極
３を形成してアクティブマトリックス基板が作製され
る。
【００１７】このようにして製造されたアクティブマト
リックス基板であれば、ガラス基板１０上に形成される
広い領域の画素電極３の上端が、薄膜トランジスタ２と
走査線２１及び信号線２２から成る領域の上端よりも高
くなる。従って、見かけ上は平坦なアクティブマトリッ
クス基板内に部分的に狭い領域の凹部が存在するだけな
ので、アクティブマトリックス基板全体としては平坦化
が向上する。
リックス基板であれば、ガラス基板１０上に形成される
広い領域の画素電極３の上端が、薄膜トランジスタ２と
走査線２１及び信号線２２から成る領域の上端よりも高
くなる。従って、見かけ上は平坦なアクティブマトリッ
クス基板内に部分的に狭い領域の凹部が存在するだけな
ので、アクティブマトリックス基板全体としては平坦化
が向上する。
【００１８】なお、実施例には薄膜トランジスタとして
プレーナ型を示したが、これに拘束されることは無く、
スタガ型やその他の構造であっても活性領域とゲート電
極に多結晶シリコンを用いる構造であれば、それらの多
結晶シリコンを酸化して透明絶縁層を形成し同様の効果
を得ることができる。
プレーナ型を示したが、これに拘束されることは無く、
スタガ型やその他の構造であっても活性領域とゲート電
極に多結晶シリコンを用いる構造であれば、それらの多
結晶シリコンを酸化して透明絶縁層を形成し同様の効果
を得ることができる。
【００１９】
【発明の効果】以上詳細に説明したように本発明によれ
ば、ガラス基板上に形成される広い領域の画素電極の上
端が薄膜トランジスタ領域及び配線領域の上端よりも高
くなる。従って、見かけ上は平坦なアクティブマトリッ
クス基板内に部分的に狭い領域の凹部が存在するだけな
ので、アクティブマトリックス基板全体としては平坦化
が向上する。
ば、ガラス基板上に形成される広い領域の画素電極の上
端が薄膜トランジスタ領域及び配線領域の上端よりも高
くなる。従って、見かけ上は平坦なアクティブマトリッ
クス基板内に部分的に狭い領域の凹部が存在するだけな
ので、アクティブマトリックス基板全体としては平坦化
が向上する。
【００２０】また、本発明のアクティブマトリックス基
板エッチバック法等による平坦化技術を組み合わせるこ
とで、ほぼ完全な平坦化を実現することが可能である。
板エッチバック法等による平坦化技術を組み合わせるこ
とで、ほぼ完全な平坦化を実現することが可能である。
【００２１】さらに、液晶ディスプレイを構成する上
で、対向基板との貼り合わせを行う場合に、画素電極上
のスペーサによって間隔が決まるため、ギャップむらが
低減できる。
で、対向基板との貼り合わせを行う場合に、画素電極上
のスペーサによって間隔が決まるため、ギャップむらが
低減できる。
【００２２】しかも、薄膜トランジスタや走査線および
信号線には、従来のようにスペーサを通して圧力がかか
ることが無くなるので、圧力によるトランジスタ特性の
低下や配線の断線等が防しでき、歩留まりや信頼性の向
上が図れる。
信号線には、従来のようにスペーサを通して圧力がかか
ることが無くなるので、圧力によるトランジスタ特性の
低下や配線の断線等が防しでき、歩留まりや信頼性の向
上が図れる。
【図１】本発明の第１の一実施例の各工程の構造を示す
断面図。
断面図。
【図２】従来のアクティブマトリックス基板の平面図お
よび断面図。
よび断面図。
【図３】従来のアクティブマトリックス基板を用いた液
晶ディスプレイの構成を示す断面図。
晶ディスプレイの構成を示す断面図。
２ 薄膜トランジスタ ３ 画素電極 ４ スペーサ ５ 対向基板 １０ ガラス基板 ２１ 走査線 ２２ 信号線 ６１ 第１多結晶シリコン ６２ 第１透明絶縁層 ６３ 島状多結晶シリコン ６４ 第２多結晶シリコン ６４ａ ゲート電極 ６５ 第２透明絶縁層 ７１ 第１窒化膜 ７２ ゲート絶縁膜 ７３ 第２窒化膜
Claims (1)
- 【請求項１】 ガラス基板上に、薄膜トランジスタと走
査線および信号線と画素電極とを備え、前記画素電極を
作製する領域の上端が、前記薄膜トランジスタと前記走
査線および前記信号線から成る領域の上端と同じ高さも
しくはそれ以上の高さになっている構造のアクティブマ
トリックス基板を製造する方法であって、前記ガラス基
板上に第１多結晶シリコンを形成する工程と、前記第１
多結晶シリコンに選択酸化を行って島状多結晶シリコン
領域と第１透明絶縁層を形成する工程と、ゲート絶縁膜
を形成する工程と、ゲート電極を第２多結晶シリコンの
一部を用いて形成する工程と、前記第１透明絶縁層上に
前記第２多結晶シリコンの他の一部を形成した後に酸化
を行って第２透明絶縁層を形成する工程と、前記第２透
明絶縁層上に前記画素電極を形成する工程と、前記走査
線および前記信号線を形成する工程とを含むことを特徴
とするアクティブマトリックス基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3383092A JP2819924B2 (ja) | 1992-02-21 | 1992-02-21 | アクティブマトリックス基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3383092A JP2819924B2 (ja) | 1992-02-21 | 1992-02-21 | アクティブマトリックス基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05232507A true JPH05232507A (ja) | 1993-09-10 |
| JP2819924B2 JP2819924B2 (ja) | 1998-11-05 |
Family
ID=12397408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3383092A Expired - Lifetime JP2819924B2 (ja) | 1992-02-21 | 1992-02-21 | アクティブマトリックス基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2819924B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100381122B1 (ko) * | 1999-08-30 | 2003-04-23 | 샤프 가부시키가이샤 | 액정 표시 장치 및 그 제조 방법 |
-
1992
- 1992-02-21 JP JP3383092A patent/JP2819924B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100381122B1 (ko) * | 1999-08-30 | 2003-04-23 | 샤프 가부시키가이샤 | 액정 표시 장치 및 그 제조 방법 |
| US6628350B1 (en) | 1999-08-30 | 2003-09-30 | Sharp Kabushiki Kaisha | Liquid crystal display device and method of producing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2819924B2 (ja) | 1998-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3941032B2 (ja) | 垂直薄膜トランジスタを有する薄膜トランジスタ液晶表示素子 | |
| US5349453A (en) | Liquid crystal display device with microlenses on same plane as switching elements | |
| JPH06295924A (ja) | 液晶表示素子の製造方法 | |
| JP3808107B2 (ja) | 液晶表示装置及びその製造方法 | |
| JPH01274117A (ja) | 表示装置 | |
| JPH10142636A (ja) | アクティブマトリクス型表示回路 | |
| JPH0667207A (ja) | 液晶表示装置 | |
| JP2624355B2 (ja) | 液晶表示装置およびその製造方法 | |
| JPH0534709A (ja) | 液晶表示装置 | |
| JPH0667203A (ja) | 液晶表示装置 | |
| JP2819924B2 (ja) | アクティブマトリックス基板の製造方法 | |
| JPH0391721A (ja) | アクティブマトリクス基板 | |
| JPH04366924A (ja) | アクティブマトリクス基板 | |
| JP3111568B2 (ja) | アクティブマトリックス基板とその製造方法 | |
| JP2653572B2 (ja) | アクティブマトリクス基板の製造方法 | |
| JPS58190063A (ja) | 透過型液晶表示パネル用薄膜トランジスタ | |
| JP3707318B2 (ja) | 液晶表示装置およびその製造方法 | |
| JPH0561071A (ja) | 液晶表示装置 | |
| JP2004157210A (ja) | 半導体装置及びその作製方法 | |
| JPH05249485A (ja) | スイッチング用薄膜トランジスタを備えたアクティブマトリックス液晶ディスプレイ | |
| JPS6159474A (ja) | アクティブマトリクスディスプレイ | |
| JP2514166B2 (ja) | アクティブマトリックス液晶表示装置の製造方法 | |
| JP3306293B2 (ja) | 半導体素子の製造方法 | |
| JPH06138481A (ja) | アクティブマトリクス基板およびその製造方法 | |
| KR100267980B1 (ko) | 액정표시장치및그제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980728 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070828 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080828 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080828 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090828 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090828 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100828 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110828 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110828 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120828 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120828 Year of fee payment: 14 |