JPH05227251A - Start-stop synchronization establishing system - Google Patents
Start-stop synchronization establishing systemInfo
- Publication number
- JPH05227251A JPH05227251A JP4023879A JP2387992A JPH05227251A JP H05227251 A JPH05227251 A JP H05227251A JP 4023879 A JP4023879 A JP 4023879A JP 2387992 A JP2387992 A JP 2387992A JP H05227251 A JPH05227251 A JP H05227251A
- Authority
- JP
- Japan
- Prior art keywords
- speed
- transmission
- synchronization
- communication device
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、調歩同期確立方式に係
り、特にシリアル調歩同期通信において同期速度が可変
で速度偏差の影響が少ない調歩同期確立方式に関する。
調歩同期確立方式は、シリアル通信システムにおける通
信装置間の通信に必要な同期速度を所定の速度に設定し
同期を確立するための通信方式である。一般的なシリア
ル通信システムでは、同期速度はある所定の速度に統一
することが望ましい。なぜならばシステムを構成する機
器の統一化が図れ、保全上の運用も容易だからである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a start-stop synchronization establishment method, and more particularly to a start-stop synchronization establishment method in which the synchronization speed is variable and the influence of speed deviation is small in serial start-stop synchronization communication.
The start-stop synchronization establishment method is a communication method for establishing synchronization by setting a synchronization speed required for communication between communication devices in a serial communication system to a predetermined speed. In a general serial communication system, it is desirable that the synchronization speed be unified to a predetermined speed. This is because the devices that make up the system can be unified and maintenance is easy.
【０００２】しかしながら、現実には１つの通信システ
ムを構成する機器において複数の異なる同期速度を混在
使用する場合がある。このような場合、係る通信システ
ムの運用は困難となる。そこで、異なる同期速度が混在
しても柔軟に対応でき、保全上の運用が容易なシリアル
通信システムを実現することが望まれている。However, in reality, there are cases where a plurality of different synchronization speeds are mixedly used in a device constituting one communication system. In such a case, operation of the communication system concerned becomes difficult. Therefore, it is desired to realize a serial communication system that can flexibly cope with different mixed speeds and that can be easily operated for maintenance.
【０００３】[0003]
【従来の技術】図９は従来の調歩同期確立方式が適用さ
れるシリアル通信システムの構成例を示す図である。図
１０ａおよび図１０ｂは従来の調歩同期確立方式におけ
る信号の形式の例を示す図である。以下、従来の調歩同
期確立方式について図９、図１０ａおよび図１０ｂを参
照しつつ説明する。2. Description of the Related Art FIG. 9 is a diagram showing a configuration example of a serial communication system to which a conventional start / stop synchronization establishing system is applied. 10a and 10b are diagrams showing examples of signal formats in the conventional start-stop synchronization establishment method. Hereinafter, a conventional start-stop synchronization establishment method will be described with reference to FIGS. 9, 10a and 10b.
【０００４】（１）固定された同期速度による通信 図９に示す通信システムは、２つの交換機１００，２０
０と、これらを接続する通信回線３とからなっている。
一方の交換機１００に接続された図示しない端末から他
方の交換機２００（図ではより具体的にＣＯ，セントラ
ルオフィスと表記）に接続された図示しない端末に対し
て発呼が行われたとき、発呼側の交換機１００から発呼
した端末の識別番号（ＩＤとも呼ばれる）を回線３を介
して着呼側交換機２００に送信する。このような端末間
の通信データは主として課金情報として利用される。こ
のようなサービスをＡＩＯＤ（Automatic Identified O
utward Dialing）という。このときのような片方向の通
信には、シリアル通信方式がよく用いられる。(1) Communication at a fixed synchronous speed The communication system shown in FIG. 9 has two exchanges 100, 20.
0 and a communication line 3 connecting them.
A call is made from a terminal (not shown) connected to one exchange 100 to a terminal (not shown) connected to the other exchange 200 (more specifically, CO and central office in the figure). The identification number (also referred to as ID) of the terminal, which is called from the exchange 100 on the side, is transmitted to the exchange 200 on the called side through the line 3. Communication data between such terminals is mainly used as billing information. This kind of service is called AIOD (Automatic Identified O
utward Dialing). A serial communication method is often used for such one-way communication.
【０００５】シリアルデータ通信において、最も簡便な
同期確立方式として調歩同期確立方式がある。一般的な
調歩同期確立方式では、図１０ａあるいは図１０ｂに示
すような信号形式が用いられていた。すなわち、ある長
さ（図１０ａでは８〔ｂｉｔ〕）の送信データに開始ビ
ット及び終了ビットを付加したデータフレーム（図１０
ａでは計10〔ｂｉｔ〕）を用いた信号形式である。In serial data communication, there is a start-stop synchronization establishment method as the simplest synchronization establishment method. In a general start-stop synchronization establishment method, a signal format as shown in FIG. 10a or 10b has been used. That is, a data frame in which a start bit and an end bit are added to transmission data of a certain length (8 [bit] in FIG. 10A) (FIG. 10A).
In a, the signal format uses a total of 10 bits.
【０００６】このような信号形式において、受信側通信
装置が、空き信号４４（例えば空き状態を示す『１』レ
ベル）からデータフレームの始まり（例えば開始ビット
の『０』レベル）への変化を検出すると、以下に続くデ
ータの取り込みを行う。また、次のデータフレームの開
始はやはり『０』レベルの開始ビットで開始されるた
め、次データの『１』レベルから『０』レベルへの変化
を必ず発生させるため、各フレームの最後には必ず
『１』レベルの終了ビットが付加され、データフレーム
間は常に『１』レベルとなっている。In such a signal format, the receiving communication device detects a change from the empty signal 44 (for example, "1" level indicating the empty state) to the beginning of the data frame (for example, "0" level of the start bit). Then, the following data is taken in. Since the start of the next data frame is also started by the start bit of the "0" level, the change from the "1" level of the next data to the "0" level is always generated. The end bit of the "1" level is always added, and the data frame is always at the "1" level.
【０００７】あるいは、予め通信する情報量が分かって
おり（送り手と受け手とにて約束されている場合）かつ
少ない情報量の場合等は、図１０ｂのように開始ビット
（図では『１』レベル）のみを付加し、一度に数十〔ｂ
ｉｔ〕のデータを送信する方式もある。この場合、デー
タの終了は明らかなので終了ビットは付加されない。な
お、この例と同様の方式は電子機器工業会（ＥＩＡ）の
規格の１つであるＲＳ−４６４に採用されており、その
際、開始ビットはＰＭＢ（Pre Message Bit ）と呼ばれ
る。Alternatively, when the amount of information to be communicated is known in advance (when the sender and the receiver are promised) and the amount of information is small, a start bit (“1” in the figure) as shown in FIG. Level) only and add several tens [b
It] is also available. In this case, the end bit is not added because the end of the data is clear. A system similar to this example is adopted in RS-464 which is one of the standards of the Electronic Equipment Industries Association (EIA), and the start bit is called PMB (Pre Message Bit) at that time.
【０００８】しかしながら、このような従来の調歩同期
確立方式においては、送信側と受信側との間で予め同期
速度として、送信速度および受信速度を固定しておく必
要があった。つまり、調歩同期確立方式では送信側通信
装置が固定された所定の速度でデータを送信することを
前提とするので、受信側通信装置の受信速度も予め所定
の速度に固定しておく必要がある。However, in such a conventional start-stop synchronization establishing system, it is necessary to fix the transmission speed and the reception speed as the synchronization speed in advance between the transmitting side and the receiving side. That is, in the start-stop synchronization establishment method, it is premised that the communication device on the transmitting side transmits data at a fixed predetermined speed. Therefore, the receiving speed of the communication device on the receiving side must be fixed to a predetermined speed in advance. ..
【０００９】そのため、一度同期速度を設定すると、こ
れを変更するときは送信側通信装置の送信速度と受信側
通信装置の受信速度とを同時に変更する必要がある。こ
のため、特に送信側通信装置と受信側通信装置とが互い
にとって遠隔地にある場合などにおいては、変更が困難
であるという欠点があった。 （２）速度偏差による誤動作の発生 図１１は、速度偏差と誤りラッチとの関係を説明するた
めの図であり、タイミングチャートを示している。図の
上部に示すＢ０，Ｂ１，．．．は、データフレームを構
成するビット列を表している。その下部に示すクロック
は、ビット１つに１周期が対応するラッチクロックＣＫ
1 である。さらに下部には例として、Ｂ０とＢ０に対応
するラッチクロックＣＫ1 が拡大して示してある。Therefore, once the synchronous speed is set, when changing the synchronous speed, it is necessary to change the transmitting speed of the transmitting side communication device and the receiving speed of the receiving side communication device at the same time. For this reason, there is a drawback in that it is difficult to change the transmission side communication device and the reception side communication device, especially when they are located in remote places from each other. (2) Occurrence of Malfunction Due to Speed Deviation FIG. 11 is a diagram for explaining the relationship between the speed deviation and the error latch and shows a timing chart. B0, B1 ,. ． ． Represents a bit string forming a data frame. The clock shown below is a latch clock CK in which one cycle corresponds to one bit.
Is 1 . In the lower part, B0 and the latch clock CK 1 corresponding to B0 are enlarged and shown as an example.
【００１０】ここで、このラッチクロックＣＫ1 はデー
タの中央で値をラッチすることが望ましい。しかし、例
えば、ビット列が送信されてくる速度、すなわち送信速
度の偏差と、ラッチクロックの速度すなわち受信速度の
偏差によるずれ（図中のｔに相当）が生じる。前述した
ような従来の調歩同期確立方式において、装置間での１
回の通信の単位は１つのデータフレームによって行われ
る。ここで、データフレームがある程度長くなると、こ
れに応じて偏差のずれも増大し、データを誤読する可能
性が高くなる。Here, it is desirable that the latch clock CK 1 latches a value at the center of the data. However, for example, a deviation (corresponding to t in the drawing) occurs due to the deviation of the bit string transmission speed, that is, the deviation of the transmission speed, and the deviation of the latch clock speed, that is, the reception speed. In the conventional start-stop synchronization establishment method as described above, the
The unit of communication at one time is performed by one data frame. Here, if the data frame becomes long to some extent, the deviation of the deviation increases accordingly, and the possibility of misreading the data increases.
【００１１】すなわち、データの送信速度には図１１に
示すようなある程度の偏差のずれがあるため、データフ
レームが例えば数十〔ｂｉｔ〕に渡るような長いものに
なると（図１０ｂ参照）、受信の途中でデータを受信す
るビット列とラッチクロックとの同期タイミングがずれ
てくる。このタイミングずれにより同期の確立が不完全
となり、やがて誤ったデータを受信してしまうという欠
点があった。また、この欠点により、データフレームは
あまり長いものに出来なかった。That is, since there is a certain deviation in the data transmission rate as shown in FIG. 11, when the data frame becomes long, for example, several tens of bits (see FIG. 10b), reception is performed. In the middle of, the synchronization timing between the bit string for receiving data and the latch clock is deviated. Due to this timing shift, the establishment of synchronization becomes incomplete, and there is a drawback that erroneous data will be received eventually. Also, due to this drawback, the data frame could not be made very long.
【００１２】[0012]
【発明が解決しようとする課題】つまり、以上説明した
ように従来の調歩同期確立方式においては、次のような
２つの欠点があった。まず、第１は送信速度および受信
速度が固定であり、前記速度の変更が困難なことであ
る。また、第２はデータフレームが長いと、これに伴い
速度の偏差による誤動作を起こしやすくなることてあ
る。That is, as described above, the conventional start-stop synchronization establishing system has the following two drawbacks. First, the transmission speed and the reception speed are fixed, and it is difficult to change the speed. Secondly, if the data frame is long, a malfunction due to a deviation in speed is likely to occur.
【００１３】したがって、本発明は前記欠点を改善し、
調歩同期確立方式において任意の同期速度を自動的に設
定可能とし、通信中の同期速度の偏差の影響を小さく抑
えられるようにすることを目的とする。The present invention therefore remedies the above mentioned drawbacks,
It is an object of the present invention to enable an arbitrary synchronization speed to be automatically set in the start-stop synchronization establishment method and to suppress the influence of the deviation of the synchronization speed during communication.
【００１４】[0014]
【課題を解決するための手段】図１および図２は、本発
明の原理説明図である。以下、図１および図２を参照し
つつ、本発明の構成を述べる。まず第１の発明において
は、図１に示すように、送信側通信装置１は遠隔地にあ
る受信側通信装置２と通信回線３を介して接続されてお
り、送信側通信装置内１には、送信速度制御部１１に設
定されている送信速度を示す同期制御信号とデータフレ
ームの開始時点を識別するためのインターバル信号とを
通信回線３に送出する同期制御信号送出手段１３とを有
する。また、受信側通信装置内２には、同期制御信号を
微分解析することにより送信速度を検出し、受信速度制
御部２１に受信速度の補正を指示する信号を送出する同
期制御信号解析手段２３とを有する。1 and 2 are explanatory views of the principle of the present invention. The configuration of the present invention will be described below with reference to FIGS. 1 and 2. First, in the first aspect of the invention, as shown in FIG. 1, a transmitter communication device 1 is connected to a receiver communication device 2 in a remote place via a communication line 3, and the transmitter communication device 1 includes , And a sync control signal sending means 13 for sending to the communication line 3 a sync control signal indicating the sending speed set in the sending speed control section 11 and an interval signal for identifying the start time point of the data frame. Further, in the receiving side communication device 2, there is a synchronization control signal analyzing means 23 for detecting a transmission rate by differentially analyzing the synchronization control signal and sending a signal instructing the reception rate control section 21 to correct the reception rate. Have.
【００１５】次に第２の発明においては、図２に示すよ
うに、送信側通信装置１は遠隔地にある受信側通信装置
２と通信回線３を介して接続されており、送信側通信装
置１には、データフレームを通信回線３を介して受信側
通信装置２に送出するデータ送出部１２の送信速度を制
御する送信速度制御部１１を有する。また、受信側通信
装置２には、受信中のデータフレームの変化を検出し、
変化を検出した時点でデータ処理部２２の受信タイミン
グを補正する信号を発する信号変化検出手段２４が設け
てある。Next, in the second aspect of the invention, as shown in FIG. 2, the transmission side communication device 1 is connected to the reception side communication device 2 at a remote place via the communication line 3, and the transmission side communication device is connected. 1 includes a transmission speed control unit 11 that controls the transmission speed of a data transmission unit 12 that transmits a data frame to the reception side communication device 2 via the communication line 3. In addition, the receiving communication device 2 detects a change in the data frame being received,
A signal change detecting means 24 is provided which issues a signal for correcting the reception timing of the data processing unit 22 when a change is detected.
【００１６】[0016]
【作用】図３は、本発明における信号形式の例を説明す
るための図である。 （１）同期速度を可変とし、これを自動設定とする 以下、図３を参照しつつ、図１に示す通信システムを構
成する要素間の相互作用について説明する。FIG. 3 is a diagram for explaining an example of the signal format in the present invention. (1) Variable synchronization speed and automatic setting This will be described below with reference to FIG. 3 as to the interaction between the elements constituting the communication system shown in FIG.
【００１７】まず送信側通信装置１では、 同期制御信号送出手段１３は、送信速度制御部１１に
設定されている送信速度と等しい速度で交互に『１』レ
ベルと『０』レベルとを繰り返すことによる『・・・０
１０１０・・・』のバーストビット配列の同期制御信号
４２をＴ１〔秒〕送出する。First, in the transmission side communication device 1, the synchronization control signal transmitting means 13 alternately repeats the "1" level and the "0" level at a speed equal to the transmission speed set in the transmission speed control section 11. "... 0
The synchronization control signal 42 having the burst bit arrangement of "1010 ..." Is transmitted for T1 [seconds].
【００１８】データ送出部１２は、同期制御信号送出
手段１３が同期制御信号４２を送出し終えると、Ｔ２
〔秒〕に渡って『０』（又は『１』）レベル状態による
インターバル信号４３を送出する。 データ送出部１２が開始ビットに続いてデータの送信
を開始する。 データの送信が終了すると、データ送出部１２はデー
タに続いて終了ビットを送出する。信号レベルは空き状
態の『０』（又は『１』）に戻る。When the sync control signal sending means 13 finishes sending the sync control signal 42, the data sending section 12 outputs T2.
The interval signal 43 according to the "0" (or "1") level state is transmitted for [seconds]. The data transmission unit 12 starts data transmission following the start bit. When the data transmission is completed, the data transmission unit 12 transmits the end bit after the data. The signal level returns to "0" (or "1") in the empty state.
【００１９】一方、受信側通信装置２では、 信号変化検出手段２４は、通信回線３を介して送られ
てくるＴ１〔秒〕の同期制御信号４２の変化周期を微分
解析により検出し、検出した変化周期を基に受信速度を
受信速度制御部２１に設定する。 データ処理部２２は、受信速度制御部２１に設定され
た受信速度でデータを受信し、これを処理する。On the other hand, in the communication device 2 on the receiving side, the signal change detecting means 24 detects the change period of the synchronization control signal 42 of T1 [seconds] sent via the communication line 3 by differential analysis and detects it. The reception speed is set in the reception speed control unit 21 based on the change cycle. The data processing unit 22 receives data at the reception speed set in the reception speed control unit 21 and processes the data.
【００２０】つまり、受信側通信装置２が、発信側通信
装置１からの送信速度を表す同期制御信号４２を解析す
ることにより受信速度を設定し同期を確立するので、送
信側の送信速度が変更されても、受信側がこれに対応し
て受信速度を設定することが可能となる。すなわち、第
１の発明によれば、同期速度が送信側通信装置の送信速
度により任意に定まるので、同期速度が任意速度に自動
的に可変する。That is, the receiving side communication device 2 sets the receiving speed and establishes the synchronization by analyzing the synchronization control signal 42 representing the transmitting speed from the transmitting side communication device 1. Therefore, the transmitting speed of the transmitting side is changed. However, the receiving side can set the receiving speed accordingly. That is, according to the first aspect of the present invention, since the synchronization speed is arbitrarily determined by the transmission speed of the transmission side communication device, the synchronization speed is automatically changed to the arbitrary speed.
【００２１】（２）通信中に再同期する 以下、図２に示す通信システムを構成する要素間の相互
作用について、図３を参照しつつ説明する。送信側通信
装置１より回線３を介して受信側通信装置２に入力され
るデータフレームの波形は、例えば図３のデータフレー
ム４１に示すような波形となっている。なお、ここでは
同期制御信号４２およびインターバル信号４３は送信さ
れてこないものとする。(2) Re-synchronization during communication Hereinafter, the interaction between the elements constituting the communication system shown in FIG. 2 will be described with reference to FIG. The waveform of the data frame input from the transmission side communication device 1 to the reception side communication device 2 via the line 3 is, for example, a waveform as shown in the data frame 41 of FIG. Here, it is assumed that the synchronization control signal 42 and the interval signal 43 have not been transmitted.
【００２２】ここで、信号変化検出手段２４は、データ
処理部２２に入力される信号波形を監視しており、その
入力波形の変化の時点を契機にして受信速度制御部２１
の出力クロックの発生タイミングを補正する。信号中に
は頻繁に波形の変化が存在するので、通信中においても
頻繁に同期タイミングの補正をすることができる。した
がって、第２の発明によれば、通信中に頻繁に再同期が
かかるので、データフレームにおける送信側の速度偏差
の影響を除去しながら受信することが可能になる。Here, the signal change detection means 24 monitors the signal waveform input to the data processing section 22, and the reception speed control section 21 is triggered by the time point of the change of the input waveform.
Correct the generation timing of the output clock of. Since there are frequent waveform changes in the signal, it is possible to frequently correct the synchronization timing even during communication. Therefore, according to the second aspect of the invention, since resynchronization is frequently applied during communication, it is possible to receive while removing the influence of the speed deviation on the transmission side in the data frame.
【００２３】[0023]
【実施例】（１）第１の実施例 本実施例は、図１に示すような通信システムにおいて、
まず、送信側通信装置１より同期速度と等しい速度で変
化する『・・・１０１０１・・・』の連続信号を送出す
る。そして次に、受信側通信装置２が、連続信号を送信
速度よりも速い速度（例えば１６倍）で微分解析し、そ
の解析結果により予め受信速度を自動的に設定してから
通信が開始されるものである。以下、図を参照しつつさ
らに詳細に説明する。Embodiments (1) First Embodiment This embodiment is a communication system as shown in FIG.
First, the transmitting communication device 1 sends out a continuous signal of "... 10101 ..." Which changes at a speed equal to the synchronous speed. Then, next, the communication device 2 on the receiving side differentially analyzes the continuous signal at a speed (for example, 16 times) faster than the transmission speed, and automatically sets the reception speed in advance based on the analysis result, and then starts communication. It is a thing. Hereinafter, further details will be described with reference to the drawings.
【００２４】図４は、第１の実施例における受信側通信
装置の要部構成を示す図である。図５は、サンプリング
クロックとラッチクロックとの関係を示す図である。図
４を用いて、受信側通信装置２の構成について詳細に説
明する。２３は、通信回線３を介して送信側通信装置１
より送られてくるデータフレーム４１を動作クロックＣ
ＫS にてラッチするD-FF回路２３ａと、D-FF回路２３ａ
の出力レベルをラッチするD-FF回路２３ｂと、D-FF回路
２３ａとD-FF回路２３ｂとの出力レベルを比較するEOR
回路２３ｃと、EOR 回路２３ｃの出力によってリセット
されるまで動作クロックＣＫS を計数するカウンタ回路
２３ｄとによって構成される微分回路である。２１は、
カウンタ回路２３ｄの出力値を受信速度として設定する
ラッチ回路２１ａと、動作クロックＣＫS がラッチ回路
２１ａに設定された回数経過する毎に１回ラッチクロッ
クＣＫ1 を発する１／ｎ分周回路２１ｂとで構成される
受信速度制御部である。２２は、受信速度制御部２１か
らのラッチクロックＣＫ1 に同期して信号を受信するデ
ータラッチ回路２２ａと、データラッチ回路２２ａにラ
ッチされた値を受信データとして処理するデータ処理回
路２２ｂとによって構成されるデータ処理部である。FIG. 4 is a diagram showing a main configuration of the receiving side communication device in the first embodiment. FIG. 5 is a diagram showing the relationship between the sampling clock and the latch clock. The configuration of the receiving communication device 2 will be described in detail with reference to FIG. Reference numeral 23 denotes the transmission side communication device 1 via the communication line 3.
The data frame 41 sent by the operation clock C
D-FF circuit 23a latched by K S and D-FF circuit 23a
D-FF circuit 23b that latches the output level of the D-FF circuit 23b and the output level of the D-FF circuit 23a and the D-FF circuit 23b that compare the output level
It is a differentiating circuit composed of a circuit 23c and a counter circuit 23d that counts the operation clock CK S until it is reset by the output of the EOR circuit 23c. 21 is
A latch circuit 21a that sets the output value of the counter circuit 23d as the reception speed, and a 1 / n frequency divider circuit 21b that issues a latch clock CK 1 once every time the operation clock CK S is set in the latch circuit 21a. Is a reception speed control unit. Reference numeral 22 includes a data latch circuit 22a that receives a signal in synchronization with the latch clock CK 1 from the reception speed control unit 21 and a data processing circuit 22b that processes the value latched by the data latch circuit 22a as received data. Is a data processing unit.
【００２５】続いて図４の受信側通信装置２の動作を説
明する。まず微分回路２３が信号の変化周期を動作クロ
ックの計数値で出力し、次にこの計数値をデータ受信の
同期タイミング周期すなわちラッチクロックＣＫ1 の発
生周期とする受信速度制御部２１が動作クロックを上記
計数値回数だけ計数する毎にラッチクロックＣＫ1 を発
することで、データ処理部２２が同期して送信されてき
たデータを１〔ｂｉｔ〕ずつ受信する。Next, the operation of the receiving side communication device 2 of FIG. 4 will be described. First, the differentiating circuit 23 outputs the change period of the signal as the count value of the operation clock, and then the reception speed control unit 21 which uses this count value as the synchronization timing period of the data reception, that is, the generation period of the latch clock CK 1 , determines the operation clock. By issuing the latch clock CK 1 every time the count value is counted, the data processing unit 22 receives the data transmitted in synchronization by 1 [bit].
【００２６】図５に、動作クロックＣＫS とラッチクロ
ックＣＫ1 との関係を示す。図５のように、動作クロッ
クＣＫS はラッチクロックＣＫ1 の数倍（図では16倍）
の速度で変化している。ここで、本実施例ではこの動作
クロックＣＫS をサンプリングクロックとして用いて、
送信側から送られてくる同期制御信号４２の『・・・０
１０１０・・・』のビット配列の変化周期を計数する。
例えばデータフレーム中のあるビットB(n)が『１』レベ
ルのとき、この『１』レベルが次に『０』レベルになる
までのサンプリングクロックの回数がＡ〔回〕であると
き、制御回路２１ｂはＡ進カウンタとして機能する。ま
た、Ａ進カウンタとしての制御回路２１ｂの出力は、動
作クロックＣＫS Ａ回に１回でデータの受信タイミング
を指示する信号であるラッチクロックＣＫ1 として、デ
ータラッチ回路２２ａに入力される。FIG. 5 shows the relationship between the operation clock CK S and the latch clock CK 1 . As shown in FIG. 5, the operation clock CK S is several times (16 times in the figure) the latch clock CK 1 .
Is changing at the speed of. Here, in this embodiment, the operation clock CK S is used as a sampling clock,
"... 0" of the synchronization control signal 42 sent from the transmitting side
1010 ... ”, the change period of the bit array is counted.
For example, when a certain bit B (n) in the data frame is at "1" level and the number of sampling clocks until this "1" level becomes "0" level is A [times], the control circuit 21b functions as an A-adic counter. The output of the control circuit 21b as the A-ary counter is input to the data latch circuit 22a as a latch clock CK 1 which is a signal for instructing the data reception timing once every operation clock CK S A.
【００２７】このような構成により、データフレームが
送信されてくる前に同期速度を自動的に決定し、この同
期速度に基づく受信速度によりデータの受信を開始する
ことが可能となる。 （２）第２の実施例 本実施例は、図２に示すような通信システムにおいて、
受信側通信装置２内に微分回路２４を設け、データフレ
ームの波形的な変化を常に監視し、通信中の波形変化の
タイミングを用いて受信タイミングクロックを補正（リ
セット）することにより、送信速度の偏差による受信タ
イミングずれを逐次補正しながら信号を受信するもので
ある。以下、図を参照しつつさらに詳細に説明する。With this configuration, it is possible to automatically determine the synchronization speed before the data frame is transmitted and start receiving the data at the reception speed based on this synchronization speed. (2) Second Embodiment This embodiment is a communication system as shown in FIG.
By providing a differentiating circuit 24 in the communication device 2 on the receiving side, constantly monitoring the waveform change of the data frame, and correcting (resetting) the reception timing clock using the timing of the waveform change during communication, The signal is received while sequentially correcting the reception timing shift due to the deviation. Hereinafter, further details will be described with reference to the drawings.
【００２８】図６は、本発明の第２の実施例を説明する
ための図である。図７は、オッドパリティとデータフレ
ームを説明するための図である。図８は、「2 out of
5」と呼ばれる信号形式を説明するための図である。図
６を参照しつつ、受信側通信装置２の構成を詳細に説明
する。２４は、通信回線３を介して送信側通信装置１よ
り送られてくるデータフレーム４１を動作クロックＣＫ
S にてラッチするD-FF回路２４ａと、D-FF回路２４ａの
値を動作クロックＣＫS にてラッチするD-FF回路２４ｂ
と、D-FF回路２４ａとD-FF回路２４ｂとの値を比較する
EOR 回路２４ｃとによって構成される微分回路である。
２１は、動作クロックＣＫS が１６回入力される毎に１
回ラッチクロックＣＫ1 を出力する受信速度制御部２１
である。２２は、受信速度制御部２１からのラッチクロ
ックＣＫ1 に同期して１〔ｂｉｔ〕ずつデータをラッチ
するD-FF回路２２ａと、D-FF回路２２ａラッチされてい
るデータを入力し処理するデータ処理回路２２ｂとから
なるデータ処理部である。FIG. 6 is a diagram for explaining the second embodiment of the present invention. FIG. 7 is a diagram for explaining the odd parity and the data frame. Fig. 8 shows "2 out of
It is a figure for demonstrating the signal format called "5". The configuration of the receiving communication device 2 will be described in detail with reference to FIG. Reference numeral 24 denotes an operation clock CK for the data frame 41 sent from the transmission side communication device 1 via the communication line 3.
The D-FF circuit 24a latched by S and the D-FF circuit 24b latching the value of the D-FF circuit 24a by the operation clock CK S
And the values of the D-FF circuit 24a and the D-FF circuit 24b are compared.
It is a differentiating circuit constituted by the EOR circuit 24c.
21 is 1 every time the operation clock CK S is input 16 times.
Reception speed control unit 21 for outputting the latch clock CK 1
Is. Reference numeral 22 denotes a D-FF circuit 22a that latches data by 1 [bit] in synchronization with a latch clock CK 1 from the reception speed control unit 21, and D-FF circuit 22a is data that receives and processes the latched data. It is a data processing unit including a processing circuit 22b.
【００２９】次に、受信側通信装置２に入力される信号
波形について説明する。微分回路２４において、入力さ
れる信号波形は出来るだけ頻繁に変化することが望まし
い。なぜなら、信号の変化が頻繁であれは、それだけ頻
繁に受信タイミングの補正が行われることになり、デー
タの誤読の発生の恐れも減少することが言えるからであ
る。反対に、信号の波形が長時間に渡って無変化である
と（例えば『０』の連続）、その間は受信タイミングの
補正が行われないので送信速度の偏差の影響によるデー
タ誤読の恐れもそれだけ増大することが考えられる。Next, the signal waveform input to the receiving communication device 2 will be described. In the differentiating circuit 24, it is desirable that the input signal waveform changes as frequently as possible. The reason is that the more frequently the signal changes, the more frequently the reception timing is corrected, which reduces the risk of erroneous reading of data. On the other hand, if the signal waveform remains unchanged over a long period of time (for example, "0" continues), the reception timing is not corrected during that time, so there is a risk of data misreading due to the influence of the transmission speed deviation. It can be increased.
【００３０】したがって、本実施例ではデータフレーム
の構成において、所定の時間内に信号波形が少なくとも
１回以上変化するような手段をとる。すなわち、本実施
例ではデータフレームの構成に「2 out of 5」と呼ばれ
る方法を採用する。この方法は、電子機器工業会（ＥＩ
Ａ）の規格の１つであるＲＳ−４６４にも採用されてい
る方法で、図８に示すようにデータフレーム中の任意の
連続した５つのビットのうち必ず２つが『１』となる配
列のみを用いる規則に則るという方法である。このよう
にすることで、もしこの規則にそぐわない配列が入力さ
れたときは、その時点でデータの誤読を発見することが
できるものである。Therefore, in this embodiment, in the structure of the data frame, means is adopted so that the signal waveform changes at least once within a predetermined time. That is, in this embodiment, a method called "2 out of 5" is adopted for the structure of the data frame. This method is based on the Electronic Equipment Industry Association (EI).
In the method adopted in RS-464 which is one of the standards of A), as shown in FIG. 8, only an array in which two of five consecutive bits in a data frame are always "1" It is a method that follows the rule of using. By doing so, if an array that does not conform to this rule is input, it is possible to detect misreading of data at that time.
【００３１】また、図７に示すように、データフレーム
を幾つかのセグメントに分割し、このセグメントの所定
ビット位置にオッドパリティと呼ばれる調整符号を付加
すると、所定の期間内に必ず波形の変化を発生させるこ
とができる。なお、オッドパリティは、例えばあるセグ
メント（#1 Segment）内に『１』のビットが偶数個存在
するときに『１』、反対に奇数個であれば『０』とする
ことで結果的にセグメントの中の『１』のビットが奇数
個になるような規則に則っている。Further, as shown in FIG. 7, when a data frame is divided into several segments and an adjustment code called odd parity is added to a predetermined bit position of this segment, a change in the waveform is surely caused within a predetermined period. Can be generated. Note that the odd parity is set to "1" when there is an even number of "1" bits in a certain segment (# 1 Segment), and "0" when there is an odd number of bits, resulting in segmentation. It follows the rule that there is an odd number of "1" bits.
【００３２】このように、信号の変化頻度を制御するこ
とによって、微分回路２４による受信速度の補正を、あ
る期間内において確実に行うことができるようになる。
すなわち、データの受信動作の誤動作率を予め所定の値
以下に設定することができるようになるので、データフ
レームの長さを長くしても送信速度の偏差によらずに誤
動作なく受信できるようになる。As described above, by controlling the frequency of change of the signal, it is possible to surely correct the reception speed by the differentiating circuit 24 within a certain period.
That is, since the malfunction rate of the data receiving operation can be set in advance to a predetermined value or less, even if the length of the data frame is increased, the data can be received without malfunction regardless of the deviation of the transmission speed. Become.
【００３３】つまり、上記のような構成によれば、信号
が変化する毎に微分回路２３が受信速度制御部２１の同
期タイミングにリセットをかけることにより、送信速度
に偏差があっても、これに対応してラッチクロックＣＫ
1 の発生タイミングが補正されるので、データのフレー
ムが長くてもデータを誤ったタイミングで受信すること
が未然に防止され、誤動作を生じにくくさせることがで
きる。That is, according to the above configuration, the differentiating circuit 23 resets the synchronization timing of the reception speed control unit 21 every time the signal changes, so that even if there is a deviation in the transmission speed, Correspondingly, latch clock CK
Since the generation timing of 1 is corrected, even if the data frame is long, it is possible to prevent the data from being received at the wrong timing, and it is possible to prevent the malfunction from occurring.
【００３４】[0034]
【発明の効果】以上説明したように、本発明による構成
によれば、同期速度が固定であり、前記速度の変更に伴
う調整が困難となるという欠点、および、データフレー
ムが長いとき、これに伴い速度の偏差による誤動作を起
こしやすくなるという欠点を改善し、調歩同期確立方式
においてあらゆる同期速度を設定可能とし得るように
し、同期速度の偏差を小さく抑えられるようにすること
が可能となる。また、システムを構成する機器の統一化
を図ることができ、機器の保守を行う場合の作業がきわ
めて簡便となり得るなど、係る通信システムの性能向上
に寄与するところが大きい。As described above, according to the configuration of the present invention, the synchronization speed is fixed, and it is difficult to make adjustments when the speed is changed. Along with this, it is possible to improve the disadvantage that a malfunction due to speed deviation is likely to occur, enable all sync speeds to be set in the start-stop synchronization establishment method, and suppress the sync speed deviation to be small. In addition, it is possible to unify the devices that make up the system, and the work for maintaining the devices can be extremely simple, which greatly contributes to the performance improvement of the communication system.
【図１】第１の発明の原理を説明するための図であっ
て、シリアル通信システムの構成例を示している。FIG. 1 is a diagram for explaining the principle of the first invention and shows a configuration example of a serial communication system.
【図２】第２の発明の原理を説明するための図であっ
て、シリアル通信システムの構成例を示している。FIG. 2 is a diagram for explaining the principle of the second invention and shows a configuration example of a serial communication system.
【図３】本発明における信号形式の例を説明するための
図である。FIG. 3 is a diagram for explaining an example of a signal format in the present invention.
【図４】第１の実施例における受信側通信装置の構成を
示す図である。FIG. 4 is a diagram showing a configuration of a receiving side communication device in the first embodiment.
【図５】動作クロックとラッチクロックとの関係を示す
図である。FIG. 5 is a diagram showing a relationship between an operation clock and a latch clock.
【図６】本発明の第２の実施例を説明するための図であ
る。FIG. 6 is a diagram for explaining the second embodiment of the present invention.
【図７】オッドパリティとデータフレームを説明するた
めの図である。FIG. 7 is a diagram for explaining odd parity and a data frame.
【図８】「2 out of 5」による信号形式を説明するため
の図である。FIG. 8 is a diagram for explaining a signal format based on “2 out of 5”.
【図９】従来の調歩同期確立方式による通信システムの
構成例を説明するための図である。FIG. 9 is a diagram for explaining a configuration example of a communication system according to a conventional start-stop synchronization establishment method.
【図１０】従来の調歩同期確立方式の信号形式を説明す
るための図である。FIG. 10 is a diagram for explaining a signal format of a conventional start / stop synchronization establishment method.
【図１１】送信速度の偏差と誤りラッチとの関係を説明
するための図である。FIG. 11 is a diagram for explaining the relationship between transmission rate deviation and error latch.
１ （送信側）通信装置 １１ 送信速度制御部 １２ データ送出部 １３ 同期制御信号送出手段 ２ （受信側）通信装置 ２１ 受信速度制御部 ２２ データ処理部 ２３ 信号解析手段 ２４ 信号変化検出手段 ３ 通信回線 ４ 信号波 ４１ データフレーム ４２ 同期制御信号 ４３ インターバル信号 ４４ 空き信号 1 (transmission side) communication device 11 transmission speed control unit 12 data transmission unit 13 synchronization control signal transmission means 2 (reception side) communication device 21 reception speed control unit 22 data processing unit 23 signal analysis unit 24 signal change detection unit 3 communication line 4 signal wave 41 data frame 42 synchronization control signal 43 interval signal 44 idle signal
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川見 繁 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 ─────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Shigeru Kawami 1015 Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa Fujitsu Limited
Claims (2)
（２）とを通信回線（３）を介して接続し、前記送信側
通信装置（１）のデータ送出部（１２）がデータフレー
ム（４１）を同期速度として予め送信速度制御部（１
１）に設定されている送信速度で通信回線（３）を介し
て受信側通信装置（２）に送出し、該受信側通信装置
（２）のデータ処理部（２２）が該データフレームを予
め受信速度制御部（２１）に設定されている受信速度に
よって該送信速度に同期して受信することによりシリア
ル通信を行う調歩同期確立方式において、 送信側通信装置内（１）に、実際のデータ送信に先立っ
て前記送信速度制御部（１１）に設定されている送信速
度を示す同期制御信号と、該同期制御信号の終了時点と
前記データフレームの開始時点との境界を識別し、デー
タ受信開始のタイミングをとるためのインターバル信号
とを、通信開始時にそれぞれの所定時間（Ｔ１，Ｔ２）
にわたって前記通信回線（３）に送出する同期制御信号
送出手段（１３）とを設け、 受信側通信装置内（２）に、前記同期制御信号を微分解
析して前記送信速度を検出することにより、受信速度制
御部（２１）に設定されている受信速度の値を該検出し
た送信速度の値に補正する同期制御信号解析手段（２
３）とを設けたことを特徴とする調歩同期確立方式。1. A transmission side communication device (1) and a reception side communication device (2) are connected via a communication line (3), and a data transmission section (12) of the transmission side communication device (1) transmits data. The transmission rate control unit (1
The data processing unit (22) of the receiving side communication device (2) sends the data frame in advance to the receiving side communication device (2) via the communication line (3) at the transmission speed set in 1). In the start-stop synchronization establishment method in which serial communication is performed by receiving in synchronization with the transmission speed according to the reception speed set in the reception speed control unit (21), the actual data transmission to the transmission side communication device (1) is performed. Prior to the above, the synchronization control signal indicating the transmission rate set in the transmission rate control unit (11) and the boundary between the end point of the synchronization control signal and the start point of the data frame are identified, and the data reception start An interval signal for timing is provided at a predetermined time (T1, T2) at the start of communication.
By providing a synchronous control signal transmitting means (13) for transmitting to the communication line (3) over the communication line, and differentially analyzing the synchronous control signal in the receiving side communication device (2) to detect the transmission speed, Synchronization control signal analysis means (2) for correcting the value of the reception speed set in the reception speed control unit (21) to the value of the detected transmission speed.
3) A start-stop synchronization establishing method characterized by being provided.
（２）とを通信回線（３）を介して接続し、前記送信側
通信装置（１）のデータ送出部（１２）がデータフレー
ムを同期速度として予め送信速度制御部（１１）に設定
されている送信速度で通信回線（３）を介して受信側通
信装置（２）に送出し、該受信側通信装置（２）のデー
タ処理部（２２）が該データフレームを予め受信速度制
御部（２１）に設定されている受信速度によって該送信
速度と同期して受信することによりシリアル通信を行う
調歩同期確立方式において、 受信側通信装置内（２）に、通信回線（３）を介して送
信側通信装置（１）より入力されるデータフレーム内の
レベルの変化を常時監視し、該変化を検出したタイミン
グをもって受信速度制御装置（２１）が発するデータ受
信指示のタイミングを補正する信号変化検出手段（２
４）を設けたことを特徴とする調歩同期確立方式。2. A transmission side communication device (1) and a reception side communication device (2) are connected via a communication line (3), and a data transmission section (12) of the transmission side communication device (1) transmits data. The frame is sent to the receiving side communication device (2) via the communication line (3) at the transmission speed set in advance in the transmission speed control unit (11) as the synchronization speed, and the data of the receiving side communication device (2) is transmitted. In the start-stop synchronization establishment method in which the processing unit (22) performs serial communication by receiving the data frame in synchronization with the transmission speed at the reception speed set in the reception speed control unit (21) in advance, The level change in the data frame input from the transmission side communication device (1) into the device (2) through the communication line (3) is constantly monitored, and the reception speed control device ( 21) emits Signal change detection means (2) for correcting the timing of data reception instruction
4) The start-stop synchronization establishing method characterized by being provided.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4023879A JPH05227251A (en) | 1992-02-10 | 1992-02-10 | Start-stop synchronization establishing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4023879A JPH05227251A (en) | 1992-02-10 | 1992-02-10 | Start-stop synchronization establishing system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05227251A true JPH05227251A (en) | 1993-09-03 |
Family
ID=12122738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4023879A Pending JPH05227251A (en) | 1992-02-10 | 1992-02-10 | Start-stop synchronization establishing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05227251A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6704290B1 (en) | 1999-03-31 | 2004-03-09 | Nec Corporation | Transmission device and transmission method |
| US9036760B2 (en) | 2013-05-29 | 2015-05-19 | Denso Corporation | Receiving apparatus and method for detecting the number of bits of the same value in a received bit stream |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157658A (en) * | 1981-03-25 | 1982-09-29 | Fujitsu Ltd | Bit sampling controling system |
| JPS617756A (en) * | 1984-06-22 | 1986-01-14 | Mitsubishi Electric Corp | Communication equipment |
| JPS63207244A (en) * | 1987-02-23 | 1988-08-26 | Omron Tateisi Electronics Co | Data transmission equipment for start-stop synchronizing system |
| JPH0413337A (en) * | 1990-05-01 | 1992-01-17 | Zexel Corp | Baud rate discrimination method for serial data |
| JPH04200127A (en) * | 1990-11-29 | 1992-07-21 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
-
1992
- 1992-02-10 JP JP4023879A patent/JPH05227251A/en active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157658A (en) * | 1981-03-25 | 1982-09-29 | Fujitsu Ltd | Bit sampling controling system |
| JPS617756A (en) * | 1984-06-22 | 1986-01-14 | Mitsubishi Electric Corp | Communication equipment |
| JPS63207244A (en) * | 1987-02-23 | 1988-08-26 | Omron Tateisi Electronics Co | Data transmission equipment for start-stop synchronizing system |
| JPH0413337A (en) * | 1990-05-01 | 1992-01-17 | Zexel Corp | Baud rate discrimination method for serial data |
| JPH04200127A (en) * | 1990-11-29 | 1992-07-21 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6704290B1 (en) | 1999-03-31 | 2004-03-09 | Nec Corporation | Transmission device and transmission method |
| US9036760B2 (en) | 2013-05-29 | 2015-05-19 | Denso Corporation | Receiving apparatus and method for detecting the number of bits of the same value in a received bit stream |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0096854A2 (en) | Framing system | |
| US4011511A (en) | Frequency-shift digital data link and digital frequency detection system | |
| US4158193A (en) | Data transmission test set with synchronization detector | |
| US5138634A (en) | Altered-length messages in interrupted-clock transmission systems | |
| US4653070A (en) | Channel monitoring circuit for use in a repeater station over radio digital transmission | |
| US7116739B1 (en) | Auto baud system and method and single pin communication interface | |
| US5046074A (en) | Synchronization method and synchronization recovery devices for half-duplex communication | |
| JPH05227251A (en) | Start-stop synchronization establishing system | |
| EP0319186B1 (en) | Synchronization failure detection | |
| US5959979A (en) | Half-duplex communication system for telemetry modems | |
| US3458654A (en) | Circuit | |
| WO1982001438A1 (en) | Remote supervisory control unit | |
| US5208840A (en) | Method and arrangement for detecting framing bit sequence in digital data communications system | |
| JP2005303385A (en) | Dsrc communication circuit and communication method | |
| CA2088210A1 (en) | Procedure for synchronizing circuit elements of a telecommunications system | |
| JPS6352828B2 (en) | ||
| US5903301A (en) | Apparatus for removing unnecessary data in communication network | |
| KR950001927B1 (en) | Circuit for detecting digital data synchronous signal | |
| JPH05344115A (en) | Reception synchronizing circuit | |
| JPH08256181A (en) | Automatic gain reset circuit for burst communication | |
| JPS6040224B2 (en) | Abnormality detection device in synchronous communication control equipment | |
| JPS5937748A (en) | Receiver for optical transmission | |
| JPH0456545A (en) | Time synchronization control system | |
| JPS58127439A (en) | Optical data input and output device | |
| JPS6017186B2 (en) | Synchronization establishment method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971021 |