JPS6017186B2 - Synchronization establishment method - Google Patents
Synchronization establishment methodInfo
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- JPS6017186B2 JPS6017186B2 JP52097797A JP9779777A JPS6017186B2 JP S6017186 B2 JPS6017186 B2 JP S6017186B2 JP 52097797 A JP52097797 A JP 52097797A JP 9779777 A JP9779777 A JP 9779777A JP S6017186 B2 JPS6017186 B2 JP S6017186B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
Description
【発明の詳細な説明】
本発明はデータ通信における同期伝送方式、特に同期確
立方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a synchronous transmission method in data communication, and particularly to a synchronization establishment method.
従釆の同期伝送方式における同期確立は、前の状態にか
かわらず同期符号を連続２文字受信すると同期を確立し
ていた。In the conventional synchronous transmission system, synchronization was established when two consecutive characters of the synchronization code were received, regardless of the previous state.
しかしながら、この方式においては次の様な欠点があっ
た。これを図面を参照して説明する。本図に於て、情報
符号にはＪＩＳ７ビットコード＋パリティビットが使用
され、パリティビットは奇数パリティとされている。第
１図を参照すると、Ａ局からデータ０１を送信し、Ｂ局
から肯定応答ＡＩを返送する。次にＡ局は次のデータ○
２，Ｄ３を送信する。ここでもし、同期符号又は先頭符
号が誤り、Ｂ局で同期が確立できないとき、例えば“Ｓ
ＹＮ・ＳＹＮ・ＳＹＮ・ＳＴＸ”が“ＳＹＮ ・ Ｘ
・ＳＹＮ・ＳＴＸ”、ＳＹＮ・ＳＹＮ・ＳＹＮ・Ｘ”、
‘‘Ｘ・Ｘ・ＳＹＮ・ＳＴＸ”、“ＳＹＮ・ＳＹＮ・×
・Ｘ’’、“ＳＹＮ・ＳＹＮ・Ｘ・ＳＴＭ”となったと
き（ここで、ＳＹＮは同期符号、ＳＴＸはデータブロッ
クの先頭符号、Ｘは誤ったことを示す）、Ａ局は“Ｄ２
・０・０・ＳＰ・ＳＰ・ＳＰ・Ｄ３・ＥＴ８’と送信す
るのであるが、Ｂ局は同期が確立していないので同期符
号を見つける動作に入っており、第２図に示す様に“０
・０・ＳＰ・ＳＰ・ＳＰ”を“ＳＹＮ・ＳＹＮ・ＥＯＴ
・ＥＯＴ”と判定して同期を確立し、“ＥＯＴ・ＥＯＴ
”を検出する。これはテキスト中に“ＥＯＴ・ＥＯＴ”
を受信したことを意味し、データの再送により、正常に
データ伝送が続行できるものが、第１図に見られる如く
、受信アラームとなり、データ伝送が中断され、テキス
トの最初からやりなおさなければならない。However, this method had the following drawbacks. This will be explained with reference to the drawings. In this figure, a JIS 7-bit code + parity bit is used as the information code, and the parity bit is an odd parity. Referring to FIG. 1, station A transmits data 01, and station B returns an acknowledgment AI. Next, station A sends the next data ○
2. Send D3. Here, if the synchronization code or the leading code is incorrect and synchronization cannot be established at station B, for example, "S
YN・SYN・SYN・STX” is “SYN・X”
・SYN・STX", SYN・SYN・SYN・X",
''X・X・SYN・STX”, “SYN・SYN・×
・X'', "SYN・SYN・X・STM" (here, SYN is the synchronization code, STX is the start code of the data block, and X indicates an error), the A station sends "D2
・0・0・SP・SP・SP・D3・ET8' However, since synchronization has not been established, station B is in the process of finding a synchronization code, and as shown in Figure 2, it transmits " 0
・0・SP・SP・SP” as “SYN・SYN・EOT”
・Determine “EOT” and establish synchronization.
” is detected. This is “EOT・EOT” in the text.
This means that the text has been received, and data transmission can continue normally by retransmitting the data, but as shown in Figure 1, a reception alarm occurs, data transmission is interrupted, and the text must be restarted from the beginning. .
このように従来の同期確立方式では、先頭符号の誤りや
同期符号の誤りによりデータブロックの途中から同期が
確立されることがあった。本発明は従来の上記欠点を解
決する為になされたものであり、従って本発明の目的は
、同期確立において、同期符号のみならずその前の状態
を監視する事により、的確に同期を確立して効率のよい
データ伝送をなし得る新規な同期確立方式を提供するこ
とにある。As described above, in the conventional synchronization establishment method, synchronization may be established from the middle of a data block due to an error in the leading code or an error in the synchronization code. The present invention has been made in order to solve the above-mentioned drawbacks of the conventional technology. Therefore, an object of the present invention is to accurately establish synchronization by monitoring not only the synchronization code but also the state before the synchronization code. The object of the present invention is to provide a new synchronization establishment method that enables efficient data transmission.
本発明の上記目的は、同期符号を受信する事により同期
を確立する同期伝送方式において、連続２文字の同期符
号の前に少なくともキャラクタ分のＺ極性が保持されて
いることを監視することにより同期を確立することを特
徴とした同期確立方式、によって達成される。The above object of the present invention is to establish synchronization by monitoring that Z polarity for at least characters is maintained before a synchronization code of two consecutive characters in a synchronization transmission method that establishes synchronization by receiving a synchronization code. This is achieved by a synchronization establishment method characterized by establishing .
本発明は、ブロック間がＺ極性で常に保持されており、
また、データとして奇数パリティを採用すれば、データ
ブロック中に１キャラク夕分のＺ極性が続くことはあり
えないこと、従って、１キャラクタ分のＺ極性とそれに
続く２文字連続の同期符号を検出して同期を確立する様
にすれば、同期符号誤り及び先頭符号の検出不可が発生
しても、ブロックの途中から同期は確立されることはな
く、そのデータブロックは再送され、正常に通信が続行
されるという原理に基づいている。In the present invention, Z polarity is always maintained between blocks,
Also, if odd parity is used as data, it is impossible for one character's worth of Z polarity to continue in a data block. If synchronization is established, even if a synchronization code error or a leading code cannot be detected, synchronization will not be established in the middle of the block, and the data block will be retransmitted and communication will continue normally. It is based on the principle that
次に本発明をその良好な一実施例について図面を参照し
ながら更に具体的に説明する。本実施例においては、情
報符号として例えばＪＩＳ７ビットコード十パリティビ
ットを用い、パリティビットは奇数パリティとしている
。Next, a preferred embodiment of the present invention will be described in more detail with reference to the drawings. In this embodiment, for example, a JIS 7-bit code with ten parity bits is used as the information code, and the parity bits are odd parities.
第３図を参照すると、１キヤラクタ分のＺ欄性（図に於
て、Ｚ極性は黒丸で、Ａ極性は白丸で示されている）に
続いて同期符号“ＳＹＮ・ＳＹＮ・ＳＹＮ’となってい
るので、この同期符号ＳＹＮの２文字目で同期が確立さ
れる。Referring to Figure 3, after one character's Z field property (in the diagram, Z polarity is indicated by a black circle and A polarity is indicated by a white circle), a synchronization code "SYN・SYN・SYN' is shown. Therefore, synchronization is established at the second character of the synchronization code SYN.
第４図を参照すると、この場合には、１キヤラクタ分の
Ｚ極性なしに、“ＳＹＮ・ＳＹＮ・ＳＹＮ’となってい
るので、このときには同期は確立されない。Referring to FIG. 4, in this case, there is no Z polarity for one character and it is "SYN-SYN-SYN', so synchronization is not established at this time.
次に従来の同期確立方式で問題となった第１図、第２図
を参照する。Next, reference will be made to FIGS. 1 and 2, which show problems with the conventional synchronization establishment method.
ブロックの最初に同期が確立されずに“０・０・ＳＰ・
ＳＦ・ＳＰと受信すると、従来の方式では同期が確立さ
れ“ＥＯＴ・ＥＯＴ”を検出したがト本方式では同期符
号ＳＹＮの前に１キャラクタ分のＺ極性がないために、
同期は確立されず、“ＥＯＴ・ＥＯＴ”も検出されない
。よって従釆のような不都合は生じない。第５図は本発
明に係る同期確立方式を実行する為の同期確立回路の一
例をブロックで示す図である。図に於て、参照番号１は
シフトレジスタ、２はＳＹＮ符号デコーダ、３はＡＮＤ
回路、４はＳＹＮ符号受信メモリ、５はＡＮＤ回路、６
は同期確立メモリ、７はシフトレジスタ、８は８ビット
共Ｚ極性デコーダを夫々示す。９は８ビットを計数して
１キャラクタと判定する機能を有する８分周回路、１０
は同期が確立してからキャラクタ判定用のクロックを出
力するＡＮＤ回路を夫々示している。Synchronization is not established at the beginning of the block and “0, 0, SP,
When SF/SP is received, synchronization is established in the conventional method and "EOT/EOT" is detected, but in this method, there is no Z polarity for one character before the synchronization code SYN, so
Synchronization is not established and "EOT・EOT" is not detected. Therefore, the inconvenience that would occur if there were no subordinates would occur. FIG. 5 is a block diagram showing an example of a synchronization establishment circuit for implementing the synchronization establishment method according to the present invention. In the figure, reference number 1 is a shift register, 2 is a SYN code decoder, and 3 is an AND
circuit, 4 is a SYN code reception memory, 5 is an AND circuit, 6
7 indicates a synchronization establishment memory, 7 indicates a shift register, and 8 indicates an 8-bit Z polarity decoder. 9 is an 8-frequency divider circuit that has the function of counting 8 bits and determining it as one character; 10
1 and 2 respectively show AND circuits that output a clock for character determination after synchronization is established.
受信デー外ま８ビットのシフトレジスタ１の入力端子Ｎ
に入力され、８ビット目の出力はシフトレジスタ７の入
力端子ＩＮに接続されている。Input terminal N of shift register 1 for 8 bits outside received data
The output of the 8th bit is connected to the input terminal IN of the shift register 7.
シフトレジス夕１，７のクロツク端子Ｃには各ビツトご
とに変復調装置から与えられるシフトクロツクＳＣがそ
れぞれ入力される。ＳＹＮ符号デコーダ２と８ビット共
Ｚ極性デコーダ８の出力ＯＵＴの論理積をＡＮＤ回路３
でとり、この出力を、シフトクロックＳＣとはずれた時
間関係で各ビットごとに出るクロックＣＩが接続されて
いるＳＹＮ符号受信メモリ４の入力ＩＮ‘こ接続する。
さらにＳＹＮ符号メモリ４の出力ＯＵＴとＳＹＮ符号デ
コーダ２の出力ＯＵＴとをＡＮＤ回路５で論理積をとり
、その出力を同期確立メモリ６の入力ｍに接続する。同
期確立メモリ６のクロック端子には、ＳＹＮ符号受信メ
モリ４がセットされた時点からシフトクロックＳＣを８
分周回路９で８分周したその出力ＯＵＴと、クロックＣ
Ｉと、同期確立メモリ６の否定出力ＯＵＴとの論理積を
ＡＮＤ回路１０でとった出力Ｃ２が接続される。１キャ
ラクタ分のＺ極性に引続き同期符号ＳＹＮを受信すると
、ＳＹＮ符号デコーダ２と８ビット共Ｚ極性デコーダ８
の出力ＯＵＴが共に“ＯＮ’となるので、ＡＮＤ回路３
によってそれらの論理積がとられ、その出力ＯＵＴが“
ＯＮ”となり、ＳＹＮ符号受信メモリ４がセットされる
。A shift clock SC applied from a modulation/demodulation device for each bit is input to clock terminals C of shift registers 1 and 7, respectively. The AND circuit 3 performs the AND of the outputs OUT of the SYN code decoder 2 and the 8-bit Z polarity decoder 8.
This output is connected to the input IN' of the SYN code receiving memory 4 to which the clock CI that is output for each bit is connected in a time relationship different from the shift clock SC.
Furthermore, the output OUT of the SYN code memory 4 and the output OUT of the SYN code decoder 2 are ANDed by an AND circuit 5, and the output is connected to the input m of the synchronization establishment memory 6. The clock terminal of the synchronization establishment memory 6 receives a shift clock SC of 8 from the time the SYN code reception memory 4 is set.
The output OUT whose frequency is divided by 8 by the frequency dividing circuit 9 and the clock C
An output C2 obtained by logically multiplying I and the negative output OUT of the synchronization establishment memory 6 by an AND circuit 10 is connected. When the synchronization code SYN is received following the Z polarity for one character, the SYN code decoder 2 and the 8-bit Z polarity decoder 8
Since the outputs OUT of both become “ON”, AND circuit 3
Their AND is taken by , and the output OUT is “
ON” and the SYN code reception memory 4 is set.
続いてシフトレジスタ１がもう１文字のＳＹＮ符号を受
信すると、ＡＮＤ回路５によってＳＹＮ符号デコーダ２
とＳＹＮ符号受信メモリ４の各出力ＯＵＴの論理積がと
られ、その結果、同期確立メモリ６がセットされて同期
が確立する。もしここで、続いて受けた文字がＳＹＮ符
号でない場合には、ＳＹＮ符号受信メモリ４がリセット
され、初めからやり直しとなる。Subsequently, when the shift register 1 receives another SYN code, the AND circuit 5 sends it to the SYN code decoder 2.
and each output OUT of the SYN code reception memory 4 is ANDed, and as a result, the synchronization establishment memory 6 is set and synchronization is established. If the subsequently received character is not a SYN code, the SYN code reception memory 4 is reset and the process starts over.
また１キャラクタ分のＺ極性なしにＳＹＮ符号を受信し
ても、ＡＮＤ回路３のＡＮＤがとれず、従って同期は確
立されない。Further, even if a SYN code is received without one character's worth of Z polarity, the AND circuit 3 cannot perform an AND operation, and therefore synchronization cannot be established.
本発明は以上の如く構成されており、本発明の方式をと
ることにより、同期をとるために送信側で送信する同期
符号のみを検出して的確に同期を確立することができ、
従釆の如く送信側から送信する同期符号以外の符号で誤
って同期を確立することはない。The present invention is configured as described above, and by adopting the method of the present invention, it is possible to accurately establish synchronization by detecting only the synchronization code transmitted on the transmitting side for synchronization.
Synchronization will not be erroneously established using a code other than the synchronization code transmitted from the transmitting side, as in the case of a slave.
よって、情報符号の謀検出がなくなる。以上本発明はそ
の良好な一実施例について説明されたが、それは単なる
例示的なものであり、ここで説明された実施例によって
のみ本願発明が限定されるものでないことは勿論である
。Therefore, there is no need to detect information codes. Although the present invention has been described above with respect to one preferred embodiment thereof, this is merely an illustrative example, and it goes without saying that the present invention is not limited only to the embodiment described herein.
第１図は従来の同期確立方式で問題となる動作チャート
の一例を示す図（大文字は送信側、小文字は受信側を示
す）、第２図は第１図の場合を詳細に説明する為の情報
符号列を示す図、第３図は本発明の同期確立方式におい
て同期を確立する状態を説明する為の情報符号例を示す
図、第４図は同期を確立しない状態を示す情報符号列の
図、第５図は本発明の一実施例を示すブロック図である
。
ＳＹＮ・・・・・・同期符号、ＳＴＸ・・・・・・デー
タブロックの先頭符号、Ｄ１・…・・デ−夕１、ＥＴＢ
・・・・・・７ータプロツクの終り符号、ＡＩ・・・・
・・応答符号、Ｄ２…・・・データ、２，０…・・・数
字のＤデータ、ＳＰ…・・・スペースデータ、Ｄ３・・
・・・・データ３、ＥＯＴ，．・・・・通信終り符号、
ＤＥＬ・・・・・・抹消符号、ＳＣ，Ｃ１，Ｃ２・…・
・クロツクパルス、ＲＳ１，ＲＳ２．・．．．．リセツ
トパルス、１，７……８ビットシフトレジスタ、２・・
・・・・ＳＹＮ符号デコーダ、３，５，１０・・・・・
・ＡＮＤ回路、４・・・・・・ＳＹＮ符号受信メモリ、
６・・・・・・同期確立メモリ、８・・・・・・１キヤ
ラクタ分Ｚ極性デコーダ、９・・・・・・８分周回路。
第１図第２図
第３図
第４図
第５図Figure 1 is a diagram showing an example of an operation chart that causes problems in the conventional synchronization establishment method (uppercase letters indicate the sending side, lowercase letters indicate the receiving side), and Figure 2 is a diagram for explaining the case in Figure 1 in detail. FIG. 3 is a diagram showing an example of an information code string for explaining a state in which synchronization is established in the synchronization establishment method of the present invention, and FIG. 4 is a diagram showing an information code string showing a state in which synchronization is not established. FIG. 5 is a block diagram showing an embodiment of the present invention. SYN: Synchronization code, STX: Start code of data block, D1: Data block 1, ETB
...End code of 7-bit block, AI...
...Response code, D2...Data, 2,0...Number D data, SP...Space data, D3...
...Data 3, EOT,. ... Communication end code,
DEL・・・Deletion code, SC, C1, C2...
・Clock pulse, RS1, RS2.・．． ．． ．． ．． Reset pulse, 1, 7...8 bit shift register, 2...
...SYN code decoder, 3, 5, 10...
・AND circuit, 4...SYN code reception memory,
6... Synchronization establishment memory, 8... 1 character Z polarity decoder, 9... 8 frequency divider circuit. Figure 1 Figure 2 Figure 3 Figure 4 Figure 5
Claims (1)
ラクタ分のＺ極性信号と、該Ｚ極性信号に引続く同期符
号を連続して２文字受信することにより、同期を確立す
ることを特徴とした同期確立方式。1. When establishing synchronization in synchronous transmission, synchronization is established by successively receiving a Z polarity signal for at least one character and two synchronization codes following the Z polarity signal. Synchronization establishment method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52097797A JPS6017186B2 (en) | 1977-08-17 | 1977-08-17 | Synchronization establishment method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52097797A JPS6017186B2 (en) | 1977-08-17 | 1977-08-17 | Synchronization establishment method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5432001A JPS5432001A (en) | 1979-03-09 |
| JPS6017186B2 true JPS6017186B2 (en) | 1985-05-01 |
Family
ID=14201779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52097797A Expired JPS6017186B2 (en) | 1977-08-17 | 1977-08-17 | Synchronization establishment method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6017186B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH042607Y2 (en) * | 1986-03-11 | 1992-01-29 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5977745A (en) * | 1982-10-22 | 1984-05-04 | Fujitsu Ltd | Transmission control system |
-
1977
- 1977-08-17 JP JP52097797A patent/JPS6017186B2/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH042607Y2 (en) * | 1986-03-11 | 1992-01-29 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5432001A (en) | 1979-03-09 |
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