JPH05226658A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH05226658A JPH05226658A JP2984092A JP2984092A JPH05226658A JP H05226658 A JPH05226658 A JP H05226658A JP 2984092 A JP2984092 A JP 2984092A JP 2984092 A JP2984092 A JP 2984092A JP H05226658 A JPH05226658 A JP H05226658A
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- JP
- Japan
- Prior art keywords
- film
- electrode
- drain electrode
- source
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Drying Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】薄膜トランジスタの動作層を構成する半導体層
に接続して設けたソース・ドレイン電極の段差部におけ
る断線を防止する。 【構成】動作層を構成するａ−Ｓｉ膜４及びｎ+ ａ−Ｓ
ｉ膜５の両端を含む領域に接続して設けたソース・ドレ
イン電極のドレイン電極７の段差部を含む段差部上段ま
で延在して設けたＩＴＯ膜からなる表示電極８と、ソー
ス電極６の段差部を被覆するＩＴＯ保護膜９とを備える
ことにより、ソース電極６及びドレイン電極７をマスク
としてｎ+ ａ−Ｓｉ膜５をドライエッチングする際にソ
ース電極６及びドレイン電極７の段差部がプラズマに侵
されて断線を生ずることを防止することができる。
に接続して設けたソース・ドレイン電極の段差部におけ
る断線を防止する。 【構成】動作層を構成するａ−Ｓｉ膜４及びｎ+ ａ−Ｓ
ｉ膜５の両端を含む領域に接続して設けたソース・ドレ
イン電極のドレイン電極７の段差部を含む段差部上段ま
で延在して設けたＩＴＯ膜からなる表示電極８と、ソー
ス電極６の段差部を被覆するＩＴＯ保護膜９とを備える
ことにより、ソース電極６及びドレイン電極７をマスク
としてｎ+ ａ−Ｓｉ膜５をドライエッチングする際にソ
ース電極６及びドレイン電極７の段差部がプラズマに侵
されて断線を生ずることを防止することができる。
Description
【０００１】
【産業上の利用分野】本発明はアクティブマトリクス駆
動の液晶ディスプレイ等に用いる薄膜トランジスタに関
する。
動の液晶ディスプレイ等に用いる薄膜トランジスタに関
する。
【０００２】
【従来の技術】従来の薄膜トランジスタは、図２（ａ）
に示すように、透明なガラス基板１の上にゲート電極２
を設け、ゲート電極２を含む表面にゲート絶縁膜３を形
成する。次に、ゲート絶縁膜３の上にノンドープのアモ
ルファスシリコン膜（以下ａ−Ｓｉ膜と記す）４及びｎ
+ 型アモルファスシリコン膜（以下ｎ+ ａ−Ｓｉ膜と記
す）５を順次堆積してパターニングし、ゲート電極２の
上に動作層を形成する。次に、動作層を含む表面にＣｒ
等の金属膜を堆積してパターニングし、動作層の対向す
る夫々の端部を含む領域にソース電極６及びドレイン電
極７を形成する。次に、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ
Ｏｘｉｄｅ）膜からならなりドレイン電極７の端部と
電気的に接続する表示電極８を選択的に形成する。次
に、ソース電極６及びドレイン電極７をマスクとして動
作層のｎ+ ａ−Ｓｉ層５及びａ−Ｓｉ層４の上部をドラ
イエッチングして除去する。
に示すように、透明なガラス基板１の上にゲート電極２
を設け、ゲート電極２を含む表面にゲート絶縁膜３を形
成する。次に、ゲート絶縁膜３の上にノンドープのアモ
ルファスシリコン膜（以下ａ−Ｓｉ膜と記す）４及びｎ
+ 型アモルファスシリコン膜（以下ｎ+ ａ−Ｓｉ膜と記
す）５を順次堆積してパターニングし、ゲート電極２の
上に動作層を形成する。次に、動作層を含む表面にＣｒ
等の金属膜を堆積してパターニングし、動作層の対向す
る夫々の端部を含む領域にソース電極６及びドレイン電
極７を形成する。次に、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ
Ｏｘｉｄｅ）膜からならなりドレイン電極７の端部と
電気的に接続する表示電極８を選択的に形成する。次
に、ソース電極６及びドレイン電極７をマスクとして動
作層のｎ+ ａ−Ｓｉ層５及びａ−Ｓｉ層４の上部をドラ
イエッチングして除去する。
【０００３】次に、図２（ｂ）に示すように動作層を含
む表面に保護膜１０を堆積し、薄膜トランジスタを構成
する。
む表面に保護膜１０を堆積し、薄膜トランジスタを構成
する。
【０００４】
【発明が解決しようとする課題】この従来の薄膜トラン
ジスタは、動作層の段差部を含むガラス基板上に金属膜
を成膜するためのスパッタリング条件を最適にすると金
属膜のグレインサイズが大きくなり、その結果ソース・
ドレイン電極の段差部は脆弱な膜となっており、ソース
・ドレイン電極をマスクとして動作層をドライエッチン
グする際にスパッタ作用をうけ段差部の断線を生じ、デ
ィスプレイの画素不良を発生させるという問題があっ
た。
ジスタは、動作層の段差部を含むガラス基板上に金属膜
を成膜するためのスパッタリング条件を最適にすると金
属膜のグレインサイズが大きくなり、その結果ソース・
ドレイン電極の段差部は脆弱な膜となっており、ソース
・ドレイン電極をマスクとして動作層をドライエッチン
グする際にスパッタ作用をうけ段差部の断線を生じ、デ
ィスプレイの画素不良を発生させるという問題があっ
た。
【０００５】
【課題を解決するための手段】本発明の薄膜トランジス
タは、透明なガラス基板上に設けたゲート電極と、前記
ゲート電極の上にゲート絶縁膜を介して設けた半導体層
と、前記半導体層の両端のそれぞれの段差部を含む表面
に設けたソース電極及びドレイン電極とを有する薄膜ト
ランジスタにおいて、前記ソース電極及びドレイン電極
の段差部の表面に設けた導電膜を有する。
タは、透明なガラス基板上に設けたゲート電極と、前記
ゲート電極の上にゲート絶縁膜を介して設けた半導体層
と、前記半導体層の両端のそれぞれの段差部を含む表面
に設けたソース電極及びドレイン電極とを有する薄膜ト
ランジスタにおいて、前記ソース電極及びドレイン電極
の段差部の表面に設けた導電膜を有する。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例を示す断面図であ
る。
る。
【０００８】図１に示すように、従来例と同様の工程で
透明なガラス基板１の上にゲート電極２及びゲート絶縁
膜３を設け、ゲート絶縁膜３の上にａ−Ｓｉ膜４及びｎ
+ ａ−Ｓｉ膜５を順次堆積してパターニングした動作層
を設けた後、動作層を含む表面にスパッタ法によりＣｒ
膜を０．２μｍの厚さに堆積してパターニングし、動作
層の段差部を含む領域のそれぞれにソース電極６及びド
レイン電極７を形成する。次に、スパッタ法によりソー
ス電極６及びドレイン電極７を含む表面にＩＴＯ膜を６
０ｎｍの厚さに形成してパターニングし、ドレイン電極
７と電気的に接続し且つドレイン電極７の段差部上段ま
で延在する表示電極８と、ソース電極６の段差部を被覆
するＩＴＯ保護膜９とを形成する。ここで、表示電極８
及びＩＴＯ保護膜９はドレイン電極７及びソース電極６
の段差部上端より約３μｍの幅で段差部上段を被覆して
おり、表示電極パターンのアライメントずれが生じても
ソース電極６及びドレイン電極７の段差部が露出してド
ライエッチングのプラズマに晒されることを防止でき
る。次に、ソース電極６及びドレイン電極７をマスクと
して動作層のｎ+ ａ−Ｓｉ膜５及びａ−Ｓｉ膜４の上部
をエッチングした後、全面に保護膜１０を形成して薄膜
トランジスタを構成する。
透明なガラス基板１の上にゲート電極２及びゲート絶縁
膜３を設け、ゲート絶縁膜３の上にａ−Ｓｉ膜４及びｎ
+ ａ−Ｓｉ膜５を順次堆積してパターニングした動作層
を設けた後、動作層を含む表面にスパッタ法によりＣｒ
膜を０．２μｍの厚さに堆積してパターニングし、動作
層の段差部を含む領域のそれぞれにソース電極６及びド
レイン電極７を形成する。次に、スパッタ法によりソー
ス電極６及びドレイン電極７を含む表面にＩＴＯ膜を６
０ｎｍの厚さに形成してパターニングし、ドレイン電極
７と電気的に接続し且つドレイン電極７の段差部上段ま
で延在する表示電極８と、ソース電極６の段差部を被覆
するＩＴＯ保護膜９とを形成する。ここで、表示電極８
及びＩＴＯ保護膜９はドレイン電極７及びソース電極６
の段差部上端より約３μｍの幅で段差部上段を被覆して
おり、表示電極パターンのアライメントずれが生じても
ソース電極６及びドレイン電極７の段差部が露出してド
ライエッチングのプラズマに晒されることを防止でき
る。次に、ソース電極６及びドレイン電極７をマスクと
して動作層のｎ+ ａ−Ｓｉ膜５及びａ−Ｓｉ膜４の上部
をエッチングした後、全面に保護膜１０を形成して薄膜
トランジスタを構成する。
【０００９】なお、ＩＴＯ膜のパターニングに使用した
フォトレジスト膜を残したまま動作層の上部をエッチン
グしても良く、ＩＴＯ膜をプラズマから保護する利点が
ある。
フォトレジスト膜を残したまま動作層の上部をエッチン
グしても良く、ＩＴＯ膜をプラズマから保護する利点が
ある。
【００１０】
【発明の効果】以上説明したように本発明は、動作層に
接続して設けたソース・ドレイン電極の段差部にＩＴＯ
膜を被覆することにより後工程でのドライエッチングの
影響による段差部の断線を防止し、ディスプレイの画素
不良（ドット不良とも云われる）の発生を抑えることが
できるという効果を有する。
接続して設けたソース・ドレイン電極の段差部にＩＴＯ
膜を被覆することにより後工程でのドライエッチングの
影響による段差部の断線を防止し、ディスプレイの画素
不良（ドット不良とも云われる）の発生を抑えることが
できるという効果を有する。
【図１】本発明の一実施例を示す断面図。
【図２】従来の薄膜トランジスタの製造方法を説明する
ための工程順に示した断面図。
ための工程順に示した断面図。
１ ガラス基板 ２ ゲート電極 ３ ゲート絶縁膜 ４ ａ−Ｓｉ膜 ５ ｎ+ ａ−Ｓｉ膜 ６ ソース電極 ７ ドレイン電極 ８ 表示電極 ９ ＩＴＯ保護膜 １０ 保護膜
Claims (2)
- 【請求項１】 透明なガラス基板上に設けたゲート電極
と、前記ゲート電極の上にゲート絶縁膜を介して設けた
半導体層と、前記半導体層の両端のそれぞれの段差部を
含む表面に設けたソース電極及びドレイン電極とを有す
る薄膜トランジスタにおいて、前記ソース電極及びドレ
イン電極の段差部の表面に設けた導電膜を有することを
特徴とする薄膜トランジスタ。 - 【請求項２】 導電膜がＩＴＯ膜である請求項１記載の
薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2984092A JPH05226658A (ja) | 1992-02-18 | 1992-02-18 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2984092A JPH05226658A (ja) | 1992-02-18 | 1992-02-18 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226658A true JPH05226658A (ja) | 1993-09-03 |
Family
ID=12287212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2984092A Pending JPH05226658A (ja) | 1992-02-18 | 1992-02-18 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05226658A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010003763A (ko) * | 1999-06-25 | 2001-01-15 | 김영환 | 박막 트랜지스터 액정 표시소자의 제조방법 |
| US8143621B2 (en) | 2006-03-10 | 2012-03-27 | Samsung Electronics Co., Ltd. | Active type display device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61239670A (ja) * | 1985-04-16 | 1986-10-24 | Nec Corp | 薄膜トランジスタ及びその製造方法 |
-
1992
- 1992-02-18 JP JP2984092A patent/JPH05226658A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61239670A (ja) * | 1985-04-16 | 1986-10-24 | Nec Corp | 薄膜トランジスタ及びその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010003763A (ko) * | 1999-06-25 | 2001-01-15 | 김영환 | 박막 트랜지스터 액정 표시소자의 제조방법 |
| US8143621B2 (en) | 2006-03-10 | 2012-03-27 | Samsung Electronics Co., Ltd. | Active type display device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980331 |