JPH05226319A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

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Publication number
JPH05226319A
JPH05226319A JP2665692A JP2665692A JPH05226319A JP H05226319 A JPH05226319 A JP H05226319A JP 2665692 A JP2665692 A JP 2665692A JP 2665692 A JP2665692 A JP 2665692A JP H05226319 A JPH05226319 A JP H05226319A
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JP
Japan
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film
etching
layer
semiconductor substrate
pattern film
Prior art date
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Withdrawn
Application number
JP2665692A
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Japanese (ja)
Inventor
Osamu Obara
治 小原
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
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Publication of JPH05226319A publication Critical patent/JPH05226319A/en
Withdrawn legal-status Critical Current

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Abstract

PURPOSE:To improve patterning precision by selectively eliminating a first insulating layer by wet etching wherein a second pattern film is used as a mask. CONSTITUTION:A resist film is formed on a silicon oxide film 13. By development after selective exposure, the resist film is left in the region where a compound semiconductor substratum 11 turning to an active layer is to be left, and a resist pattern film 14 is formed. Said resist pattern film 14 is used as a mask, the silicon oxide film 13 is selectively eliminated by dry etching wherein mixed gas of CHF3/H2 is used, and a second pattern film 13a is formed. A silicon nitride film 12 is selectively eliminated by wet etching wherein the second pattern film 13a is used as a mask, and a first pattern film 12a is formed. Thereby the patterning precision of the first pattern film can be improved.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】 (目次) ・産業上の利用分野 ・従来の技術(図3) ・発明が解決しようとする課題(図4) ・課題を解決するための手段 ・作用 ・実施例(図1,図2) ・発明の効果(Table of contents) -Industrial application field-Conventional technology (Fig. 3) -Problem to be solved by the invention (Fig. 4) -Means for solving the problem-Action-Examples (Fig. 1, Fig. 1) 2) ・ Effect of invention

【0002】[0002]

【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、更に詳しく言えば、耐エッチング性膜を用いて
半導体基体上の絶縁膜を選択的にエッチング・除去する
ことにより絶縁膜からなるパターンを形成する半導体装
置の製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more specifically, it is formed of an insulating film by selectively etching and removing the insulating film on a semiconductor substrate using an etching resistant film. The present invention relates to a semiconductor device manufacturing method for forming a pattern.

【0003】[0003]

【従来の技術】エッチング方法にはウエットエッチング
法とドライエッチング法があるが、ウエットエッチング
法はエッチング液の温度条件等の僅かなバラツキにより
エッチング液中での反応媒体の拡散の境界条件が面内で
相当程度ばらつくため、エッチングムラが生じ易く、精
度の良いパターン形成が行えない。従って、近年の半導
体装置のパターンの微細化の要請に基づき、ドライエッ
チングが多用されるようになっている。
2. Description of the Related Art There are wet etching methods and dry etching methods as an etching method. In the wet etching method, the boundary condition of diffusion of the reaction medium in the etching solution is in-plane due to slight variations in the temperature conditions of the etching solution. However, since there is a considerable variation, etching unevenness is likely to occur and accurate pattern formation cannot be performed. Therefore, dry etching has been frequently used in response to the recent demand for finer patterns of semiconductor devices.

【0004】しかし、ドライエッチングの場合には、エ
ッチング生成物が生じて被エッチング体の表面等に付着
する。この付着物は半導体製造プロセスの最終工程まで
除去できないことが多く、このため、半導体装置の特性
や信頼性に悪影響を及ぼす場合がある。
However, in the case of dry etching, etching products are produced and adhere to the surface of the object to be etched. This deposit is often not removable until the final step of the semiconductor manufacturing process, which may adversely affect the characteristics and reliability of the semiconductor device.

【0005】従って、半導体装置の特性や信頼性に悪影
響を及ぼさずに、精度の良いパターン形成を行うため、
ウエットエッチング法とドライエッチング法とを併用し
ている。
Therefore, in order to form an accurate pattern without adversely affecting the characteristics and reliability of the semiconductor device,
The wet etching method and the dry etching method are used together.

【0006】図3(a)〜(c)は、ウエットエッチン
グ法とドライエッチング法とを併用した従来例のパター
ン形成方法について説明する断面図で、一例として半導
体レーザの活性領域層を形成するために化合物半導体基
体をメサエッチングするためのマスクパターンを形成す
る場合について説明する。
FIGS. 3A to 3C are cross-sectional views for explaining a conventional pattern forming method using both a wet etching method and a dry etching method. For example, an active region layer of a semiconductor laser is formed. The case of forming a mask pattern for mesa etching the compound semiconductor substrate will be described below.

【0007】まず、基板21/クラッド層22/活性層
23/クラッド層24からなる化合物半導体基体1上に
絶縁膜2を形成した後、レジスト膜を形成する。続い
て、化合物半導体基体1を残すべき領域にレジストパタ
ーン膜3を残存する(図3(a))。
First, the insulating film 2 is formed on the compound semiconductor substrate 1 composed of the substrate 21, the clad layer 22, the active layer 23, and the clad layer 24, and then the resist film is formed. Then, the resist pattern film 3 is left in the region where the compound semiconductor substrate 1 should be left (FIG. 3A).

【0008】次いで、このレジストパターン膜3をマス
クとして、まずドライエッチングにより絶縁膜2をエッ
チングする。このとき、エッチングによる反応生成物が
化合物半導体基体1に直接付着するのを防止するため、
薄い膜厚の絶縁膜2aが残るようにする(図3
(b))。
Next, using the resist pattern film 3 as a mask, the insulating film 2 is first etched by dry etching. At this time, in order to prevent the reaction product of the etching from directly adhering to the compound semiconductor substrate 1,
The thin insulating film 2a is left (see FIG. 3).
(B)).

【0009】次に、レジストパターン膜3をアッシング
等により除去した後、ウエットエッチングにより残存す
る薄い膜厚の絶縁膜2aを除去し、パターン膜2bを形
成する(図3(c))。
Next, after removing the resist pattern film 3 by ashing or the like, the remaining thin insulating film 2a is removed by wet etching to form a pattern film 2b (FIG. 3C).

【0010】その後、パターン膜2bをマスクとして化
合物半導体基体1を選択的にウエットエッチングして活
性層23aを含む凸部1aを形成すると、レーザダイオー
ドの活性領域層が形成される(図3(d))。
After that, the compound semiconductor substrate 1 is selectively wet-etched by using the pattern film 2b as a mask to form the convex portion 1a including the active layer 23a, thereby forming the active region layer of the laser diode (FIG. 3 (d). )).

【0011】[0011]

【発明が解決しようとする課題】ところで、絶縁膜2を
ドライエッチングして薄い膜厚の絶縁膜2aを残存する
際(図3(b))、残存させる膜厚の制御が難しく、ド
ライエッチングの終了前に絶縁膜2aが除去される場合
があり、化合物半導体基体1表面がエッチングガス粒子
に曝されて結晶欠陥の導入の起因となったり、化合物半
導体基体1反応生成物が付着したりするという問題があ
る。これを避けるため、図4(a)に示すように、絶縁
膜2cを厚く残そうとすると、次のウエットエッチング
でのサイドエッチング量が大きくなり、形成されるパタ
ーン膜2dの精度が悪化する(図4(b))という問題
がある。
By the way, when the insulating film 2 is dry-etched to leave the thin insulating film 2a (FIG. 3B), it is difficult to control the thickness of the remaining insulating film 2a. In some cases, the insulating film 2a may be removed before the end, and the surface of the compound semiconductor substrate 1 is exposed to etching gas particles to cause the introduction of crystal defects, or the reaction product of the compound semiconductor substrate 1 is attached. There's a problem. To avoid this, as shown in FIG. 4A, if the insulating film 2c is left thick, the side etching amount in the next wet etching becomes large and the accuracy of the formed pattern film 2d deteriorates ( There is a problem as shown in FIG.

【0012】本発明は、かかる従来技術の問題点に鑑み
て創作されたものであり、半導体基体表面がエッチング
ガス粒子や反応生成物に曝されるのを防止しつつパター
ニング精度を向上し、かつレジスト等他の物質の汚染を
防止することができる半導体装置の製造方法の提供を目
的とする。
The present invention has been made in view of the problems of the prior art, improves the patterning accuracy while preventing the surface of the semiconductor substrate from being exposed to etching gas particles and reaction products, and An object of the present invention is to provide a method for manufacturing a semiconductor device capable of preventing contamination of other substances such as resist.

【0013】[0013]

【課題を解決するための手段】上記課題は、第1に、半
導体基体上に第1の絶縁体層と、該第1の絶縁体層と比
較してエッチングガスに対するエッチングレートが大き
く、エッチング液に対するエッチングレートが小さい第
2の絶縁体層と、耐エッチング性膜とを順次形成する工
程と、前記耐エッチング性膜をパターニングする工程
と、前記パターニングされた耐エッチング性膜を用いて
前記第2の絶縁体層をドライエッチングにより選択的に
除去して、前記第2の絶縁体層からなる第2のパターン
膜を形成する工程と、前記残存する耐エッチング性膜を
除去した後、前記第2のパターン膜をマスクとして前記
第1の絶縁体層をウエットエッチングにより選択的に除
去して第1のパターン膜を形成する工程とを有する半導
体装置の製造方法によって達成され、第2に、前記耐エ
ッチング性膜はレジスト膜であることを特徴とする第1
の発明に記載の半導体装置の製造方法によって達成さ
れ、第3に、少なくとも前記第1の絶縁体層及び前記第
2の絶縁体層のいずれかが複数の絶縁体層からなってい
ることを特徴とする第1又は第2の発明に記載の半導体
装置の製造方法によって達成され、第4に、前記半導体
基体は化合物半導体基体であり、前記第1のパターン膜
を形成する工程の後、前記第1のパターン膜をマスクと
して前記化合物半導体基体を選択的にエッチングするこ
とを特徴とする第1,第2又は第3の発明に記載の半導
体装置の製造方法によって達成される。
The above-mentioned problems are as follows. Firstly, the first insulator layer on the semiconductor substrate, and the etching rate against the etching gas is larger than that of the first insulator layer. A second insulator layer having a small etching rate with respect to the step of forming an etching resistant film, patterning the etching resistant film, and using the patterned etching resistant film to form the second insulating layer. Selectively removing the insulating layer by dry etching to form a second pattern film made of the second insulating layer, and removing the remaining etching resistant film, and then performing the second etching. Forming a first pattern film by selectively removing the first insulator layer by wet etching using the pattern film as a mask. It is achieved I, the second, and said etch-resistant film is a resist film 1
According to a third aspect of the present invention, there is provided a method for manufacturing a semiconductor device, and thirdly, at least one of the first insulator layer and the second insulator layer comprises a plurality of insulator layers. According to a fourth aspect of the present invention, there is provided a method of manufacturing a semiconductor device according to the first or second aspect of the present invention. Fourthly, the semiconductor substrate is a compound semiconductor substrate, and after the step of forming the first pattern film, This is achieved by the method for manufacturing a semiconductor device according to the first, second or third invention, characterized in that the compound semiconductor substrate is selectively etched using the first pattern film as a mask.

【0014】[0014]

【作 用】本発明の半導体装置の製造方法によれば、耐
エッチング性膜を用いて第2の絶縁体層を選択的にドラ
イエッチングにより選択的に除去して第2のパターン膜
を形成した後、第2のパターン膜をマスクとして第1の
絶縁体層をウエットエッチングにより選択的に除去して
いる。即ち、第1の絶縁体層を残すようにドライエッチ
ングを行っているので、半導体基体表面が反応生成物や
エッチングガス粒子に曝されるのを防止することができ
る。このとき、上層の第2の絶縁体層は下層の第1の絶
縁体層と比較してエッチングガスに対するエッチングレ
ートが大きいので、第2の絶縁体層をドライエッチング
する際、制御性が向上し、誤って第1の絶縁体層を除去
するのを防止することができる。
[Operation] According to the method for manufacturing a semiconductor device of the present invention, the second insulating layer is selectively removed by dry etching using the etching resistant film to form the second pattern film. Then, the first insulating layer is selectively removed by wet etching using the second pattern film as a mask. That is, since the dry etching is performed so as to leave the first insulator layer, it is possible to prevent the surface of the semiconductor substrate from being exposed to the reaction products and etching gas particles. At this time, the upper second insulating layer has a higher etching rate with respect to the etching gas as compared with the lower first insulating layer. Therefore, when the second insulating layer is dry-etched, the controllability is improved. Therefore, it is possible to prevent the first insulator layer from being accidentally removed.

【0015】また、第2の絶縁体層をドライエッチング
により選択的に除去した後に半導体基体上に第1の絶縁
体層を残したまま耐エッチング性膜を除去しているの
で、特に耐エッチング性膜としてレジスト膜を用いた場
合、レジスト等他の物質の汚染を防止することができ
る。
Further, since the etching resistant film is removed while the first insulating layer is left on the semiconductor substrate after the second insulating layer is selectively removed by dry etching, the etching resistance is particularly high. When a resist film is used as the film, it is possible to prevent contamination of other substances such as resist.

【0016】更に、上層の第2の絶縁体層は下層の第1
の絶縁体層と比較してエッチングガスに対するエッチン
グレートが大きく、エッチング液に対するエッチングレ
ートが小さい。このため、第2の絶縁体層をドライエッ
チングの際、下層の第1の絶縁体層の残存膜厚の調整を
容易に行うことができるとともに、第1の絶縁体層をウ
エットエッチングする際、第2の絶縁体層の横方向のエ
ッチングを低減することができるので、最終的に形成さ
れる第1のパターン膜のパターニング精度の向上を図る
ことができる。
Further, the upper second insulating layer is the lower first insulating layer.
The etching rate with respect to the etching gas is higher and the etching rate with respect to the etching solution is lower than that of the insulating layer. Therefore, when the second insulating layer is dry-etched, the remaining film thickness of the lower first insulating layer can be easily adjusted, and when the first insulating layer is wet-etched, Since the lateral etching of the second insulator layer can be reduced, it is possible to improve the patterning accuracy of the finally formed first pattern film.

【0017】従って、第1のパターン膜をマスクとし
て、半導体基体、特に半導体レーザにおける活性領域層
の形成等メサエッチングすることの多い化合物半導体基
体を選択的にエッチングする場合、精度の良い活性領域
層等の形成を行うことができる。
Therefore, in the case of selectively etching a semiconductor substrate, particularly a compound semiconductor substrate which is often subjected to mesa etching such as formation of an active region layer in a semiconductor laser, using the first pattern film as a mask, the active region layer with high accuracy is obtained. Etc. can be formed.

【0018】[0018]

【実施例】次に、図面を参照しながら本発明の実施例に
ついて説明する。図1(a)〜(d),図2(e),
(f)は、ウエットエッチング法とドライエッチング法
とを併用した本発明の実施例のパターン形成方法につい
て説明する断面図で、半導体レーザの活性領域層を形成
するために化合物半導体基体をメサエッチングするため
のマスクパターンを形成する場合について説明する。
Embodiments of the present invention will now be described with reference to the drawings. 1 (a)-(d), FIG. 2 (e),
(F) is a cross-sectional view illustrating a pattern forming method according to an embodiment of the present invention, which uses a wet etching method and a dry etching method together, and mesa-etches a compound semiconductor substrate to form an active region layer of a semiconductor laser. A case of forming a mask pattern for the following will be described.

【0019】まず、化合物半導体基体(半導体基体)1
1上に膜厚約500Åのシリコン窒化膜(第1の絶縁体
層)12及び膜厚約2000Åのシリコン酸化膜(第2の絶
縁体層)13を形成する(図1(a))。なお、化合物
半導体基体11は、n型InPからなる基板21/n型
InPからなるクラッド層22/ノンドープのInGa
AsPからなる活性層23/p型InPからなるクラッ
ド層24が順次積層されてなる。
First, a compound semiconductor substrate (semiconductor substrate) 1
A silicon nitride film (first insulator layer) 12 having a film thickness of about 500Å and a silicon oxide film (second insulator layer) 13 having a film thickness of about 2000Å are formed on the substrate 1 (FIG. 1A). The compound semiconductor substrate 11 is composed of a substrate 21 made of n-type InP / a cladding layer 22 made of n-type InP / non-doped InGa.
An active layer 23 made of AsP / a clad layer 24 made of p-type InP are sequentially laminated.

【0020】次いで、シリコン酸化膜13上にレジスト
膜を形成する。続いて、選択露光後、現像して活性層と
なる化合物半導体基体を残すべき領域にレジスト膜を残
存し、レジストパターン膜14を形成した後、このレジ
ストパターン膜14をマスクとして、まずCHF3 /H
2 の混合ガスによりシリコン酸化膜13をドライエッチ
ングにより選択的に除去し、第2のパターン膜13aを形
成する。このとき、CHF3 /H2 の混合ガスの選択性
により下層のシリコン窒化膜12はほとんどエッチング
されない(図1(b))。これにより、エッチングによ
る反応生成物が化合物半導体基板11に直接付着するの
を防止することができ、また、化合物半導体基体11の
表面が混合ガスのプラズマ粒子に曝されるのを防止する
ことができる。
Next, a resist film is formed on the silicon oxide film 13. Subsequently, after the selective exposure, the resist film is left in a region where the compound semiconductor substrate to be developed to be the active layer should be left, and the resist pattern film 14 is formed. Then, using the resist pattern film 14 as a mask, CHF 3 / H
The silicon oxide film 13 is selectively removed by dry etching with a mixed gas of 2 to form a second pattern film 13a. At this time, the underlying silicon nitride film 12 is hardly etched due to the selectivity of the CHF 3 / H 2 mixed gas (FIG. 1B). This can prevent the reaction product of the etching from directly adhering to the compound semiconductor substrate 11, and also prevent the surface of the compound semiconductor substrate 11 from being exposed to the plasma particles of the mixed gas. ..

【0021】次に、剥離液又は酸素ガスを用いたアッシ
ングにより残存するレジストパターン膜14を除去する
(図1(c))。このとき、化合物半導体基体11上に
シリコン窒化膜12を残したままレジストパターン膜1
4を除去しているので、レジスト等他の物質の汚染を防
止することができる。
Next, the remaining resist pattern film 14 is removed by ashing using a stripping solution or oxygen gas (FIG. 1 (c)). At this time, the resist pattern film 1 with the silicon nitride film 12 left on the compound semiconductor substrate 11 is left.
Since 4 is removed, contamination of other substances such as resist can be prevented.

【0022】次いで、第2のパターン膜13aをマスクと
して、弗酸系の水溶混合液を用いたウエットエッチング
によりシリコン窒化膜をウエットエッチングにより選択
的に除去し、第1のパターン膜12aを形成する(図1
(d))。
Next, using the second pattern film 13a as a mask, the silicon nitride film is selectively removed by wet etching using a hydrofluoric acid-based aqueous mixed solution to form a first pattern film 12a. (Fig. 1
(D)).

【0023】次に、臭素系のエッチング液を用いたウエ
ットエッチングにより、第1のパターン膜12aをマスク
として活性層27下部のクラッド層26に達する深さ約
1μm程度に、化合物半導体基体11を選択的にエッチ
ングし、活性領域層としての活性層27aを含む凸部11a
を形成する(図2(e))。
Next, the compound semiconductor substrate 11 is selected by wet etching using a bromine-based etching solution to a depth of about 1 μm which reaches the clad layer 26 below the active layer 27 using the first pattern film 12a as a mask. Portion 11a including the active layer 27a serving as the active region layer, which is etched as
Are formed (FIG. 2E).

【0024】その後、通常の工程を経て、レーザダイオ
ードが完成する(図2(f))。なお、図中符号29は
凸部11aの側部に形成されたp型のInPからなる埋込
み層、30は凸部11aの側部であってp型のInPから
なる埋込み層29上に形成されたn型InPからなる埋
込み層、31は活性層27a上部のクラッド層28a,埋込
み層30を被覆して形成されたp型InPからなるクラ
ッド層、32はp型InGaAsPからなるコンタクト
層、33はコンタクト層32上の電極である。
After that, the laser diode is completed through a normal process (FIG. 2 (f)). In the figure, reference numeral 29 denotes a buried layer made of p-type InP formed on the side of the convex portion 11a, and 30 denotes a side portion of the convex portion 11a formed on the buried layer 29 made of p-type InP. A buried layer made of n-type InP, 31 a p-type InP clad layer formed by covering the clad layer 28a and the buried layer 30 above the active layer 27a, 32 a contact layer made of p-type InGaAsP, and 33 a It is an electrode on the contact layer 32.

【0025】なお、上記の実施例ではシリコン窒化膜1
2のエッチング液として弗酸系のエッチング液を用いて
おり、燐酸系のエッチング液を用いていないのは下地の
化合物半導体基体11のエッチングを防止するためであ
る。また、弗酸系のエッチング液はシリコン酸化膜のエ
ッチング液としても知られているが、組成を適当に調整
することによりシリコン窒化膜との間のエッチング選択
比を確保することができる。また、下地がシリコン基板
であればシリコン窒化膜のエッチング液として燐酸を用
いることができることはいうまでもない。
In the above embodiment, the silicon nitride film 1 is used.
The hydrofluoric acid-based etching liquid is used as the second etching liquid, and the phosphoric acid-based etching liquid is not used in order to prevent the underlying compound semiconductor substrate 11 from being etched. Further, the hydrofluoric acid-based etching solution is also known as an etching solution for a silicon oxide film, but an etching selection ratio with a silicon nitride film can be secured by appropriately adjusting the composition. Needless to say, phosphoric acid can be used as the etching solution for the silicon nitride film if the base is a silicon substrate.

【0026】以上のように、本発明の実施例によれば、
ドライエッチングによりシリコン酸化膜13を選択的に
除去する際(図1(b))、シリコン窒化膜12が残る
ようにドライエッチングを行っているので、化合物半導
体基板11表面がエッチングガス粒子に曝されるのを防
止することができる。このとき、上層のシリコン酸化膜
13は下層のシリコン窒化膜12と比較してエッチング
ガスに対するエッチングレートが大きいので、シリコン
酸化膜13をドライエッチングする際、制御性が向上
し、誤ってシリコン窒化膜12が除去されるのを防止す
ることができる。
As described above, according to the embodiment of the present invention,
When the silicon oxide film 13 is selectively removed by dry etching (FIG. 1B), since the dry etching is performed so that the silicon nitride film 12 remains, the surface of the compound semiconductor substrate 11 is exposed to etching gas particles. Can be prevented. At this time, since the upper silicon oxide film 13 has a higher etching rate with respect to the etching gas than the lower silicon nitride film 12, the controllability is improved when the silicon oxide film 13 is dry-etched, and the silicon nitride film is erroneously mistaken. It is possible to prevent 12 from being removed.

【0027】また、シリコン酸化膜13をドライエッチ
ングにより選択的に除去した後に化合物半導体基体11
上にシリコン窒化膜12を残したままレジストパターン
膜14を除去している(図1(c))ので、レジスト等
他の物質の汚染を防止することができる。
The compound semiconductor substrate 11 is formed after the silicon oxide film 13 is selectively removed by dry etching.
Since the resist pattern film 14 is removed with the silicon nitride film 12 left on it (FIG. 1C), it is possible to prevent contamination of other substances such as resist.

【0028】更に、上層のシリコン酸化膜13は下層の
シリコン窒化膜12と比較してエッチングガスに対する
エッチングレートが大きく、エッチング液に対するエッ
チングレートが小さい。このため、シリコン酸化膜13
をドライエッチングする(図1(b))際、シリコン窒
化膜12の残存膜厚の調整を容易に行うことができると
ともに、シリコン窒化膜12をウエットエッチングする
(図1(d))際、シリコン酸化膜13の横方向のエッ
チングを極力低減することができるので、最終的に形成
される第1のパターン膜12aのパターニング精度の向上
を図ることができる。
Further, the upper silicon oxide film 13 has a higher etching rate with respect to the etching gas and a lower etching rate with respect to the etching solution than the lower silicon nitride film 12. Therefore, the silicon oxide film 13
When dry etching (FIG. 1B), the remaining film thickness of the silicon nitride film 12 can be easily adjusted, and when the silicon nitride film 12 is wet-etched (FIG. 1D), silicon is used. Since the lateral etching of the oxide film 13 can be reduced as much as possible, the patterning accuracy of the finally formed first pattern film 12a can be improved.

【0029】従って、第1のパターン膜12aをマスクと
して、化合物半導体基体11を選択的にエッチングし
て、精度の良い活性領域層を形成することができる。な
お、上記の実施例では、上層の第2の絶縁体層としてシ
リコン酸化膜13を、下層の第1の絶縁体層としてシリ
コン窒化膜12を用いているが、逆の構成にしてもよ
い。このとき、エッチングガスやエッチング液は適当に
選択する必要がある。また、第2の絶縁体層は第1の絶
縁体層と比較してエッチングガスに対するエッチングレ
ートが大きく、エッチング液に対するエッチングレート
が小さくなるような、他の第1及び第2の絶縁体層の組
合せを用いることもできる。
Therefore, the compound semiconductor substrate 11 can be selectively etched by using the first pattern film 12a as a mask to form an accurate active region layer. In the above embodiment, the silicon oxide film 13 is used as the upper second insulating layer and the silicon nitride film 12 is used as the lower first insulating layer, but the reverse configuration is also possible. At this time, it is necessary to properly select the etching gas and the etching solution. In addition, the second insulating layer has a higher etching rate with respect to the etching gas and a lower etching rate with respect to the etching solution as compared with the first insulating layer. Combinations can also be used.

【0030】また、第1及び第2の絶縁体層はそれぞれ
単層からなる絶縁膜の場合について適用しているが、上
層の第2の絶縁体層及び下層の第1の絶縁体層のうち少
なくともいずれかが複数の層、例えば第2の絶縁体層が
SOG(スピンオングラス)膜/シリコン酸化膜の2層
膜等からなる絶縁膜の場合についても適用することが可
能である。
Although the first and second insulating layers are applied to the case where the insulating film is composed of a single layer, respectively, of the upper second insulating layer and the lower first insulating layer, It is also applicable to the case where at least one of them is a plurality of layers, for example, the second insulating layer is an insulating film composed of a two-layer film such as SOG (spin on glass) film / silicon oxide film.

【0031】更に、本発明を半導体レーザの作成方法に
適用しているが、他の半導体装置の作成方法にも適用可
能である。
Further, although the present invention is applied to the method for producing a semiconductor laser, it can be applied to the method for producing other semiconductor devices.

【0032】[0032]

【発明の効果】以上のように、本発明の半導体装置の製
造方法によれば、第1の絶縁体層が残るようにドライエ
ッチングを行っているので、半導体基体表面がドライエ
ッチングガス粒子に曝されるのを防止することができ
る。このとき、上層の第2の絶縁体層は下層の第1の絶
縁体層と比較してエッチングガスに対するエッチングレ
ートが大きくなっているので、第2の絶縁体層をドライ
エッチングする際、制御性が向上し、誤って第1の絶縁
体層を除去するのを防止することができる。
As described above, according to the method of manufacturing a semiconductor device of the present invention, since the dry etching is performed so that the first insulating layer remains, the surface of the semiconductor substrate is exposed to the dry etching gas particles. Can be prevented. At this time, the etching rate of the upper second insulating layer against the etching gas is higher than that of the lower first insulating layer. Therefore, when the second insulating layer is dry-etched, controllability is improved. It is possible to prevent the erroneous removal of the first insulator layer.

【0033】また、半導体基体上に第1の絶縁体層を残
したまま耐エッチング性膜を除去しているので、特に耐
エッチング性膜としてレジスト膜を用いた場合、レジス
ト等他の物質の汚染を防止することができる。
Further, since the etching resistant film is removed while leaving the first insulating layer on the semiconductor substrate, when a resist film is used as the etching resistant film, contamination of other substances such as resist is caused. Can be prevented.

【0034】更に、上層の第2の絶縁体層は下層の第1
の絶縁体層と比較してエッチングガスに対するエッチン
グレートが大きく、エッチング液に対するエッチングレ
ートが小さい。このため、第1の絶縁体層の残存膜厚の
調整が容易で、かつ第2の絶縁体層の横方向のエッチン
グを低減することができるので、最終的に形成される第
1のパターン膜のパターニング精度の向上を図ることが
できる。
Further, the upper second insulator layer is the lower first insulator layer.
The etching rate with respect to the etching gas is higher and the etching rate with respect to the etching solution is lower than that of the insulating layer. Therefore, the remaining film thickness of the first insulator layer can be easily adjusted, and the lateral etching of the second insulator layer can be reduced, so that the first pattern film finally formed. The patterning accuracy of can be improved.

【0035】従って、第1のパターン膜をマスクとし
て、半導体基体、特に半導体レーザにおける活性領域層
の形成等メサエッチングすることの多い化合物半導体層
を選択的にエッチングする場合、精度の良い活性領域層
の形成を行うことができる。
Therefore, when selectively etching a semiconductor substrate, particularly a compound semiconductor layer which is often subjected to mesa etching such as formation of an active region layer in a semiconductor laser, using the first pattern film as a mask, the active region layer with high accuracy is obtained. Can be formed.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の実施例のパターン形成方法を含む半導
体レーザの製造方法について説明する断面図(その1)
である。
FIG. 1 is a sectional view (No. 1) for explaining a method for manufacturing a semiconductor laser including a pattern forming method according to an embodiment of the present invention.
Is.

【図2】本発明の実施例のパターン形成方法を含む半導
体レーザの製造方法について説明する断面図(その2)
である。
FIG. 2 is a cross-sectional view (No. 2) for explaining the method for manufacturing the semiconductor laser including the pattern forming method according to the embodiment of the present invention.
Is.

【図3】従来例のパターン形成方法を含む半導体レーザ
の製造方法について説明する断面図である。
FIG. 3 is a cross-sectional view illustrating a method for manufacturing a semiconductor laser including a conventional pattern forming method.

【図4】従来例の問題点について説明する断面図であ
る。
FIG. 4 is a cross-sectional view illustrating a problem of a conventional example.

【符号の説明】[Explanation of symbols]

11 化合物半導体基体(半導体基体)、 11a 凸部、 12 シリコン窒化膜(第1の絶縁体層)、 12a 第1のパターン膜、 13 シリコン酸化膜(第2の絶縁体層)、 13a 第2のパターン膜、 14 レジストパターン膜(耐エッチング性膜)、 25 基板、 26,26a,28,28a クラッド層、 27,27a 活性層、 29,30 埋込み層、 31 クラッド層、 32 コンタクト層、 33 電極。 11 compound semiconductor substrate (semiconductor substrate), 11a convex portion, 12 silicon nitride film (first insulating layer), 12a first pattern film, 13 silicon oxide film (second insulating layer), 13a second Pattern film, 14 resist pattern film (etching resistant film), 25 substrate, 26, 26a, 28, 28a clad layer, 27, 27a active layer, 29, 30 buried layer, 31 clad layer, 32 contact layer, 33 electrode.

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 半導体基体上に第1の絶縁体層と、該第
1の絶縁体層と比較してエッチングガスに対するエッチ
ングレートが大きく、エッチング液に対するエッチング
レートが小さい第2の絶縁体層と、耐エッチング性膜と
を順次形成する工程と、 前記耐エッチング性膜をパターニングする工程と、 前記パターニングされた耐エッチング性膜を用いて前記
第2の絶縁体層をドライエッチングにより選択的に除去
して、前記第2の絶縁体層からなる第2のパターン膜を
形成する工程と、 前記第2のパターン膜をマスクとして前記第1の絶縁体
層をウエットエッチングにより選択的に除去して第1の
パターン膜を形成する工程とを有する半導体装置の製造
方法。
1. A first insulator layer on a semiconductor substrate, and a second insulator layer having a high etching rate for an etching gas and a low etching rate for an etching solution as compared with the first insulator layer. A step of sequentially forming an etching resistant film, a step of patterning the etching resistant film, and a step of selectively removing the second insulating layer by dry etching using the patterned etching resistant film. Then, a step of forming a second pattern film composed of the second insulator layer, and a step of selectively removing the first insulator layer by wet etching using the second pattern film as a mask 1. A method of manufacturing a semiconductor device, which comprises the step of forming a pattern film.
【請求項2】 少なくとも前記第1の絶縁体層及び前記
第2の絶縁体層のいずれかが複数の絶縁体層からなって
いることを特徴とする請求項1記載の半導体装置の製造
方法。
2. The method of manufacturing a semiconductor device according to claim 1, wherein at least one of the first insulator layer and the second insulator layer is composed of a plurality of insulator layers.
【請求項3】 前記半導体基体は化合物半導体基体であ
り、前記第1のパターン膜を形成する工程の後、前記第
1のパターン膜をマスクとして前記化合物半導体基体を
選択的にエッチングすることを特徴とする請求項1又は
請求項2記載の半導体装置の製造方法。
3. The semiconductor substrate is a compound semiconductor substrate, and after the step of forming the first pattern film, the compound semiconductor substrate is selectively etched using the first pattern film as a mask. The method for manufacturing a semiconductor device according to claim 1 or 2.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100278627B1 (en) * 1993-10-09 2001-02-01 윤종용 Manufacturing Method of Semiconductor Device

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