JPH05223900A - 検出器回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 フリップ−フロップの回復時間が必要なこと
による不利な結果を回避する検出回路を提供すること。 【構成】 好ましくは集積回路試験器のための検出器回
路２が、未知の２進信号Ａを２個の基準電圧Ｖr1，Ｖr2
と比較する。比較器５，６の出力が１対ｎデコーダ１１
に供給され、該デコーダの出力１２−１４は、今度はラ
ッチ回路２２−２４に供給される。これらのラッチ回路
は、制御信号Ｇにより起動されるフィードバックループ
を備え、伝送モード又は指示された時間窓の間に未知の
２進信号Ａのすべての状態を記録できるモードで動作さ
せることができる。ラッチ回路２２−２４の出力Ｋ，
Ｍ，Ｏは、該ラッチ回路２２−２４の出力を標本抽出す
るためのＤフリップ・フロップ３８−４０に供給され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、特許請求の範囲第１項
のプリアンブルに記載の、好ましくは集積回路試験器用
の未知の２進信号の状態の変化を検出するための検出器
回路に関する。

【０００２】

【従来の技術】一般に、集積回路試験器は被検査素子
（ＤＵＴ）の単数又は複数個のピンを起動してから該Ｄ
ＵＴの応答を待つ。応答を評価するため、応答装置は特
定の時点でＤＵＴの出力信号の状態を検出し、及び／又
は指定された時間窓中に発生する状態の変化によってト
リガする。

【０００３】後者の機能、すなわち所定の期間中の未知
の２進信号の状態の変化の検出は既に独国特許公報ＤＥ
−Ｃ−３３ ４６ ９４２号に記載されている。この文
献に記載されている回路は比較用の２個のＤフリップ-
フロップを使用している。

【０００４】英国特許公報ＥＰ−Ｂ−３２５ ６７０号
には別の、より洗練された方法が記載されている。２つ
のエッジでトリガされるＤフリップ- フロップが２つの
パルス・シーケンスによって交互に起動される。何れか
のフリップ- フロップのＤ入力がそれぞれのＯＲゲート
の出力と接続され、該フリップ- フロップのＱバー出力
はそれぞれのＯＲゲートの一つの入力にフィードバック
される。このようにしてフィードバック・ループは、指
定の時間窓中に未知の２進信号の遷移が出現すると、直
ちにそれぞれのフリップ- フロップをロックする。

【０００５】上記の従来の方法は、いずれも検出器回路
の主要部品としてＤフリップ- フロップを使用してい
る。しかし、Ｄフリップ- フロップを使用することは、
回路の相当な回復時間を要することを意味する。一方、
回復時間が必要であることによって、検出器回路の利用
度は下記の２つの側面で限定される。

【０００６】１．パルス幅が短い干渉パルス又は妨害パ
ルスを検出することができない。その理由は、フリップ
- フロップの回復時間が妨害パルスの継続時間よりも長
いので、フィードバック・ループはフリップ- フロップ
をロックせしめることができないからである。このよう
に従来型の設計では、妨害パルスの検出可能なパルス幅
が限定される。

【０００７】２．回復時間が必要であることによって、
予め定められた制御窓の反復度が中庸になり、ひいては
検査周波数が中庸になり、検査周期が長くなる。

【０００８】上記の作用によって新型のマイクロプロセ
ッサ、ＲＩＳＣ（還元命令セット）、ＣＰＵ及びそれら
の周辺ＩＣのような複雑な機能性を備えた集積回路用へ
の従来の検出器回路の利用度が制限される。

【０００９】

【発明が解決しようとする課題】従って本発明の主要な
課題はフリップ- フロップの回復時間が必要なことによ
る不利な結果を回避する上記の種類の検出器回路を提供
することである。

【００１０】

【課題を解決するための手段】本発明に従って、この課
題は下記の特徴を備えた検出器回路によって解決され
る。すなわち、 １．未知の２進信号を受信する少なくとも一つの比較器
回路と、 ２．該比較器回路の出力に結合された１対ｎデコーダ
と、 ３．前記１対ｎデコーダの少なくとも一つの出力と接続
された少なくとも一つのラッチ回路とを備え、このラッ
チ回路は制御信号によって起動することができるフィー
ドバック・ループから成っている。

【００１１】このようにして被検査素子（ＤＵＴ）の未
知の２進信号は比較器に送られ、この比較器は信号を予
め定めた基準電圧と比較する。比較器の出力は、未知の
２進信号が基準電圧以下である場合は例えば０ボルトで
よく、未知の２進信号が基準電圧を超える場合は５ボル
トでよい。次に比較器の出力信号は１対ｎデコーダに送
られる。１対ｎデコーダは比較器の出力信号を２進コー
ドとして解読する。入力レベルの全ての可能な（又は許
容される）組合せは１対ｎデコーダの出力の一つを（た
だ一つだけ）起動する。このような種類の１対ｎデコー
ダは公知であり、例えばＴＴＬ技術のＳＮ７４４２型１
対10デコーダを参照されたい。本発明に特に適したデコ
ーダについては発明の詳細な説明に記載する。単一の比
較器だけを備えた最も簡易な場合は、１対ｎデコーダは
１対２デコーダである。

【００１２】すなわち、１対ｎデコーダの全ての出力は
未知の２進信号の特定の状態に対応する。最も簡易な１
対２デコーダの場合は、デコーダの一つの出力は未知の
２進信号の“０”レベルを示し、他方の出力は“１”レ
ベルを示す。

【００１３】デコーダの少なくとも一つの出力は、制御
信号によって起動することができるフィードバック・ル
ープを備えたラッチ回路に送られる。制御信号は、未知
の２進信号の出現レベルがその間に記録される時間窓を
規定する。

【００１４】上記の説明から、１対ｎデコーダの全ての
出力信号が未知の２進信号の特定のレベルと対応するこ
とが明確であろう。制御信号がフィードバック・ループ
を起動すると、未知の２進信号の対応するレベルが記憶
される。このようにして、制御信号がフィードバック・
ループを起動している間、ラッチ回路の全ての出力は未
知の２進信号が制御信号を供給中に特定の論理状態にあ
ったかどうかを示す。１対ｎデコーダの全ての出力を前
述の種類のラッチ回路と接続することが有利であること
が判明している。このようにして制御信号を供給中、す
なわち時間窓中、未知の２進信号の全ての状態を検出す
ることができる。しかし、特定の論理レベルだけを検出
したい場合は、単一のラッチ回路だけでも充分である。

【００１５】上記に概観したように、未知の２進信号の
“０”と“１”の状態を区別するには単一の比較器だけ
しか必要ではない。しかし、本発明の好ましい実施例で
は、２個の比較器が備えられている。比較器は、“０”
の状態と中間状態と“１”の状態を区別することができ
るように、異なる基準電圧を受ける。このことは２レベ
ル論理が用いられる場合に特に有用である。その場合は
“０”レベルと“１”レベル用の幅は極めて狭く、中間
レベル用の幅は極めて広くなる。しかし、基本的な機構
は、例えば多重レベル論理の場合のように複数個の比較
器まで拡張することもできる。

【００１６】本発明に従った検出器回路は、未知の２進
信号の状態を記憶するためにフリップ- フロップを必要
としない。このようにして回復時間の問題はなくなる。
従って、被検査素子は従来型の回路の場合よりも大幅に
高い周波数で検査することができる。更に、極めて短い
妨害パルスも記録することができる。

【００１７】制御信号によって規定される時間窓中に１
対ｎデコーダの出力信号が特定の論理状態、好ましくは
論理“１”にあるか、その状態に入った場合は、フィー
ドバック・ループはラッチ回路をロックすることが望ま
しい。制御信号の極性と使用される回路に応じて、検出
器回路は論理状態“１”でトリガするだけではなく、論
理“０”又は未知の２進信号の別の状態でもトリガする
ことができることを理解されたい。

【００１８】上述の検出器回路は、指定の時間窓中に未
知の２進信号の全ての論理状態を記録するために利用で
きる。しかし、既に述べたように、集積回路試験器の応
答装置は任意の時点で論理状態を記録することもできる
ことが必要である。従来型の検出器回路ではそのために
第２の回路（例えばエッジ・トリガ・フリップ- フロッ
プ）が使用されてきた。このフリップ- フロップはフィ
ードバック・ループを備えていない。

【００１９】従って、従来型の応答装置には２つの検出
器回路が必要であった。その一つは指定の時間窓中の状
態変化を検出するためであり、第２の回路は任意の時点
での論理状態を検査するためである。そのために検出器
のコストと複雑さが増大した。更に、２つの検出器を備
えた回路は別個に校正する必要があった。

【００２０】本発明の有利な実施例では、これらの欠点
は克服されている。この実施例に従って、フィードバッ
ク・ループが制御信号によって起動停止されると、ラッ
チ回路は１対ｎデコーダの出力信号を伝送する。すなわ
ち、検出器回路は二重の機能を有している。制御信号が
“非起動状態”（例えば“０”）にある間は、検出器回
路は転送ゲートのように動作する。すなわち１対ｎデコ
ーダによって示される論理状態に対して“透過”であ
る。この動作モードでは、本発明の検出器は任意の時点
で未知の２進信号の論理状態を検査するために使用する
ことができる。一方、制御信号が起動状態になると、こ
の信号は時間窓を規定し、この時間窓の終了時にラッチ
回路の出力は窓中の未知の２進信号の全ての論理状態を
示す。これが本発明の検出器回路の第２の機能である。

【００２１】かくしてこの新規の回路は、双方の機能性
を組み合わせることによってこのように第２の校正の必
要をなくし、第２の回路のコストを削減する。前述の従
来型の双方の検出器回路に生じた回復時間の問題はなく
なる。

【００２２】本発明の好ましい実施例では、ラッチ回路
は基本的に、 −第１ゲートの第１入力が１対ｎデコーダの出力と接続
された構成の第１ゲートと、 −第２ゲートの第１入力が制御信号を受け、 −第２ゲートの第２入力が第１ゲートの出力と接続さ
れ、 −第２ゲートの出力が第１ゲートの第２入力と接続され
た構成の第２ゲートとから成っている。

【００２３】このようなラッチの回復時間は単一のゲー
トの伝播遅延の長さであり、これはフリップ- フロップ
の回復時間よりも大幅に短い。実際に、１対ｎデコーダ
の出力信号は単一のゲートだけを通過すればよい。制御
信号が“起動中”で、未知の２進信号の“０”から
“１”への遷移が発生した場合、又は制御信号がその
“起動”状態に入った時に未知の２進信号が既に“１”
であった場合には、フィードバック・ループは起動さ
れ、２つのゲートをロックする。制御信号の起動状態の
終端で規定される時間窓の終了時に、ラッチ回路は時間
窓中の未知の２進信号の全ての論理状態を示す。

【００２４】他方、制御信号が“非起動”状態にある場
合は、フィードバック・ループ及び第２ゲートも非起動
状態であり、ラッチ回路は１対ｎデコーダの出力を“伝
送”する。

【００２５】第１ゲートはＯＲゲートであり、第２ゲー
トはＡＮＤゲートであることが好ましい。制御信号が
“０”である間は、ＡＮＤゲートの出力も“０”とな
り、ＯＲゲートの出力は１対ｎデコーダの出力に相応す
る。制御信号が“１”になり、１対ｎデコーダの出力が
“１”であるか、“１”になった場合は、ＡＮＤゲート
は出力に“１”状態を生成するので、ラッチ回路の出力
信号は持久的に“１”になる。そこで制御信号が起動状
態である間は、ＡＮＤゲートの双方の入力は“１”にな
る。

【００２６】上述の説明は１対ｎデコーダの出力の
“０”から“１”への遷移を検出するのに適した環境に
ついてなされたものであるが、“１”から“０”への状
態変化を検出するにも同様な設計を使用できることが理
解されよう。更に、制御信号の極性又は１対ｎデコーダ
の出力の極性を逆にしてもよい。前記のＯＲ／ＡＮＤゲ
ートの組合せ以外のゲートも使用できる。これらの組合
せの一つは発明の詳細な説明に記載する。

【００２７】本発明の好ましい実施例では、ラッチ回路
の出力は標本抽出回路、好ましくは標本抽出及び保持回
路と接続される。この構成では、ラッチ回路の出力を更
に処理するために任意の時点で標本抽出することができ
る。例えば標本抽出は“時間窓”の終端（すなわち制御
信号が起動状態から非起動状態に戻る直前）で行うこと
ができ、その結果、標本抽出回路の出力はＤＵＴが時間
窓中に対応する状態にあったかどうかを示す安定信号を
生成する。多数のラッチ回路を使用する場合は、時間窓
中に未知の２進信号の全ての状態を検査できるように、
標本抽出回路は全てのラッチ回路の出力に接続されるこ
とが好ましい。

【００２８】好ましい実施例では、標本抽出回路はフリ
ップ- フロップ、特にＤフリップ-フロップである。複
数個のＤフリップ- フロップが使用される場合は、これ
らのフリップ- フロップは共通のパルスによってクロッ
ク（トリガ）することができる。

【００２９】本発明は更に、好ましくは集積回路試験器
において未知の２進信号の状態変化を検出する方法に関
し、この方法は下記のステップからなることを特徴とし
ている。すなわち、 １．少なくとも一つの比較器回路の一つの入力に未知の
２進信号を送るステップと、 ２．１対ｎデコーダの入力に比較器回路の出力信号を送
るステップと、 ３．制御信号によって起動できるフィードバック・ルー
プを備えたラッチ回路に１対ｎデコーダの出力信号を送
るステップとである。

【００３０】好ましい実施例では、前記の方法は更にラ
ッチ回路の出力を、好ましくはＤフリップ- フロップの
ような標本抽出及び保持回路である標本抽出回路の入力
へと送る追加的なステップを含んでいることを特徴とし
ている。

【００３１】本発明で使用される論理回路は、動作速度
を高め、回路を平衡にするために差動入力及び出力を使
用することが有利である。

【００３２】本発明の更に別の特徴と利点は下記の詳細
な説明に記載する。

【００３３】

【実施例】図１の実施例では未知の２進信号は全般的に
参照符号２を付した検出器回路の入力１に送られる。す
なわち、入力１は集積回路試験器内の被検査素子（ＤＵ
Ｔ）のピンと電気的に接触する。

【００３４】入力１で受信された信号は（線３及び４を
経て）２個の比較器５及び６の非反転入力に送られる。
該比較器の反転入力はそれぞれの基準電圧源７及び８と
接続されている。２つの基準電圧は異なっており、従っ
て２つの異なる制限を行う。図示した例では、基準電圧
Ｖr2は基準電圧Ｖr1よりも小さい。すなわちＶr2＜Ｖr1
である。例えば、５ボルト論理が用いられる場合はＶr2
は０．４Ｖであって、Ｖr1は２．４Ｖであってよい。

【００３５】従って入力１で受信される未知の２進信号
がＶr2以下である場合は、双方の比較器５及び６は
“０”（又は負）の電圧を生成する。未知の２進信号が
Ｖr2以上であるが、Ｖr1以下である場合は、比較器６の
出力９での電圧は供給電圧とほぼ等しく、比較器５の出
力線１０での電圧は０Ｖとなる。未知の２進信号の電圧
がＶr2とＶr1の双方を超える場合は、比較器５及び６の
双方の出力信号は（正の）供給電圧とほぼ等しくなる。
参照し易くするため、入力１での未知の２進信号は
“Ａ”と称し、一方比較器５及び６の出力信号を“Ｂ”
及び“Ｃ”と称する。

【００３６】信号Ｂ及びＣは１対３デコーダ１１の入力
に送られる。このようなデコーダの動作は一般に本技術
分野で公知である。このデコーダは入力信号Ｂ及びＣの
任意の許容される組合せを特定の出力信号へと復号す
る。すなわち、出力の一つは常に“真”であり（正の論
理を用いる場合はこれは“高”に相当する）、別の出力
は“偽”である。図示した例では、１対３デコーダ１１
は下記の真理値表に従って動作する。

【００３７】

【表１】

【００３８】上記の表で出力線１２、１３及び１４上の
デコーダ１１の出力信号にはＤ、Ｅ及びＦの符号を付し
てある。出力線１４上の信号Ｆは未知の２進信号Ａの
“低”状態に対応することが注目できる。すなわち、未
知の２進信号Ａの電圧がＶr2及びＶr1以下である場合は
信号Ｆは“高”である（正の論理を用いた場合）ことが
注目できる。同様にして、出力信号Ｅは信号Ａの“中
間”状態を復号する。すなわちＶr2＜Ａ＜Ｖr1である。
出力信号Ｄは信号Ａの“高”状態を示す。すなわちＡ＞
Ｖr1＞Ｖr2である。このようにして、１対３デコーダ１
１の出力信号の一つは常に未知の２進信号Ａの現在の状
態を示す論理“１”であり、一方、残りの出力は０であ
る。

【００３９】状態Ｂ＝１、Ｃ＝０は、このような状態が
出現することがあり得ないので１対３デコーダ１１によ
って復号されないことに留意されたい。

【００４０】１対３デコーダ１１は任意の適宜の技術
と、上記の真理値表の機能を果たす任意の論理で実現す
ることができる。復号回路の一例が図３に示されてい
る。入力１５で受信される信号ＢはＤ出力に対応する出
力１６に直接送られる。すなわち、Ｂ＝１の場合は上記
の真理値表の下の行に示すようにＤ＝１である。この場
合Ｅ＝Ｆ＝０であることに留意されたい。

【００４１】図３の復号回路が入力１５及び１７で
“０”信号を受信すると（Ｂ＝Ｃ＝０）、ＮＯＲゲート
１９がインバータとして動作するので出力信号Ｆ（出力
１８）は１である。一方、Ｂ＝０、Ｃ＝１である場合
は、ＮＯＲゲート２０はその入力で２つの“０”信号を
受信するので、線２１上でＥ＝１である。これらは上記
の真理値表の第１行と第２行に記載された機能である。

【００４２】図３の環境は１対３デコーダの説明のため
の実施例であるに過ぎず、上記の真理値表を実現する別
のデコーダも同様に使用できることが理解されよう。例
えば、入力１５と出力１６の間の信号等をバッファする
より複雑な設計を使用することが望ましい場合もある。

【００４３】図１に戻ると、１対３デコーダ１１の出力
信号Ｄ、Ｅ及びＦは対応するラッチ回路２２、２３及び
２４に送られる。ラッチ回路２２に関して述べると、信
号Ｄ（線１２）がＯＲゲート２５の一つの入力に送られ
る。このＯＲゲートの出力にはＫ（線２６）の符号が付
され、ＡＮＤゲート２８の第１入力（線２７）にフィー
ドバックされる。このＡＮＤゲートの第２入力は（入力
２９及び線３０を経て）制御信号Ｇを受ける。ＡＮＤゲ
ート２８の出力（線３１、信号Ｉ）はＯＲゲート２５の
第２入力に送られる。

【００４４】制御信号が“０”、すなわちＧ＝０である
間は、ＡＮＤゲート２８の出力（信号Ｉ）も０である。
従って、ＯＲゲート２５の出力（信号Ｋ）は信号Ｄのレ
ベルに相応する。これはラッチ回路２２の“透過”もし
くは“転送”動作モードである。

【００４５】制御信号がラッチ２２を起動すると、すな
わちＧ＝１の場合は、第２の動作モードに入る。すなわ
ち指定の時間窓での状態又は状態の変化の検出である。
制御信号Ｇは更に“時間窓”を規定する。すなわち時間
窓は制御パルスＧの長さによって規定される。（“時間
窓”のこの定義は標本抽出及び保持回路、すなわち後述
するＤフリップ- フロップ３８ないし４０を考慮に入れ
ていない。すなわち“外部の”時間窓はここで用いる用
語とは異なっている）。

【００４６】制御信号がその起動状態に入った時に、す
なわちＧ＝１の時にＤ＝０であるものと想定してみる。
ＡＮＤゲート２８の第２入力（線２７）は依然として
“０”を受領するので、線３１上の信号Ｉも“０”であ
り、従ってラッチ回路２２の出力信号Ｋはその状態を変
えない。しかし、信号Ｄが“１”になると直ちに、出力
信号Ｋも“１”になり、ＡＮＤゲート２８も同様に
“１”を生成する。何故ならばその入力が双方とも
“１”であるからである。すなわちＩ＝１である。ラッ
チ回路２２はこの時点で“ロックされる”ことが容易に
理解されよう。すなわち制御信号Ｇが“１”である間は
その出力状態Ｋ＝１を保持する。それはＩ＝１であるか
らであり、その結果、Ｇ＝１である限りはＯＲゲート２
５は常に出力信号Ｋ＝１を生成する。

【００４７】従って、信号Ｄが“０”に戻っても状態Ｋ
＝１は保持される。言い換えると、時間窓中に出現する
遷移レベルもしくはパルスもラッチ回路２２によって記
録される。極めて短い妨害パルスでも、その継続期間が
少なくともＡＮＤゲート２８（これはラッチ回路２２を
“ロック”するために必要である。）の伝播遅延時間よ
りも長ければ、記録することができる。しかし、この伝
播遅延時間は従来型のフリップ- フロップの回復時間よ
りも大幅に短いので、極めて短い継続期間の遷移でも、
本発明の検出器回路によって確実に記録される。

【００４８】別の例としては、制御信号Ｇがその“１”
状態に入った時に信号Ｄが既に“１”である場合であ
る。この場合は、ＡＮＤゲート２８はこの時間窓の開始
時に２つの“１”入力を既に受領しているので、窓の開
始直後でもラッチ回路はロックされる。

【００４９】このように、出力信号Ｋは時間窓中に信号
Ｄが“１”であったことがあるかどうかを、すなわち未
知の２進信号Ａが“０”状態になったことがあるかを確
実に示す。

【００５０】制御信号Ｇがその“０”状態に入ると直ち
に、ラッチ回路２２は再度“透過”モードで動作する。

【００５１】ＡＮＤゲート３２及び３３と、ＯＲゲート
３４及び３５とから構成された別のラッチ回路２３及び
２４はラッチ回路２２と同様の態様で動作する。すなわ
ち、ラッチ２３の出力信号Ｍ（線３６）はＧ＝０である
間は信号Ｅに従い、制御信号Ｇにより規定される時間窓
中にＥ＝１である任意の可能な条件を記憶する。信号Ｍ
は未知の２進信号Ａの“中間”状態に対応する。同様に
して、ラッチ２４の出力信号０（線３７）は信号Ａの
“低”状態を反映する。

【００５２】信号Ｋ、Ｍ及びＯはそれぞれのＤフリップ
- フロップ３８、３９及び４０のＤ入力に送られる。こ
れらのフリップ- フロップはエッジ・トリガされる。す
なわち、クロック信号Ｈ（入力４１、線４２）が“０”
から“１”への正の遷移を示した時にＤ入力の状態を記
憶する。従って、Ｄフリップ- フロップ３８、３９及び
４０（出力４３、４４及び４５）の出力信号Ｌ、Ｎ及び
Ｐはクロック信号Ｈの直前の正の遷移の時点で入力信号
Ｋ、Ｍ及びＯの状態を反映する。

【００５３】従って（図示した実施例では標本抽出及び
保持回路として利用される）フリップ- フロップ３８、
３９及び４０は、ラッチ回路２２、２３及び２４が“透
過”モード、すなわちＧ＝０で動作する場合は、任意の
時点で未知の２進信号Ａの状態を記憶する。フリップ-
フロップの出力信号が安定しているので、後続の処理が
簡単である。これが本発明の検出器回路の第１の動作モ
ードである。一方、指定の時間窓中に未知の２進信号Ａ
の状態を検出する場合は、時間窓の終了の直前にクロッ
ク信号Ｈの正の遷移が行われる。例えば、フリップ- フ
ロップの出力がＬ＝１、Ｎ＝１及びＰ＝０である場合
は、時間窓中に未知の２進信号Ａが“高”及び“中間”
状態にあったことを意味している。これが第２の動作モ
ードである（“透過”のラッチ回路による第１の動作モ
ードでは、信号Ｌ、Ｎ及びＰのうちの一つだけが“１”
状態になり、別の信号は“０”であることが理解されよ
う）。

【００５４】図１の検出器回路はその基本的な機能性が
保持されていれば修正可能であることが理解されよう。
例えば、図４はラッチ回路２２の別の実施例を示してい
る。この実施例はＮＡＮＤゲートによる構成を容易に実
現できる技術用に設計されたもので、ＮＡＮＤゲート４
６、４７及び４８を用いている。ＮＡＮＤゲート４７は
線４９上の信号Ｄを受信し、インバータとして動作す
る。制御信号Ｇは入力５０、すなわちＮＡＮＤゲート４
６の第１入力に送られる。制御信号がＧ＝０である間
は、ＮＡＮＤゲート４６（線５１）の出力は“１”であ
るので、ＮＡＮＤゲート４８の出力（信号Ｋ、出力５
２）は線５３上の信号の反転信号である。一方、線５３
上の信号は信号Ｄの反転信号であるので、Ｋ＝Ｄであ
る。これがラッチの“透過”動作モードである。

【００５５】一方、制御信号がその起動状態に入ると、
すなわちＧ＝１になると、線５１上の信号は出力信号Ｋ
の反転信号である。Ｄが１であるか、１になると、線５
３上の信号は“０”であるので、Ｋ＝１である。この状
態はＤが“０”に戻った場合でもＧ＝１である間は保持
される。従って、Ｇ＝１になると、図４のラッチ回路
は、未知の２進信号の状態又は状態の変化が記録される
第２の動作モードで動作される。Ｇが“０”に戻ると直
ちに、ラッチはその“透過”動作モードに再び入る。

【００５６】別の構造の復号回路又はラッチも同じ機能
を果たすことは明白であろう。例えば、逆の論理
（“０”＝真、“１”＝偽）を用いてもよい。

【００５７】次に図１の検出器回路の動作を図２のタイ
ミング図を参照して詳細に説明する。図２ａは時間に応
じた未知の２進信号Ａのレベルを示している。この図に
は、基準電圧Ｖr1及びＶr2も示されている。図２ｂ及び
２ｃは比較器５及び６の出力信号Ｂ及びＣのタイミング
図を示し、図２ｄ、２ｅ及び２ｆは１対３デコーダ１１
の出力信号Ｄ、Ｅ及びＦの図形を示している。図２ｇは
制御信号Ｇの時間図形を示している。図２ｈ、２ｉ及び
２ｋはラッチ回路２２、２３及び２４の出力信号Ｋ、Ｍ
及びＰのタイミング図である。図２ｌはクロック信号Ｈ
の時間図形であり、図２ｍ、２ｎ及び２ｏは出力信号
Ｌ、Ｎ及びＰのタイミング図である。

【００５８】ｔ＝０からｔ＝ｔ7 までの第１の動作モー
ドでは、検出器回路はその“透過”もしくは“転送”動
作モードで動作する。すなわち、制御信号Ｇ＝０であ
る。ｔ＝０とｔ＝ｔ1 の間では未知の２進信号Ａは小さ
い基準電圧Ｖr2よりも低いので、双方の比較器とも０Ｖ
の出力を生成する（図２ｂ及び２ｃ）。デコーダ１１は
このようにしてそのＦ出力（Ｆ＝１）を起動し、一方、
残りの出力は“０”である。

【００５９】ｔ＝ｔ1 とｔ＝ｔ3 の間では未知の２進信
号Ａは双方の基準電圧を超えるので、ＢとＣの出力は双
方とも“１”である。この状態はデコーダ１１によって
Ｄ＝１、Ｅ＝０及びＦ＝０に復号される。

【００６０】ｔ＝ｔ3 とｔ＝ｔ5 の間では未知の２進信
号Ａは中間範囲にある。すなわちＶr2を超えているが、
Ｖr1は超えていない。従って、Ｂ＝０及びＣ＝１であ
る。この中間状態は、１対３デコーダ１１によってＤ＝
０、Ｅ＝１及びＦ＝０に復号される。

【００６１】ｔ＝ｔ5 の後は、未知の２進信号Ａはその
“低”状態に戻る。この信号は正確に０Ｖではないが、
依然としてより低い範囲にあることに留意されたい。こ
のように信号ＤないしＦはその初期状態に戻る。

【００６２】任意の与えられた時点において、信号Ｄ、
Ｅ及びＦの内の１信号のみが“１”状態にあり、他の信
号は“０”であることが注目されるであろう。これは、
常にその出力の内の１出力、そして１出力のみを起動す
る１対ｎデコーダの機能に起因する。

【００６３】前述のように、検出器回路はｔ＝０とｔ＝
ｔ7 の間ではその“透過”モードで動作する。従って、
信号Ｋ、Ｍ及び０（図２ｈないし２ｋ）は信号Ｄ、Ｅ及
びＦのレベルに従う（ゲート伝播に起因する僅かな時間
ずれは図２には示していない）。

【００６４】信号Ｋ、Ｍ及びＯは、その時点での被検査
素子の出力を検出し、且つこのような状態を安定して示
すために、適宜の任意の時点で標本抽出することができ
る。図示した例では、クロック信号Ｈはｔ＝ｔ2 、ｔ＝
ｔ4 及びｔ＝ｔ6 での能動的な正の遷移（“０”から
“１”へ）を示している。これらの時点では、信号Ｋ、
Ｍ及びＯの状態がフリップ- フロップ３８ないし４０に
記憶される。例えば、ｔ＝ｔ2 で状態Ｌ＝１、Ｎ＝０及
びＰ＝０が標本抽出され、かくして未知の２進信号がｔ
＝ｔ2 で“高”状態にあったことを示す。同様にして、
信号Ａの中間状態がｔ＝ｔ4 で記憶され、その“０”レ
ベルがｔ＝ｔ6 で記憶される。

【００６５】本発明の検出器回路の第２の動作モード
は、制御信号パルス５４−５７によって示されている。
これらのパルスの各々が時間窓を規定する。

【００６６】第１の時間窓５４（ｔ＝ｔ7 とｔ＝ｔ9 の
間）中、未知の２進信号Ａはその“０”状態を保持す
る。従って、ｔ＝ｔ8 でのクロック信号Ｈの正の遷移に
よってＬ＝０、Ｎ＝０及びＰ＝１の出力を生成し、これ
は未知の２進信号Ａが時間窓５４中“０”状態にあった
ことを示している。

【００６７】第２の時間窓５５（ｔ＝ｔ10とｔ＝ｔ14の
間）中に、未知の２進信号Ａはｔ＝ｔ11でその“１”状
態への遷移を示す。それによって信号Ｋはその“１”状
態に入る。（未知の２進信号の“０”状態を示す）信号
Ｏはその“１”状態を保持すること、すなわちｔ＝ｔ11
で“０”状態に戻らないことに留意されたい。その理由
は、Ｇ＝１である間、ラッチ回路２４がロックされるか
らである。同様にして、信号Ｋは未知の２進信号Ａが
“０”に戻る時にｔ＝ｔ12でその“０”状態に戻らず、
このことはラッチ２２のロック機構によるものである。

【００６８】ｔ＝ｔ13で、信号Ｋ、Ｍ及びＯは標本抽出
される（クロック信号Ｈの正の遷移）。標本抽出は時間
窓５５の終了の直前に行われる。そこでフリップ- フロ
ップは、状態Ｌ＝１、Ｎ＝０及びＰ＝１を記憶し、それ
によって未知の２進信号Ａが時間窓５５中に“０”及び
“１”状態にあったことを示す。

【００６９】時間窓５６（ｔ＝ｔ15とｔ＝ｔ19の間）中
に、２進信号Ａの２つの遷移が発生する。すなわちｔ＝
ｔ16での“０”から“１”への遷移と、ｔ＝ｔ17での
“１”から“中間”への遷移である。それによって信号
ＫとＭはｔ＝ｔ16とｔ＝ｔ17でそれぞれ“１”状態に入
る（信号Ｏは“１”状態を保つ）。このようにしてｔ＝
ｔ18での標本抽出によってＬ＝１、Ｎ＝１及びＰ＝１が
明らかにされ、ひいては未知の２進信号Ａが時間窓５６
中に３つの全ての状態にあったことが示される。第４の
時間窓５７（ｔ＝ｔ20とｔ＝ｔ25の間）中に、未知の２
進信号Ａの異なる時間図形が示される。すなわち、ｔ＝
ｔ21で、信号Ａはその中間状態から“１”状態への遷移
を示し、ｔ＝ｔ21とｔ＝ｔ23の間で信号Ａは下方に傾斜
する。その時間図形はｔ＝ｔ22で高い方の基準電圧Ｖr1
と交差し、ｔ＝ｔ23で低い方の基準電圧Ｖr2と交差す
る。未知の２進信号Ａが時間窓５７の間に３つの全ての
状態にあったことが明らかである。これはｔ＝ｔ24で行
われる標本抽出によって反映され、これがＬ＝１、Ｎ＝
１及びＰ＝１を明らかにする。

【００７０】本発明に従った検出器回路の簡略化された
実施例が図５に示されている。この検出器回路は信号
Ａ’の２つのレベル（例えば“０”と“１”）だけを記
録することができる。

【００７１】未知の２進信号Ａ’は、入力５８に送ら
れ、ひいてはＡ’のレベルを基準電圧Ｖr （参照符号６
０）と比較する比較器５９の非反転入力に送られる。こ
の実施例では２つの異なる状態だけを区別すればよいの
で、１個の比較器しか必要がないことに留意されたい。
比較器の出力（信号Ｂ’、線６１）は１対２デコーダ６
２の入力に送られ、このデコーダは入力信号Ｂ’を２つ
の出力信号Ｄ’（線６３）と、Ｅ’（線６４）へと復号
する。未知の２進信号Ａ’が基準電圧Ｖr を超える場合
は信号Ｄ’が“１”であり、未知の２進信号Ａ’が基準
電圧Ｖr 以下である場合は信号Ｅ’が“１”である。す
なわち、１対２デコーダ６２の真理値表は次の通りであ
る。

【００７２】

【表２】

【００７３】従って１対２デコーダ６２の動作は、ブー
ル方程式Ｄ’＝Ｂ’及びＥ’＝Ｂ’バーによって実現で
きる。図６はインバータ６５しか必要としないこのよう
なデコーダの最も簡単な実施例を示している。

【００７４】ラッチ６６及び６７（図５）は図１のラッ
チ２２、２３及び２４と同一である。これらのラッチ回
路はＡＮＤゲート６８及び６９と、ＯＲゲート７０及び
７１によって構成されている。同様にして、Ｄフリップ
- フロップ７２と７３は図１の環境でのＤフリップ- フ
ロップと対応している。信号Ｇ’、Ｋ’、Ｍ’、Ｈ’、
Ｌ’及びＮ’も図１の信号Ｇ、Ｋ、Ｍ、Ｈ、Ｌ及びＮと
対応している。

【００７５】

【発明の効果】本発明の検出器回路においては、所定の
期間中の未知の２進信号の状態の変化の検出にフリップ
- フロップ回路を用いないので、低コストで、パルス幅
が短い干渉パルス又は妨害パルスも検出することがで
き、また検査周期を短くすることができる。

【図面の簡単な説明】

【図１】 本発明による検出器回路の第一の実施例を示
す図である。

【図２】 図１の回路のタイミング図である。

【図３】 図１の環境で用いることのできるデコーダを
示す図である。

【図４】 ラッチ回路の他の実施例を示す図である。

【図５】 本発明による検出器回路の第二の単純化した
実施例を示す図である。

【図６】 図５の検出器用のデコーダ回路を示す図であ
る。

【符号の説明】

２ 検出器回路 ５，６，５９ 比較器 ７，８，６０ 基準電圧源 １１，６２ デコーダ ２２，２３，２４，６６，６７ ラッチ回路 ３８，３９，４０，７２，７３ Ｄフリップ- フロップ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 未知の２進信号の状態変化を検出する、
   好ましくは集積回路試験器のための検出器回路であっ
   て、 前記未知の２進信号を受信する少なくとも１個の比較器
   回路と、 前記比較器回路の出力に接続された１対ｎデコーダと、 前記１対ｎデコーダの少なくとも１個の出力に接続され
   た少なくとも１個のラッチ回路とを備え、該ラッチ回路
   が制御信号により起動することのできるフィードバック
   ループを有することを特徴とする検出器回路。