JPH0522270A - Scramble circuit - Google Patents
Scramble circuitInfo
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- JPH0522270A JPH0522270A JP3173655A JP17365591A JPH0522270A JP H0522270 A JPH0522270 A JP H0522270A JP 3173655 A JP3173655 A JP 3173655A JP 17365591 A JP17365591 A JP 17365591A JP H0522270 A JPH0522270 A JP H0522270A
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- data
- outputs
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ディジタル伝送に用い
る自己同期形のスクランブル回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a self-synchronizing scramble circuit used for digital transmission.
【０００２】[0002]
【従来の技術】ディジタル伝送では、クロック抽出の簡
易化およびスペクトラムの平滑化のためにスクランブル
を行っている。このスクランブルを行うスクランブル回
路は、一般的にはシリアルデータをシリアル処理にてス
クランブルするが、近年伝送速度の高速化にともない、
処理速度の上昇を抑えて効率良く処理できるパラレル形
のスクランブル回路が開発されている。2. Description of the Related Art In digital transmission, scrambling is performed in order to simplify clock extraction and smooth the spectrum. A scramble circuit that performs this scrambling generally scrambles serial data by serial processing, but with the recent increase in transmission speed,
A parallel scramble circuit has been developed that can suppress the increase in processing speed and process efficiently.
【０００３】図２はこのパラレル形のスクランブル回路
の従来構成を示すブロック図である。図中、１〜５はＤ
フリップフロップ回路（Ｄ−ＦＦ）、６〜１５は排他的
論理和回路（ＥＸ−ＯＲ回路）、ＩＤ0 〜ＩＤ4 は５ビ
ットパラレルの入力データ、ＯＤ0 〜ＯＤ4 は５ビット
パラレルの出力データ（スクランブル処理後のデータ）
である。FIG. 2 is a block diagram showing a conventional structure of this parallel type scramble circuit. In the figure, 1 to 5 are D
Flip-flop circuit (D-FF), 6 to 15 are exclusive OR circuits (EX-OR circuits), ID 0 to ID 4 are 5-bit parallel input data, and OD 0 to OD 4 are 5-bit parallel output data. (Data after scramble processing)
Is.
【０００４】このような構成により、生成多項式Ｘ5 ＋
Ｘ2 ＋１のスクランブルをかけることができる。このと
き、Ｄ−ＦＦ１〜５およびＥＸ−ＯＲ回路６〜１５で扱
うデータの速度は元のシリアルデータに比較して１／５
であり、比較的低速動作な論理素子を適用できる。With such a configuration, the generator polynomial X 5 +
X 2 You can scramble +1. At this time, the speed of data handled by the D-FFs 1 to 5 and the EX-OR circuits 6 to 15 is 1/5 that of the original serial data.
Therefore, a logic element that operates at a relatively low speed can be applied.
【０００５】ところが以上の構成であると、入力データ
のパターンによってはＤ−ＦＦ１〜５のそれぞれの出力
が全て「０」となってしまう場合がある。そしてこの状
態において入力データも「０」連続であると、出力デー
タＯＤ0 〜ＯＤ4 も全て「０」である状態が継続するこ
とになる。However, with the above configuration, all the outputs of the D-FFs 1 to 5 may be "0" depending on the pattern of the input data. In this state, if the input data is also “0”, the output data OD 0 to OD 4 are all “0”.
【０００６】[0006]
【発明が解決しようとする課題】以上のように従来のス
クランブル回路では、入力データのパターンによっては
出力が「０」連続となってしまい、受信側でのタイミン
グ抽出が行えなくなるなどの不具合があった。As described above, the conventional scramble circuit has a problem that the output becomes "0" continuously depending on the pattern of the input data and the timing extraction cannot be performed on the receiving side. It was
【０００７】本発明はこのような事情を考慮してなされ
たものであり、その目的とするところは、入力データが
どのようなパターンであっても出力データが「０」連続
となることを防止し、これにより受信側でのタイミング
抽出を保障することができるスクランブル回路を提供す
ることにある。The present invention has been made in consideration of such circumstances, and an object of the present invention is to prevent output data from being "0" continuous no matter what pattern the input data is. The purpose of the present invention is to provide a scramble circuit which can guarantee timing extraction on the receiving side.
【０００８】[0008]
【課題を解決するための手段】本発明は、ｎビットのパ
ラレルデータに対し、The present invention relates to n-bit parallel data,
【０００９】[0009]
【数４】 なる式のもとに生成多項式Ｘn ＋Ｘm ＋１のスクランブ
ルをかけるスクランブル回路において、[Equation 4] Generator polynomial X n + X m In the scramble circuit that scrambles +1
【００１０】[0010]
【数５】 の全てが論理「０」または論理「１」であることを検出
する例えばＮＯＲ回路などの検出手段を備え、この検出
手段による検出がなされたとき、[Equation 5] Is provided with a detection means such as a NOR circuit for detecting that all of them are logic "0" or logic "1", and when the detection is performed by this detection means,
【００１１】[0011]
【数６】 のうちの少なくとも１つを論理「１」に置き換えるよう
にした。[Equation 6] At least one of them is replaced with a logical "1".
【００１２】[0012]
【作用】このような手段を講じたことにより、ある時点
での出力が全て論理「０」または論理「１」であること
が検出された場合には、その次の時点での出力のうちの
少なくとも１ビットは強制的に「１」に置き換えられ
る。従って出力データは、「０」連続にはならない。When all the outputs at a certain time point are detected to be the logic "0" or the logic "1" by taking such means, the output at the next time point At least one bit is forced to be replaced with "1". Therefore, the output data is not continuous "0".
【００１３】[0013]
【実施例】以下、図面を参照して本発明の一実施例につ
き説明する。図１は本実施例に係るスクランブル回路の
構成を示すブロック図である。なお、図２と同一部分に
は同一符号を付する。このスクランブル回路は、Ｄ−Ｆ
Ｆ１〜５、ＥＸ−ＯＲ回路６〜１５、ＮＯＲ回路１６，
１７およびＯＲ回路１８からなる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing the configuration of the scramble circuit according to this embodiment. The same parts as those in FIG. 2 are designated by the same reference numerals. This scramble circuit is DF
F1-5, EX-OR circuits 6-15, NOR circuit 16,
17 and an OR circuit 18.
【００１４】ＥＸ−ＯＲ回路６は、入力データのうちの
１番目のビットのデータＩＤ0 とＥＸ−ＯＲ回路１１の
出力との排他的論理和をとり、その結果を出力データＯ
Ｄ0として出力する。またＥＸ−ＯＲ回路６の出力はＤ
−ＦＦ１にも入力される。Ｄ−ＦＦ１はクロックＣＫに
同期して動作し、ＥＸ−ＯＲ回路６の出力データをクロ
ックＣＫの１周期分遅れて出力する。ＥＸ−ＯＲ回路１
１は、Ｄ−ＦＦ１の正転出力とＤ−ＦＦ４の正転出力と
の排他的論理和を取る。The EX-OR circuit 6 takes the exclusive OR of the data ID 0 of the first bit of the input data and the output of the EX-OR circuit 11 and outputs the result as the output data O.
Output as D 0 . The output of the EX-OR circuit 6 is D
-Also input to FF1. The D-FF 1 operates in synchronization with the clock CK, and outputs the output data of the EX-OR circuit 6 with a delay of one cycle of the clock CK. EX-OR circuit 1
1 takes the exclusive OR of the normal output of D-FF1 and the normal output of D-FF4.
【００１５】ＥＸ−ＯＲ回路７は、入力データのうちの
２番目のビットのデータＩＤ1 とＥＸ−ＯＲ回路１２の
出力との排他的論理和をとり、その結果を出力データＯ
Ｄ1として出力する。またＥＸ−ＯＲ回路７の出力はＤ
−ＦＦ２にも入力される。Ｄ−ＦＦ２はクロックＣＫに
同期して動作し、ＥＸ−ＯＲ回路７の出力データをクロ
ックＣＫの１周期分遅れて出力する。ＥＸ−ＯＲ回路１
２は、Ｄ−ＦＦ２の正転出力とＤ−ＦＦ５の正転出力と
の排他的論理和を取る。The EX-OR circuit 7 takes the exclusive OR of the data ID 1 of the second bit of the input data and the output of the EX-OR circuit 12 and outputs the result as the output data O.
Output as D 1 . The output of the EX-OR circuit 7 is D
-Also input to FF2. The D-FF 2 operates in synchronization with the clock CK, and outputs the output data of the EX-OR circuit 7 with a delay of one cycle of the clock CK. EX-OR circuit 1
2 takes the exclusive OR of the normal output of D-FF2 and the normal output of D-FF5.
【００１６】ＥＸ−ＯＲ回路８は、入力データのうちの
３番目のビットのデータＩＤ2 とＥＸ−ＯＲ回路１３の
出力との排他的論理和をとり、その結果を出力データＯ
Ｄ2として出力する。またＥＸ−ＯＲ回路８の出力はＤ
−ＦＦ３にも入力される。Ｄ−ＦＦ３はクロックＣＫに
同期して動作し、ＥＸ−ＯＲ回路８の出力データをクロ
ックＣＫの１周期分遅れて出力する。ＥＸ−ＯＲ回路１
３は、Ｄ−ＦＦ３の正転出力とＥＸ−ＯＲ回路６の出力
との排他的論理和を取る。The EX-OR circuit 8 takes the exclusive OR of the data ID 2 of the third bit of the input data and the output of the EX-OR circuit 13 and outputs the result as the output data O.
Output as D 2 . The output of the EX-OR circuit 8 is D
-Also input to FF3. The D-FF 3 operates in synchronization with the clock CK, and outputs the output data of the EX-OR circuit 8 with a delay of one cycle of the clock CK. EX-OR circuit 1
3 takes the exclusive OR of the non-inverted output of the D-FF 3 and the output of the EX-OR circuit 6.
【００１７】ＥＸ−ＯＲ回路９は、入力データのうちの
４番目のビットのデータＩＤ3 とＥＸ−ＯＲ回路１４の
出力との排他的論理和をとり、その結果を出力データＯ
Ｄ3として出力する。またＥＸ−ＯＲ回路９の出力はＤ
−ＦＦ４にも入力される。Ｄ−ＦＦ４はクロックＣＫに
同期して動作し、ＥＸ−ＯＲ回路９の出力データをクロ
ックＣＫの１周期分遅れて出力する。ＥＸ−ＯＲ回路１
４は、Ｄ−ＦＦ４の正転出力とＥＸ−ＯＲ回路７の出力
との排他的論理和を取る。The EX-OR circuit 9 takes the exclusive OR of the data ID 3 of the fourth bit of the input data and the output of the EX-OR circuit 14 and outputs the result as the output data O.
Output as D 3 . The output of the EX-OR circuit 9 is D
-Also input to FF4. The D-FF 4 operates in synchronization with the clock CK, and outputs the output data of the EX-OR circuit 9 with a delay of one cycle of the clock CK. EX-OR circuit 1
4 takes the exclusive OR of the normal output of the D-FF 4 and the output of the EX-OR circuit 7.
【００１８】ＥＸ−ＯＲ回路１０は、入力データのうち
の５番目のビットのデータＩＤ4 とＯＲ回路１８の出力
との排他的論理和をとり、その結果を出力データＯＤ4
として出力する。またＥＸ−ＯＲ回路１０の出力はＤ−
ＦＦ５にも入力される。Ｄ−ＦＦ５はクロックＣＫに同
期して動作し、ＥＸ−ＯＲ回路１０の出力データをクロ
ックＣＫの１周期分遅れて出力する。ＥＸ−ＯＲ回路１
５は、Ｄ−ＦＦ５の正転出力とＥＸ−ＯＲ回路８の出力
との排他的論理和を取る。The EX-OR circuit 10 takes the exclusive OR of the data ID 4 of the fifth bit of the input data and the output of the OR circuit 18, and outputs the result as the output data OD 4.
Output as. The output of the EX-OR circuit 10 is D-
It is also input to FF5. The D-FF 5 operates in synchronization with the clock CK, and outputs the output data of the EX-OR circuit 10 with a delay of one cycle of the clock CK. EX-OR circuit 1
5 takes the exclusive OR of the normal output of the D-FF 5 and the output of the EX-OR circuit 8.
【００１９】ＮＯＲ回路１６は、Ｄ−ＦＦ１〜５のそれ
ぞれの正転出力のＮＯＲをとる。またＮＯＲ回路１７
は、Ｄ−ＦＦ１〜５のそれぞれの反転出力のＮＯＲをと
る。ＯＲ１８は、ＥＸ−ＯＲ回路１５の出力、ＮＯＲ回
路１６の出力およびＮＯＲ回路１７の出力のＯＲをと
る。The NOR circuit 16 takes the NOR of the normal outputs of the D-FFs 1 to 5. In addition, the NOR circuit 17
Takes the NOR of the inverted outputs of the D-FFs 1 to 5. The OR 18 ORs the output of the EX-OR circuit 15, the output of the NOR circuit 16 and the output of the NOR circuit 17.
【００２０】次に以上のように構成されたスクランブル
回路の動作を説明する。まず、Ｄ−ＦＦ１〜５およびＥ
Ｘ−ＯＲ回路６〜１５の作用により、出力データＯＤ0
〜ＯＤ4 として入力データＩＤ0 〜ＩＤ4 に対して生成
多項式Ｘ5 ＋Ｘ2 ＋１でスクランブルをかけたデータが
従来と同様に得られる。このときの出力データＯＤ0〜
ＯＤ4 のそれぞれの値は、次式により表される。Next, the operation of the scramble circuit configured as described above will be described. First, D-FF1-5 and E
Due to the operation of the X-OR circuits 6 to 15, the output data OD 0
~ OD 4 as input data ID 0 to ID 4 generator polynomial X 5 + X 2 The data scrambled by +1 can be obtained as in the conventional case. Output data OD 0 at this time
Each value of OD 4 is represented by the following equation.
【００２１】[0021]
【数７】 [Equation 7]
【００２２】以上のようにしてスクランブリングがなさ
れている状態において、Ｄ−ＦＦ１〜５のそれぞれの正
転出力が全て「０」またはＤ−ＦＦ１〜５のそれぞれの
反転出力が全て「１」ではない状態では、ＮＯＲ回路１
６，１７の出力はともに「０」であり、従って、ＥＸ−
ＯＲ回路１０にはＥＸ−ＯＲ回路１５の出力が入力され
る。すなわちこの状態では、図２に示した従来のスクラ
ンブル回路と全く同様に動作する。In the state where scrambling is performed as described above, when all the normal outputs of D-FF1 to 5 are "0" or all the inverted outputs of D-FF1 to 5 are "1". NOR circuit 1 when not present
The outputs of 6 and 17 are both "0", and therefore EX-
The output of the EX-OR circuit 15 is input to the OR circuit 10. That is, in this state, the operation is exactly the same as that of the conventional scramble circuit shown in FIG.
【００２３】さて、Ｄ−ＦＦ１〜５のそれぞれの正転出
力が全て「０」となると、ＮＯＲ回路１６の出力が
「１」となる。このようにＤ−ＦＦ１〜５のそれぞれの
正転出力が全て「０」であると、ＥＸ−ＯＲ回路１５の
出力は「０」であるが、ＮＯＲ回路１６の出力が「１」
であるので、ＯＲ回路１８の出力は「１」となり、ＥＸ
−ＯＲ回路１０には「１」が入力される。従って、Ｄ−
ＦＦ１〜５のそれぞれの正転出力が全て「０」、かつ入
力データＩＤ0 〜ＩＤ4が「０」連続である状態となっ
ても、出力ＯＤ4 が「１」に強制的に置き換えられ、出
力データは「０」連続とはならない。Now, when all the normal outputs of the D-FFs 1 to 5 are "0", the output of the NOR circuit 16 is "1". As described above, when all the normal outputs of the D-FFs 1 to 5 are "0", the output of the EX-OR circuit 15 is "0", but the output of the NOR circuit 16 is "1".
Therefore, the output of the OR circuit 18 becomes "1" and EX
“1” is input to the OR circuit 10. Therefore, D-
Even if all the normal outputs of the FFs 1 to 5 are “0” and the input data ID 0 to ID 4 are “0” continuously, the output OD 4 is forcibly replaced with “1”, The output data is not "0" continuous.
【００２４】一方、Ｄ−ＦＦ１〜５のそれぞれの正転出
力が全て「１」となると、Ｄ−ＦＦ１〜５のそれぞれの
反転出力が全て「０」となるので、ＮＯＲ回路１７の出
力が「１」となる。このようにＤ−ＦＦ１〜５のそれぞ
れの正転出力が全て「１」であると、ＥＸ−ＯＲ回路１
５の出力は「０」であるが、ＮＯＲ回路１７の出力が
「１」であるので、ＯＲ回路１８の出力は「１」とな
り、ＥＸ−ＯＲ回路１０には「１」が入力される。従っ
て、Ｄ−ＦＦ１〜５のそれぞれの正転出力が全て
「１」、かつ入力データＩＤ0 〜ＩＤ4 が「０」連続で
ある状態となっても、出力ＯＤ4 が「１」に強制的に置
き換えられ、出力データは「０」連続とはならない。On the other hand, when all the normal outputs of the D-FFs 1 to 5 are "1", all the inverted outputs of the D-FFs 1 to 5 are "0", so that the output of the NOR circuit 17 is "1". 1 ”. In this way, if all the normal outputs of the D-FFs 1 to 5 are "1", the EX-OR circuit 1
Although the output of 5 is "0", the output of the NOR circuit 17 is "1", the output of the OR circuit 18 is "1", and "1" is input to the EX-OR circuit 10. Therefore, even if the normal outputs of the D-FFs 1 to 5 are all "1" and the input data ID 0 to ID 4 are all "0", the output OD 4 is forced to "1". The output data is not continuous "0".
【００２５】以上のように本実施例によれば、ＮＯＲゲ
ート１６，１７によりＤ−ＦＦ１〜５の出力の全てが
「０」または「１」となったことを検出し、この検出が
なされた場合には出力ＯＤ4 を「１」に強制的に置き換
えているので、入力データがいかなるパターンであって
も出力データに「０」連続が生じることがない。従っ
て、受信側におけるタイミング抽出が常時適確に行え
る。As described above, according to this embodiment, the NOR gates 16 and 17 detect that all the outputs of the D-FFs 1 to 5 are "0" or "1", and this detection is performed. In this case, since the output OD 4 is forcibly replaced with “1”, “0” continuity does not occur in the output data regardless of the pattern of the input data. Therefore, timing extraction on the receiving side can always be appropriately performed.
【００２６】なお本発明は上記実施例に限定されるもの
ではない。例えば上記実施例では、ＮＯＲ１６，１７の
出力をＥＸ−ＯＲ１０に導き、これによりＤ−ＦＦ１〜
５の出力の全てが「０」または「１」となった場合にお
けるデータの置き換えを出力ＯＤ4 に対して行うものと
なっているが、ＮＯＲ１６，１７の出力をＥＸ−ＯＲ６
〜９のいずれかに導入し、出力ＯＤ0 〜ＯＤ3 のいずれ
かの置き換えを行うようにしても良いし、あるいはＮＯ
Ｒ１６，１７の出力をＥＸ−ＯＲ６〜１０のうちの複数
に導入し、ＯＤ0 〜ＯＤ4 のうちの複数のデータの置き
換えを行うようにしても良い。また上記実施例では、生
成多項式Ｘ5 ＋Ｘ2 ＋１でスクランブルを行うスクラン
ブル回路を例示しているが、生成多項式Ｘn ＋Ｘm ＋１
に該当する生成多項式でスクランブルを行うものであれ
ば、ｎおよびｍの値は任意であって良い。このほか本発
明の要旨を逸脱しない範囲で種々の変形実施が可能であ
る。The present invention is not limited to the above embodiment. For example, in the above embodiment, the outputs of the NORs 16 and 17 are guided to the EX-OR 10, and the D-FF 1 to
Although the data replacement is performed on the output OD 4 when all the outputs of 5 are “0” or “1”, the outputs of NOR 16 and 17 are EX-OR 6
9 to 9 to replace any of the outputs OD 0 to OD 3 , or NO
The outputs of R16 and 17 may be introduced into a plurality of EX-ORs 6 to 10 to replace a plurality of data of OD 0 to OD 4 . In the above embodiment, the generator polynomial X 5 + X 2 Although a scramble circuit that scrambles by +1 is illustrated, the generator polynomial X n + X m +1
The values of n and m may be arbitrary as long as they are scrambled by a generator polynomial corresponding to. In addition, various modifications can be made without departing from the scope of the present invention.
【００２７】[0027]
【発明の効果】本発明によれば、ｎビットのパラレルデ
ータに対し、According to the present invention, for n-bit parallel data,
【００２８】[0028]
【数８】 なる式のもとに生成多項式Ｘn ＋Ｘm ＋１のスクランブ
ルをかけるスクランブル回路において、[Equation 8] Generator polynomial X n + X m In the scramble circuit that scrambles +1
【００２９】[0029]
【数９】 の全てが論理「０」または論理「１」であることを検出
する例えばＮＯＲ回路などの検出手段を備え、この検出
手段による検出がなされたとき、[Equation 9] Is provided with a detection means such as a NOR circuit for detecting that all of them are logic "0" or logic "1", and when the detection is performed by this detection means,
【００３０】[0030]
【数１０】 [Equation 10]
【００３１】のうちの少なくとも１つを論理「１」に置
き換えるようにしたので、入力データがどのようなパタ
ーンであっても出力データが「０」連続となることを防
止し、これにより受信側でのタイミング抽出を保障する
ことができるスクランブル回路となる。Since at least one of them is replaced with the logic "1", the output data is prevented from being "0" continuous regardless of the pattern of the input data. It becomes a scramble circuit that can guarantee the timing extraction in.
【図１】 本発明の一実施例に係るスクランブル回路の
構成を示すブロック図。FIG. 1 is a block diagram showing a configuration of a scramble circuit according to an embodiment of the present invention.
【図２】 従来技術を説明する図。FIG. 2 is a diagram illustrating a conventional technique.
１〜５…Ｄフリップフロップ回路（Ｄ−ＦＦ）、６〜１
５…排他的論理和回路（ＥＸ−ＯＲ回路）、１６，１７
…ＮＯＲ回路、１８…ＯＲ回路。1 to 5 ... D flip-flop circuit (D-FF), 6 to 1
5 ... Exclusive OR circuit (EX-OR circuit), 16, 17
... NOR circuit, 18 ... OR circuit.
Claims (1)
ルをかけるスクランブル回路において、 【数２】 の全てが論理「０」または論理「１」であることを検出
する検出手段と、この検出手段による検出がなされたと
き、 【数３】 のうちの少なくとも１つを論理「１」に置き換える置換
手段とを具備したことを特徴とするスクランブル回路。Claims: For n-bit parallel data, Generator polynomial X n + X m In a scramble circuit for scrambling +1, Of all are logical "0" or logical "1", and when this detecting means detects, A scramble circuit for replacing at least one of the two with a logic "1".
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3173655A JPH0522270A (en) | 1991-07-15 | 1991-07-15 | Scramble circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3173655A JPH0522270A (en) | 1991-07-15 | 1991-07-15 | Scramble circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0522270A true JPH0522270A (en) | 1993-01-29 |
Family
ID=15964647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3173655A Pending JPH0522270A (en) | 1991-07-15 | 1991-07-15 | Scramble circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0522270A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5559462A (en) * | 1993-10-05 | 1996-09-24 | Oki Electric Industry Co., Ltd. | Digital signal transmission circuit |
-
1991
- 1991-07-15 JP JP3173655A patent/JPH0522270A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5559462A (en) * | 1993-10-05 | 1996-09-24 | Oki Electric Industry Co., Ltd. | Digital signal transmission circuit |
| US5640117A (en) * | 1993-10-05 | 1997-06-17 | Oki Electric Industry Co., Ltd. | Digital signal transmission circuit |
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