JPH0521811A - Semiconductor device and its manufacture - Google Patents
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Classifications
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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- H10B41/42—Simultaneous manufacture of periphery and memory cells
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、半導体装置及びその
製造方法に関し、例えば不揮発性半導体メモリに適用し
て好適なものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and is preferably applied to, for example, a nonvolatile semiconductor memory.
【０００２】[0002]
【従来の技術】不揮発性半導体メモリとしてＥＥＰＲＯ
ＭやＥＰＲＯＭが知られている。このようなＥＥＰＲＯ
ＭやＥＰＲＯＭとして、サイドウォールスペーサを用い
たＬＤＤ（lightly doped drain)構造のＭＯＳトランジ
スタ（以下「ＬＤＤ構造ＭＯＳトランジスタ」という）
と、高耐圧トランジスタとして用いられるいわゆるマス
ク（masked) ＬＤＤ構造（またはオフセットドレイン構
造）のＭＯＳトランジスタ（以下「マスクＬＤＤ構造Ｍ
ＯＳトランジスタ」という）とがメモリトランジスタと
ともに同一基板上に混在するものがある。2. Description of the Related Art EEPROM is used as a nonvolatile semiconductor memory.
M and EPROM are known. Such EEPRO
An LDD (lightly doped drain) structure MOS transistor using a sidewall spacer as an M or EPROM (hereinafter referred to as "LDD structure MOS transistor")
And a so-called masked LDD structure (or offset drain structure) MOS transistor used as a high breakdown voltage transistor (hereinafter referred to as “masked LDD structure M”).
"OS transistor") and the memory transistor coexist on the same substrate.
【０００３】このようなＬＤＤ構造ＭＯＳトランジスタ
とマスクＬＤＤ構造ＭＯＳトランジスタとが混在するＥ
ＥＰＲＯＭまたはＥＰＲＯＭにおいては、これらのＬＤ
Ｄ構造ＭＯＳトランジスタ及びマスクＬＤＤ構造ＭＯＳ
トランジスタのドレイン領域にその近傍の電界緩和を図
るために形成される低不純物濃度部の不純物濃度は通
常、互いに異なる。このために、このＥＥＰＲＯＭまた
はＥＰＲＯＭは従来、次のような方法で製造されてい
た。An E in which such an LDD structure MOS transistor and a mask LDD structure MOS transistor are mixed
In EPROM or EPROM, these LDs
D structure MOS transistor and mask LDD structure MOS
The impurity concentration of the low impurity concentration portion formed in the drain region of the transistor in order to reduce the electric field in the vicinity thereof is usually different from each other. For this reason, this EEPROM or EPROM has conventionally been manufactured by the following method.
【０００４】すなわち、図７Ａに示すように、まずｐ型
シリコン（Si）基板１０１の表面にフィールド絶縁膜１
０２を選択的に形成して素子間分離を行った後、このフ
ィールド絶縁膜１０２に囲まれた活性領域の表面にゲー
ト絶縁膜１０３を形成する。この場合、高耐圧トランジ
スタとして用いられるマスクＬＤＤ構造ＭＯＳトランジ
スタの形成部のゲート絶縁膜１０３の膜厚は、ＬＤＤ構
造ＭＯＳトランジスタの形成部のゲート絶縁膜１０３の
膜厚に比べて大きく設定される。That is, as shown in FIG. 7A, first, a field insulating film 1 is formed on the surface of a p-type silicon (Si) substrate 101.
After 02 is selectively formed and element isolation is performed, a gate insulating film 103 is formed on the surface of the active region surrounded by the field insulating film 102. In this case, the film thickness of the gate insulating film 103 in the formation portion of the mask LDD structure MOS transistor used as the high breakdown voltage transistor is set larger than the film thickness of the gate insulating film 103 in the formation portion of the LDD structure MOS transistor.
【０００５】次に、ＣＶＤ法により全面に多結晶Si膜を
形成し、この多結晶Si膜に不純物をドープして低抵抗化
した後、この多結晶Si膜をエッチングにより所定形状に
パターニングして、ＬＤＤ構造ＭＯＳトランジスタのゲ
ート電極１０４及びマスクＬＤＤ構造ＭＯＳトランジス
タのゲート電極１０５を形成する。次に、マスクＬＤＤ
構造ＭＯＳトランジスタ形成部の表面をレジストパター
ン１０６で覆った後、このレジストパターン１０６に覆
われていないＬＤＤ構造ＭＯＳトランジスタ形成部のｐ
型Si基板１０１中にゲート電極１０４をマスクとしてｎ
型不純物であるリン（Ｐ）を低濃度にイオン注入する。
このＰのイオン注入のドーズ量は、例えば３×１０13cm
-2程度に設定される。このＰのイオン注入によって、ゲ
ート電極１０４に対して自己整合的にｎ- 型の低不純物
濃度拡散層１０７、１０８が形成される。Next, a polycrystalline Si film is formed on the entire surface by the CVD method, and the polycrystalline Si film is doped with impurities to reduce the resistance, and then the polycrystalline Si film is patterned into a predetermined shape by etching. , The gate electrode 104 of the LDD structure MOS transistor and the gate electrode 105 of the mask LDD structure MOS transistor are formed. Next, the mask LDD
After the surface of the structure MOS transistor formation portion is covered with the resist pattern 106, p of the LDD structure MOS transistor formation portion not covered with the resist pattern 106 is formed.
N-type Si substrate 101 using gate electrode 104 as a mask
Phosphorus (P), which is a type impurity, is ion-implanted at a low concentration.
The dose amount of this P ion implantation is, for example, 3 × 10 13 cm
-Set to around 2 . By this P ion implantation, the n − type low impurity concentration diffusion layers 107 and 108 are formed in a self-aligned manner with respect to the gate electrode 104.
【０００６】次に、レジストパターン１０６を除去した
後、図７Ｂに示すように、ＬＤＤ構造ＭＯＳトランジス
タ形成部の表面をレジストパターン１０９で覆い、この
レジストパターン１０９に覆われていないマスクＬＤＤ
構造ＭＯＳトランジスタ形成部のｐ型Si基板１０１中に
ゲート電極１０５をマスクとしてＰを低濃度にイオン注
入する。このＰのイオン注入のドーズ量は、例えば４×
１０12cm-2程度に設定される。このＰのイオン注入によ
って、ゲート電極１０５に対して自己整合的にｎ- 型の
低不純物濃度拡散層１１０、１１１が形成される。Next, after removing the resist pattern 106, as shown in FIG. 7B, the surface of the LDD structure MOS transistor forming portion is covered with a resist pattern 109, and the mask LDD not covered with the resist pattern 109.
P is ion-implanted at a low concentration into the p-type Si substrate 101 in the structure MOS transistor formation portion using the gate electrode 105 as a mask. The dose amount of this P ion implantation is 4 ×, for example.
It is set to about 10 12 cm -2 . By this P ion implantation, the n − -type low impurity concentration diffusion layers 110 and 111 are formed in self-alignment with the gate electrode 105.
【０００７】次に、レジストパターン１０９を除去した
後、図７Ｃに示すように、ゲート電極１０４、１０５の
側壁にSiＯ2 から成るサイドウォールスペーサ１１２を
形成する。次に、マスクＬＤＤ構造ＭＯＳトランジスタ
形成部におけるゲート電極１０５の片側の部分及びこの
ゲート電極１０５に隣接する部分のｐ型Si基板１０１を
覆うようにレジストパターン１１３を形成する。この
後、ゲート電極１０４、サイドウォールスペーサ１１
２、ゲート電極１０５及びレジストパターン１１３をマ
スクとしてｐ型Si基板１０１中にｎ型不純物であるヒ素
（As）を高濃度にイオン注入する。このAsのイオン注入
のドーズ量は、例えば５×１０15cm-2程度に設定され
る。Next, after removing the resist pattern 109, sidewall spacers 112 made of SiO 2 are formed on the sidewalls of the gate electrodes 104 and 105, as shown in FIG. 7C. Next, a resist pattern 113 is formed so as to cover the p-type Si substrate 101 at a portion on one side of the gate electrode 105 in the mask LDD structure MOS transistor formation portion and a portion adjacent to the gate electrode 105. After that, the gate electrode 104 and the sidewall spacer 11
2. Using the gate electrode 105 and the resist pattern 113 as a mask, arsenic (As) which is an n-type impurity is ion-implanted into the p-type Si substrate 101 at a high concentration. The dose amount of As ion implantation is set to, for example, about 5 × 10 15 cm −2 .
【０００８】このAsのイオン注入によって、ＬＤＤ構造
ＭＯＳトランジスタ用のｎ+ 型のソース領域１１４及び
ドレイン領域１１５が形成されるとともに、マスクＬＤ
Ｄ構造ＭＯＳトランジスタのｎ+ 型のソース領域１１６
及びドレイン領域１１７が形成される。By the ion implantation of As, the n + type source region 114 and the drain region 115 for the LDD structure MOS transistor are formed, and the mask LD is used.
N + type source region 116 of D structure MOS transistor
And a drain region 117 is formed.
【０００９】ゲート電極１０４とソース領域１１４及び
ドレイン領域１１５とにより、ｎチャネルのＬＤＤ構造
ＭＯＳトランジスタが形成される。この場合、これらの
ソース領域１１４及びドレイン領域１１５には、サイド
ウォールスペーサ１１２の下側の部分に、それぞれ先に
形成された低不純物濃度拡散層１０７、１０８から成る
低不純物濃度部１１４ａ、１１５ａが形成されている。
一方、ゲート電極１０５とソース領域１１６及びドレイ
ン領域１１７とにより、ｎチャネルのマスクＬＤＤ構造
ＭＯＳトランジスタが形成される。この場合、このドレ
イン領域１１７には、ゲート電極１０５側の部分に、先
に形成された低不純物濃度拡散層１１１から成る低不純
物濃度部１１７ａが形成されている。そして、ドレイン
領域１１７の高不純物濃度部は、この低不純物濃度部１
１７ａの幅だけゲート電極１０５の端部からオフセット
している。また、ソース領域１１６には、サイドウォー
ルスペーサ１１２の下側の部分に、先に形成された低不
純物濃度拡散層１１０から成る低不純物濃度部１１６ａ
が形成されている。The gate electrode 104, the source region 114, and the drain region 115 form an n-channel LDD structure MOS transistor. In this case, in the source region 114 and the drain region 115, the low impurity concentration portions 114a and 115a formed of the low impurity concentration diffusion layers 107 and 108, respectively, which are formed in advance, are formed in the lower portions of the sidewall spacers 112, respectively. Has been formed.
On the other hand, the gate electrode 105, the source region 116, and the drain region 117 form an n-channel mask LDD structure MOS transistor. In this case, in the drain region 117, a low impurity concentration portion 117a formed of the low impurity concentration diffusion layer 111 previously formed is formed in the portion on the gate electrode 105 side. The high impurity concentration portion of the drain region 117 is the low impurity concentration portion 1
It is offset from the end of the gate electrode 105 by the width of 17a. Further, in the source region 116, a low impurity concentration portion 116a formed of the low impurity concentration diffusion layer 110 previously formed is formed in the lower portion of the sidewall spacer 112.
Are formed.
【００１０】[0010]
【発明が解決しようとする課題】上述の従来のＥＥＰＲ
ＯＭまたはＥＰＲＯＭの製造方法においては、ＬＤＤ構
造ＭＯＳトランジスタのソース領域１１４及びドレイン
領域１１５の低不純物濃度部１１４ａ、１１５ａとなる
低不純物濃度拡散層１０７、１０８とマスクＬＤＤ構造
ＭＯＳトランジスタのソース領域１１６及びドレイン領
域１１７の低不純物濃度部１１６ａ、１１７ａとなる低
不純物濃度拡散層１１０、１１１とをイオン注入により
形成する際にマスクとしてそれぞれレジストパターン１
０６、１０９を用いているため、これらのレジストパタ
ーン１０６、１０９を形成するために二回のリソグラフ
ィー工程が必要であり、従って製造方法が複雑であっ
た。DISCLOSURE OF THE INVENTION The above-mentioned conventional EEPR
In the method of manufacturing the OM or EPROM, the low impurity concentration diffusion layers 107 and 108 to be the low impurity concentration portions 114a and 115a of the source region 114 and the drain region 115 of the LDD structure MOS transistor, the source region 116 of the mask LDD structure MOS transistor, and The resist pattern 1 is used as a mask when the low impurity concentration diffusion layers 110 and 111 to be the low impurity concentration portions 116a and 117a of the drain region 117 are formed by ion implantation.
Since 06 and 109 are used, two lithography steps are required to form these resist patterns 106 and 109, and therefore the manufacturing method is complicated.
【００１１】従って、この発明の目的は、上述のような
二種類のＭＯＳトランジスタが混在する半導体装置の製
造工程の簡略化を図ることができる半導体装置の製造方
法を提供することにある。この発明の他の目的は、上述
のように二種類のＭＯＳトランジスタが同一基板上に混
在する場合に、高耐圧トランジスタとして用いられるＭ
ＯＳトランジスタの耐圧の向上を図ることができる半導
体装置を提供することにある。Therefore, an object of the present invention is to provide a method of manufacturing a semiconductor device capable of simplifying the manufacturing process of a semiconductor device in which two types of MOS transistors as described above coexist. Another object of the present invention is to use M as a high breakdown voltage transistor when two kinds of MOS transistors are mixed on the same substrate as described above.
It is to provide a semiconductor device capable of improving the breakdown voltage of an OS transistor.
【００１２】[0012]
【課題を解決するための手段】上記目的を達成するため
に、第１の発明は、第１の膜厚のゲート絶縁膜（３）を
有する第１のＭＯＳトランジスタ及び第１の膜厚よりも
大きい第２の膜厚のゲート絶縁膜（３）を有する第２の
ＭＯＳトランジスタを有する半導体装置の製造方法にお
いて、半導体基板（１）上に第１の膜厚のゲート絶縁膜
（３）及び第２の膜厚のゲート絶縁膜（３）を形成する
工程と、第１の膜厚のゲート絶縁膜（３）及び第２の膜
厚のゲート絶縁膜（３）の上にそれぞれ第１のＭＯＳト
ランジスタのゲート電極（９）及び第２のＭＯＳトラン
ジスタのゲート電極（４）を形成する工程と、第２のＭ
ＯＳトランジスタのゲート電極（４）の側壁にサイドウ
ォールスペーサ（１0 ）を形成する工程と、第１のＭＯ
Ｓトランジスタのゲート電極（９）と第２のＭＯＳトラ
ンジスタのゲート電極（４）及びサイドウォールスペー
サ（１０）とをマスクとして半導体基板（１）中にソー
ス領域及びドレイン領域形成用の不純物の第１の低濃度
のイオン注入を行う工程と、サイドウォールスペーサ
（１０）を除去した後、第１のＭＯＳトランジスタのゲ
ート電極（９）と第２のＭＯＳトランジスタのゲート電
極（４）とをマスクとして半導体基板（１）中にソース
領域及びドレイン領域形成用の不純物の第２の低濃度の
イオン注入を行う工程とを具備するものである。In order to achieve the above object, a first aspect of the present invention provides a first MOS transistor having a gate insulating film (3) having a first film thickness In a method of manufacturing a semiconductor device having a second MOS transistor having a large gate insulating film (3) having a second thickness, a gate insulating film (3) having a first thickness and a gate insulating film (3) having a first thickness are formed on a semiconductor substrate (1). A step of forming a gate insulating film (3) having a film thickness of 2 and a first MOS on the gate insulating film (3) having a first film thickness and the gate insulating film (3) having a second film thickness, respectively. Forming a gate electrode (9) of the transistor and a gate electrode (4) of the second MOS transistor;
Forming a sidewall spacer (10) on the side wall of the gate electrode (4) of the OS transistor;
Using the gate electrode (9) of the S transistor, the gate electrode (4) of the second MOS transistor, and the sidewall spacer (10) as a mask, the first impurity of the source and drain regions is formed in the semiconductor substrate (1). Of the low-concentration ion implantation, and after removing the sidewall spacers (10), using the gate electrode (9) of the first MOS transistor and the gate electrode (4) of the second MOS transistor as a mask, the semiconductor A second low-concentration ion implantation of impurities for forming a source region and a drain region into the substrate (1).
【００１３】第２の発明は、第１の膜厚のゲート絶縁膜
（３）を有する第１のＭＯＳトランジスタ、第１の膜厚
よりも大きい第２の膜厚のゲート絶縁膜（３）を有する
第２のＭＯＳトランジスタ及び第３の膜厚のゲート絶縁
膜（３）を有するメモリトランジスタを有する半導体装
置の製造方法において、半導体基板（１）上に第１の膜
厚のゲート絶縁膜（３）、第２の膜厚のゲート絶縁膜
（３）及び第３の膜厚のゲート絶縁膜（３）を形成する
工程と、半導体基板（１）上に第１の導体膜を形成した
後、第１の導体膜をパターニングすることにより第２の
ＭＯＳトランジスタのゲート電極（４）及びメモリトラ
ンジスタのフローティングゲート形成用のパターン
（５）を形成する工程と、第２のＭＯＳトランジスタの
ゲート電極（４）及びフローティングゲート形成用のパ
ターン（５）の表面に絶縁膜（６）を形成した後、半導
体基板（１）上に第２の導体膜（７）を形成する工程
と、第２の導体膜（７）のうちの第１のＭＯＳトランジ
スタのゲート電極となる部分及びメモリトランジスタの
コントロールゲートとなる部分の上にマスク（８）を形
成した後、マスク（８）を用いて第２の導体膜（７）を
半導体基板（１）の表面に対して垂直な方向にエッチン
グすることにより第１のＭＯＳトランジスタのゲート電
極（９）及びメモリトランジスタのコントロールゲート
（ＣＧ）を形成するとともに、第２のＭＯＳトランジス
タのゲート電極（４）の側壁にサイドウォールスペーサ
（１０）を形成する工程と、第１のＭＯＳトランジスタ
のゲート電極（９）と第２のＭＯＳトランジスタのゲー
ト電極（４）及びサイドウォールスペーサ（１０）とメ
モリトランジスタのコントロールゲート（ＣＧ）とをマ
スクとして半導体基板（１）中にソース領域及びドレイ
ン領域形成用の不純物の第１の低濃度のイオン注入を行
う工程と、コントロールゲート（ＣＧ）をマスクとして
絶縁膜（６）及びフローティングゲート形成用のパター
ン（５）をパターニングすることによりフローティング
ゲート（ＦＧ）を形成する工程と、マスク（８）及びサ
イドウォールスペーサ（１０）を除去した後、第１のＭ
ＯＳトランジスタのゲート電極（９）と第２のＭＯＳト
ランジスタのゲート電極（４）とコントロールゲート
（ＣＧ）及びフローティングゲート（ＦＧ）とをマスク
として半導体基板（１）中にソース領域及びドレイン領
域形成用の不純物の第２の低濃度のイオン注入を行う工
程とを具備するものである。A second invention provides a first MOS transistor having a gate insulating film (3) having a first film thickness, and a gate insulating film (3) having a second film thickness larger than the first film thickness. In a method of manufacturing a semiconductor device having a memory transistor having a second MOS transistor having the gate insulating film and a gate insulating film having a third thickness, a gate insulating film having a first thickness (3) is provided on a semiconductor substrate (1). ), A step of forming a gate insulating film (3) having a second film thickness and a gate insulating film (3) having a third film thickness, and after forming a first conductor film on the semiconductor substrate (1), Forming a gate electrode (4) of the second MOS transistor and a pattern (5) for forming a floating gate of the memory transistor by patterning the first conductor film; and a gate electrode (4) of the second MOS transistor. ) And F A step of forming a second conductor film (7) on the semiconductor substrate (1) after forming an insulating film (6) on the surface of the pattern (5) for forming a gate, and a second conductor film ( After forming a mask (8) on the portion of 7) that will be the gate electrode of the first MOS transistor and the portion that will be the control gate of the memory transistor, the second conductor film () will be formed using the mask (8). The gate electrode (9) of the first MOS transistor and the control gate (CG) of the memory transistor are formed by etching 7) in a direction perpendicular to the surface of the semiconductor substrate (1), and the second MOS is formed. Forming a side wall spacer (10) on the side wall of the gate electrode (4) of the transistor, the gate electrode (9) of the first MOS transistor and the second MOS transistor The gate electrode (4) and sidewall spacer (10) of the memory transistor and the control gate (CG) of the memory transistor are used as a mask in the semiconductor substrate (1) to form the first low concentration of impurities for forming the source region and the drain region. A step of performing ion implantation; a step of forming a floating gate (FG) by patterning an insulating film (6) and a pattern (5) for forming a floating gate using the control gate (CG) as a mask; and a mask (8) And removing the sidewall spacer (10), the first M
For forming a source region and a drain region in the semiconductor substrate (1) using the gate electrode (9) of the OS transistor, the gate electrode (4) of the second MOS transistor, the control gate (CG) and the floating gate (FG) as a mask. And performing a second low-concentration ion implantation of the impurities.
【００１４】第３の発明は、第１の膜厚のゲート絶縁膜
（３）を有する第１のＭＯＳトランジスタ、第１の膜厚
よりも大きい第２の膜厚のゲート絶縁膜（３）を有する
第２のＭＯＳトランジスタ及び第３の膜厚のゲート絶縁
膜（３）を有するメモリトランジスタを有する半導体装
置において、第２のＭＯＳトランジスタのドレイン領域
（２４）が、低不純物濃度の第１の領域（２４ａ）と第
１の領域（２４ａ）よりも不純物濃度が高い低不純物濃
度の第２の領域（２４ｂ）と第２の領域（２４ｂ）より
も不純物濃度が高い第３の領域とから成るものである。A third invention provides a first MOS transistor having a gate insulating film (3) having a first film thickness and a gate insulating film (3) having a second film thickness larger than the first film thickness. In a semiconductor device having a memory transistor having a second MOS transistor and a gate insulating film (3) having a third film thickness, the drain region (24) of the second MOS transistor has a low impurity concentration first region. (24a), a second region (24b) having a low impurity concentration having a higher impurity concentration than the first region (24a), and a third region having a higher impurity concentration than the second region (24b). Is.
【００１５】[0015]
【作用】上述のように構成された第１の発明の半導体装
置の製造方法によれば、第１の低濃度のイオン注入及び
第２の低濃度のイオン注入により第１のＭＯＳトランジ
スタのソース領域及びドレイン領域の低不純物濃度部の
不純物濃度に対応した不純物濃度の低不純物濃度拡散層
を形成することができるとともに、第２の低濃度のイオ
ン注入により第２のＭＯＳトランジスタのソース領域及
びドレイン領域の低不純物濃度部の不純物濃度に対応し
た不純物濃度の低不純物濃度拡散層を形成することがで
きる。これによって、第１のＭＯＳトランジスタのソー
ス領域及びドレイン領域の低不純物濃度部となる低不純
物濃度拡散層と第２のＭＯＳトランジスタのソース領域
及びドレイン領域の低不純物濃度部となる低不純物濃度
拡散層とをイオン注入により形成する際にマスクとして
レジストパターンを用いる必要がなくなる。このため、
リソグラフィー工程が二回削減され、その分だけ製造工
程の簡略化を図ることができる。上述のように構成され
た第２の発明の半導体装置の製造方法によれば、第１の
発明と同様に、製造工程の簡略化を図ることができる。According to the method of manufacturing the semiconductor device of the first aspect of the invention configured as described above, the source region of the first MOS transistor is formed by the first low concentration ion implantation and the second low concentration ion implantation. And a low impurity concentration diffusion layer having an impurity concentration corresponding to the impurity concentration of the low impurity concentration portion of the drain region can be formed, and the source region and the drain region of the second MOS transistor can be formed by the second low concentration ion implantation. It is possible to form a low impurity concentration diffusion layer having an impurity concentration corresponding to the impurity concentration of the low impurity concentration portion. As a result, a low impurity concentration diffusion layer that becomes a low impurity concentration portion of the source region and the drain region of the first MOS transistor and a low impurity concentration diffusion layer that becomes a low impurity concentration portion of the source region and the drain region of the second MOS transistor. It becomes unnecessary to use a resist pattern as a mask when forming and by ion implantation. For this reason,
The number of lithography processes is reduced twice, and the manufacturing process can be simplified accordingly. According to the method for manufacturing a semiconductor device of the second invention configured as described above, the manufacturing process can be simplified as in the first invention.
【００１６】上述のように構成された第３の発明の半導
体装置によれば、第２のＭＯＳトランジスタのドレイン
領域の近傍の電界を、低不純物濃度の第１の領域（２４
ａ）と第２の領域（２４ｂ）とにより効果的に緩和する
ことができるので、第２のＭＯＳトランジスタの耐圧の
向上を図ることができる。According to the semiconductor device of the third aspect of the invention configured as described above, the electric field in the vicinity of the drain region of the second MOS transistor is controlled to have a low impurity concentration in the first region (24).
Since it can be effectively relaxed by (a) and the second region (24b), the withstand voltage of the second MOS transistor can be improved.
【００１７】[0017]
【実施例】以下、この発明をＥＥＰＲＯＭの製造に適用
した一実施例について図面を参照しながら説明する。こ
の実施例によるＥＥＰＲＯＭは、メモリトランジスタと
してフローティングゲート及びコントロールゲートが自
己整合的に形成されたものを用い、例えば５Ｖ系のＭＯ
ＳトランジスタとしてＬＤＤ構造ＭＯＳトランジスタを
用い、高耐圧トランジスタとしてマスクＬＤＤ構造ＭＯ
Ｓトランジスタを用いたものである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment in which the present invention is applied to manufacturing an EEPROM will be described below with reference to the drawings. The EEPROM according to this embodiment uses a memory transistor in which a floating gate and a control gate are formed in a self-aligned manner.
An LDD structure MOS transistor is used as the S transistor, and a mask LDD structure MO is used as the high breakdown voltage transistor.
It uses an S transistor.
【００１８】図１〜図６はこの発明の一実施例によるＥ
ＥＰＲＯＭの製造方法を示す。この実施例においては、
図１に示すように、まず例えばｐ型Si基板１の表面にＬ
ＯＣＯＳ法によりSiＯ2 膜のようなフィールド絶縁膜２
を選択的に形成して素子間分離を行った後、このフィー
ルド絶縁膜２に囲まれた活性領域の表面に熱酸化法によ
りSiＯ2 膜のようなゲート絶縁膜３を形成する。この場
合、高耐圧トランジスタとして用いられるマスクＬＤＤ
構造ＭＯＳトランジスタの形成部のゲート絶縁膜３の膜
厚は、５Ｖ系のＬＤＤ構造ＭＯＳトランジスタの形成部
のゲート絶縁膜３の膜厚に比べて大きく設定される。具
体的には、ＬＤＤ構造ＭＯＳトランジスタ形成部のゲー
ト絶縁膜３の膜厚は例えば２００Å程度に設定され、マ
スクＬＤＤ構造ＭＯＳトランジスタ形成部のゲート絶縁
膜３の膜厚は例えば６００Å程度に設定される。1 to 6 show an E according to an embodiment of the present invention.
A method for manufacturing an EPROM will be described. In this example,
As shown in FIG. 1, first, for example, L is formed on the surface of the p-type Si substrate 1.
Field insulating film 2 such as SiO 2 film by OCOS method 2
Are selectively formed to separate elements, and then a gate insulating film 3 such as a SiO 2 film is formed on the surface of the active region surrounded by the field insulating film 2 by a thermal oxidation method. In this case, a mask LDD used as a high breakdown voltage transistor
The film thickness of the gate insulating film 3 in the formation portion of the structural MOS transistor is set to be larger than the film thickness of the gate insulating film 3 in the formation portion of the 5V LDD structure MOS transistor. Specifically, the film thickness of the gate insulating film 3 of the LDD structure MOS transistor forming portion is set to, for example, about 200Å, and the film thickness of the gate insulating film 3 of the mask LDD structure MOS transistor forming portion is set to, for example, about 600Å. .
【００１９】次に、ＣＶＤ法により全面に一層目の多結
晶Si膜を形成し、この多結晶Si膜に不純物をドープして
低抵抗化した後、この多結晶Si膜をエッチングにより所
定形状にパターニングして、マスクＬＤＤ構造ＭＯＳト
ランジスタのゲート電極４を形成するとともに、メモリ
トランジスタのフローティングゲート形成用の所定形状
の多結晶Si膜５を形成する。この後、これらのゲート電
極４及び多結晶Si膜５の表面に例えば熱酸化法によりSi
Ｏ2 膜のような絶縁膜６を形成する。Next, a first-layer polycrystalline Si film is formed on the entire surface by the CVD method, and the polycrystalline Si film is doped with impurities to reduce the resistance, and then the polycrystalline Si film is etched into a predetermined shape. By patterning, the gate electrode 4 of the mask LDD structure MOS transistor is formed, and the polycrystalline Si film 5 having a predetermined shape for forming the floating gate of the memory transistor is formed. After that, the surface of the gate electrode 4 and the polycrystalline Si film 5 is coated with Si by, for example, a thermal oxidation method.
An insulating film 6 such as an O 2 film is formed.
【００２０】次に、ＣＶＤ法により全面に二層目の多結
晶Si膜７を形成し、この多結晶Si膜７に不純物をドープ
して低抵抗化した後、この多結晶Si膜７のうちのＬＤＤ
構造ＭＯＳトランジスタのゲート電極となる部分及びメ
モリトランジスタのコントロールゲートとなる部分の上
にレジストパターン８をリソグラフィーにより形成す
る。Next, a second-layer polycrystalline Si film 7 is formed on the entire surface by the CVD method, and the polycrystalline Si film 7 is doped with impurities to reduce its resistance. LDD
A resist pattern 8 is formed by lithography on the portion that will be the gate electrode of the structure MOS transistor and the portion that will be the control gate of the memory transistor.
【００２１】次に、このレジストパターン８をマスクと
して多結晶Si膜７を例えば反応性イオンエッチング（Ｒ
ＩＥ）法により基板表面に対して垂直方向に異方性エッ
チングして、図２に示すように、ＬＤＤ構造ＭＯＳトラ
ンジスタのゲート電極９を形成するとともに、メモリト
ランジスタのコントロールゲートＣＧを形成する。この
際、同時に、マスクＬＤＤ構造ＭＯＳトランジスタのゲ
ート電極４の側壁に、絶縁膜６を介して多結晶Si膜７か
ら成るサイドウォールスペーサ１０が形成される。Next, with the resist pattern 8 as a mask, the polycrystalline Si film 7 is subjected to, for example, reactive ion etching (R).
By anisotropic etching in the direction perpendicular to the substrate surface by the IE) method, the gate electrode 9 of the LDD structure MOS transistor is formed and the control gate CG of the memory transistor is formed as shown in FIG. At this time, at the same time, a sidewall spacer 10 made of a polycrystalline Si film 7 is formed on the sidewall of the gate electrode 4 of the mask LDD structure MOS transistor with an insulating film 6 interposed therebetween.
【００２２】次に、ゲート電極９、ゲート電極４及びサ
イドウォールスペーサ１０をマスクとして例えばＰをｐ
型Si基板１中に低濃度にイオン注入する。これによっ
て、ゲート電極９に対して自己整合的にｎ- 型の低不純
物濃度拡散層１１、１２が形成されるとともに、ゲート
電極４及びサイドウォールスペーサ１０に対して自己整
合的にｎ- 型の低不純物濃度拡散層１３、１４が形成さ
れる。Next, using the gate electrode 9, the gate electrode 4 and the sidewall spacers 10 as a mask, for example, P is p
Ions are implanted into the Si substrate 1 at a low concentration. Thus, a self-aligning manner n with respect to the gate electrode 9 - together with the type of low impurity concentration diffusion layers 11 and 12 are formed, self-aligned manner n the gate electrode 4 and the sidewall spacer 10 - type The low impurity concentration diffusion layers 13 and 14 are formed.
【００２３】ここで注目すべきことは、これらの低不純
物濃度拡散層１３、１４はサイドウォールスペーサ１０
の下側には形成されないことと、ＬＤＤ構造ＭＯＳトラ
ンジスタ形成部のゲート絶縁膜３の膜厚に比べてマスク
ＬＤＤ構造ＭＯＳトランジスタ形成部のゲート絶縁膜３
の膜厚が大きいためにこれらの低不純物濃度拡散層１
３、１４はＬＤＤ構造ＭＯＳトランジスタ用の低不純物
濃度拡散層１１、１２よりも浅く形成され、従って不純
物濃度も低いことである。It should be noted here that these low impurity concentration diffusion layers 13 and 14 are the sidewall spacers 10.
Is not formed on the lower side, and the thickness of the gate insulating film 3 of the mask LDD structure MOS transistor forming portion is larger than that of the gate insulating film 3 of the LDD structure MOS transistor forming portion.
These low impurity concentration diffusion layers 1 due to the large film thickness of
3 and 14 are formed shallower than the low impurity concentration diffusion layers 11 and 12 for the LDD structure MOS transistor, and therefore the impurity concentration is also low.
【００２４】このＰのイオン注入のドーズ量は、ＬＤＤ
構造ＭＯＳトランジスタのドレイン領域の低不純物濃度
部の不純物濃度に対応したドーズ量Ｄ1 と、マスクＬＤ
Ｄ構造ＭＯＳトランジスタのドレイン領域の低不純物濃
度部の不純物濃度に対応したドーズ量Ｄ2 との差ΔＤ＝
Ｄ1 −Ｄ2 に等しい値に設定される。具体的には、Ｄ1
＝３×１０13cm-2、Ｄ2 ＝４×１０12cm-2とすると、Δ
Ｄ＝Ｄ1 −Ｄ2 ＝２．６×１０13cm-2である。また、こ
のＰのイオン注入のエネルギーは、好適には、ＬＤＤ構
造ＭＯＳトランジスタ形成部のゲート絶縁膜３をＰイオ
ンが丁度突き抜ける程度の値に設定される。具体的に
は、ＬＤＤ構造ＭＯＳトランジスタ形成部のゲート絶縁
膜３の膜厚が２００Åである場合、エネルギーが３０ｋ
ｅＶの時のＰの投影飛程Ｒp ＝２９２Åであるから、こ
のＰのイオン注入のエネルギーは例えば３０ｋｅＶに設
定される。The dose of this P ion implantation is LDD.
Dose amount D 1 corresponding to the impurity concentration of the low impurity concentration portion of the drain region of the structure MOS transistor, and the mask LD
Difference ΔD = dose amount D 2 corresponding to the impurity concentration in the low impurity concentration portion of the drain region of the D structure MOS transistor
It is set equal to D 1 -D 2. Specifically, D 1
= 3 × 10 13 cm -2 and D 2 = 4 × 10 12 cm -2 , Δ
D = a D 1 -D 2 = 2.6 × 10 13 cm -2. The energy of the P ion implantation is preferably set to such a value that P ions just penetrate through the gate insulating film 3 of the LDD structure MOS transistor formation portion. Specifically, when the thickness of the gate insulating film 3 in the LDD structure MOS transistor formation portion is 200 Å, the energy is 30 k.
Since the projection range R p of P at eV is R p = 292Å, the energy of ion implantation of P is set to, for example, 30 keV.
【００２５】次に、図３に示すように、ＬＤＤ構造ＭＯ
Ｓトランジスタ形成部及びマスクＬＤＤ構造ＭＯＳトラ
ンジスタ形成部の表面をレジストパターン１５で覆う。
次に、メモリトランジスタ形成部のレジストパターン８
及びコントロールゲートＣＧをマスクとして、絶縁膜６
及び多結晶Si膜５を例えばＲＩＥ法により基板表面に対
して垂直方向に異方性エッチングする。これによって、
図４に示すように、フローティングゲートＦＧがコント
ロールゲートＣＧに対して自己整合的に形成される。Next, as shown in FIG. 3, the LDD structure MO
The resist pattern 15 covers the surfaces of the S transistor formation portion and the mask LDD structure MOS transistor formation portion.
Next, the resist pattern 8 in the memory transistor formation portion
The insulating film 6 is formed by using the control gate CG as a mask.
And the polycrystalline Si film 5 is anisotropically etched in the direction perpendicular to the substrate surface by, for example, RIE. by this,
As shown in FIG. 4, the floating gate FG is formed in self-alignment with the control gate CG.
【００２６】次に、レジストパターン８、１５を除去し
た後、ゲート電極４の側壁に形成されたサイドウォール
スペーサ１０をエッチング除去する。次に、ゲート電極
４、９及びフローティングゲートＦＧの下側の部分以外
の部分のゲート絶縁膜３をエッチング除去した後、図５
に示すように、このゲート絶縁膜３が除去されて露出し
たｐ型Si基板１の表面と、ゲート電極４、９の表面と、
フローティングゲートＦＧ及びコントロールゲートＣＧ
の表面とに例えば熱酸化法によりSiＯ2 膜のような絶縁
膜１６を形成する。Next, after removing the resist patterns 8 and 15, the sidewall spacers 10 formed on the sidewalls of the gate electrode 4 are removed by etching. Next, after removing the gate insulating film 3 in a portion other than the lower portions of the gate electrodes 4 and 9 and the floating gate FG by etching,
, The surface of the p-type Si substrate 1 exposed by removing the gate insulating film 3 and the surfaces of the gate electrodes 4 and 9,
Floating gate FG and control gate CG
An insulating film 16 such as a SiO 2 film is formed on the surface of the insulating film 16 by, for example, a thermal oxidation method.
【００２７】次に、ゲート電極９と、ゲート電極４と、
フローティングゲートＦＧ及びコントロールゲートＣＧ
とをマスクとしてｐ型Si基板１中にＰを低濃度にイオン
注入する。この二回目のＰのイオン注入のドーズ量は、
マスクＬＤＤ構造ＭＯＳトランジスタのドレイン領域の
低不純物濃度部の不純物濃度に対応したドーズ量Ｄ2 に
設定され、具体的には例えば４×１０12cm-2程度に設定
される。この場合、ＬＤＤ構造ＭＯＳトランジスタ形成
部、マスクＬＤＤ構造ＭＯＳトランジスタ形成部及びメ
モリトランジスタ形成部のｐ型Si基板１の表面に形成さ
れた絶縁膜１６の膜厚は同一であるので、Ｐはこれらの
ＬＤＤ構造ＭＯＳトランジスタ形成部、マスクＬＤＤ構
造ＭＯＳトランジスタ形成部及びメモリトランジスタ形
成部のｐ型Si基板１中に同じ深さまで注入される。この
二回目のＰのイオン注入のエネルギーは、この深さがマ
スクＬＤＤ構造ＭＯＳトランジスタ形成部の低不純物濃
度拡散層１３、１４の深さとほぼ等しくなるように設定
される。Next, the gate electrode 9, the gate electrode 4 and
Floating gate FG and control gate CG
Using as a mask, P is ion-implanted into the p-type Si substrate 1 at a low concentration. The dose amount of the second P ion implantation is
The dose amount D 2 is set to correspond to the impurity concentration in the low impurity concentration portion of the drain region of the mask LDD structure MOS transistor, and specifically, it is set to, for example, about 4 × 10 12 cm −2 . In this case, since the insulating film 16 formed on the surface of the p-type Si substrate 1 in the LDD structure MOS transistor formation portion, the mask LDD structure MOS transistor formation portion, and the memory transistor formation portion has the same thickness, P is these. The LDD structure MOS transistor forming portion, the mask LDD structure MOS transistor forming portion, and the memory transistor forming portion are implanted to the same depth in the p-type Si substrate 1. The energy of the second P ion implantation is set so that this depth is substantially equal to the depth of the low impurity concentration diffusion layers 13 and 14 of the mask LDD structure MOS transistor formation portion.
【００２８】この二回目のＰのイオン注入によって、マ
スクＬＤＤ構造ＭＯＳトランジスタ形成部のサイドウォ
ールスペーサ１０に覆われていた部分のｐ型Si基板１中
にも低不純物濃度拡散層１３、１４が形成される。この
場合、これらの低不純物濃度拡散層１３、１４のうちの
サイドウォールスペーサ１０に覆われていた部分のｐ型
Si基板１中に形成された部分がマスクＬＤＤ構造ＭＯＳ
トランジスタのソース領域及びドレイン領域の低不純物
濃度部の不純物濃度となっており、一回目及び二回目の
Ｐのイオン注入により形成されたその他の部分はこれよ
りも高い不純物濃度となっている。図５において、二回
目のＰのイオン注入を行う前の低不純物濃度拡散層１
３、１４の形状を破線で示す。By the second P ion implantation, the low impurity concentration diffusion layers 13 and 14 are also formed in the p-type Si substrate 1 in the portion covered by the sidewall spacer 10 in the mask LDD structure MOS transistor formation portion. To be done. In this case, the p-type portion of the low impurity concentration diffusion layers 13 and 14 covered by the sidewall spacer 10
The part formed in the Si substrate 1 is a mask LDD structure MOS
The impurity concentration is in the low impurity concentration portion of the source region and the drain region of the transistor, and the other portions formed by the first and second P ion implantations have higher impurity concentrations. In FIG. 5, the low impurity concentration diffusion layer 1 before the second P ion implantation is performed.
The shapes of 3 and 14 are indicated by broken lines.
【００２９】一方、ＬＤＤ構造ＭＯＳトランジスタ形成
部の低不純物濃度拡散層１１、１２の上部は、二回目の
Ｐのイオン注入が行われたことにより、一回目のＰのイ
オン注入だけが行われた下部に比べて不純物濃度が高く
なっている。図５において、これらの低不純物濃度拡散
層１１、１２のうちの一回目及び二回目のＰのイオン注
入により形成された上部と一回目のＰのイオン注入だけ
により形成された下部との境界を破線で示す。On the other hand, the upper part of the low impurity concentration diffusion layers 11 and 12 in the LDD structure MOS transistor formation portion is subjected to the second P ion implantation, so that only the first P ion implantation is performed. The impurity concentration is higher than in the lower part. In FIG. 5, the boundary between the upper portion of the low impurity concentration diffusion layers 11 and 12 formed by the first and second P ion implantation and the lower portion formed only by the first P ion implantation is shown. It is shown by a broken line.
【００３０】さらに、メモリトランジスタ形成部のｐ型
Si基板１中には、二回目のＰのイオン注入によって、ｎ
- 型の低不純物濃度拡散層１７、１８がフローティング
ゲートＦＧ及びコントロールゲートＣＧに対して自己整
合的に形成される。Further, the p-type of the memory transistor forming portion
In the Si substrate 1, by the second P ion implantation,
The -type low impurity concentration diffusion layers 17 and 18 are formed in self alignment with the floating gate FG and the control gate CG.
【００３１】次に、ＣＶＤ法により全面に例えばSiＯ2
膜を形成した後、このSiＯ2 膜をＲＩＥ法により基板表
面に対して垂直方向に異方性エッチングすることによ
り、図６に示すように、ゲート電極９と、ゲート電極４
と、フローティングゲートＦＧ及びコントロールゲート
ＣＧとの側壁にSiＯ2 から成るサイドウォールスペーサ
１９を形成する。次に、マスクＬＤＤ構造ＭＯＳトラン
ジスタ形成部におけるゲート電極４の片側の部分及びこ
のゲート電極４に隣接する部分のｐ型Si基板１を覆うよ
うにレジストパターン２０を形成する。次に、ゲート電
極９、サイドウォールスペーサ１９、ゲート電極４、レ
ジストパターン２０、フローティングゲートＦＧ及びコ
ントロールゲートＣＧをマスクとしてｐ型Si基板１中に
例えばAsを高濃度にイオン注入する。このAsのイオン注
入のドーズ量は、例えば５×１０15cm-2程度に設定され
る。この後、注入不純物の電気的活性化のためのアニー
ルを行う。Then, for example, SiO 2 is formed on the entire surface by the CVD method.
After the film is formed, this SiO 2 film is anisotropically etched in the direction perpendicular to the substrate surface by the RIE method, so that the gate electrode 9 and the gate electrode 4 are formed as shown in FIG.
Then, sidewall spacers 19 made of SiO 2 are formed on the sidewalls of the floating gate FG and the control gate CG. Next, a resist pattern 20 is formed so as to cover the part on one side of the gate electrode 4 in the mask LDD structure MOS transistor formation part and the part adjacent to the gate electrode 4 on the p-type Si substrate 1. Next, for example, As is ion-implanted at a high concentration into the p-type Si substrate 1 using the gate electrode 9, the sidewall spacers 19, the gate electrode 4, the resist pattern 20, the floating gate FG and the control gate CG as a mask. The dose amount of As ion implantation is set to, for example, about 5 × 10 15 cm −2 . After that, annealing is performed to electrically activate the implanted impurities.
【００３２】これによって、ＬＤＤ構造ＭＯＳトランジ
スタのｎ+ 型のソース領域２１及びドレイン領域２２が
形成され、マスクＬＤＤ構造ＭＯＳトランジスタのｎ+
型のソース領域２３及びドレイン領域２４が形成され、
メモリトランジスタのｎ+ 型のソース領域２５及びドレ
イン領域２６が形成される。[0032] Thus, n + -type source region 21 and drain region 22 of LDD structure MOS transistor is formed, a mask LDD structure MOS transistor n +
A source region 23 and a drain region 24 of the mold are formed,
An n + type source region 25 and a drain region 26 of the memory transistor are formed.
【００３３】ゲート電極９とソース領域２１及びドレイ
ン領域２２とにより、ｎチャネルのＬＤＤ構造ＭＯＳト
ランジスタが形成される。この場合、これらのソース領
域２１及びドレイン領域２２には、サイドウォールスペ
ーサ１９の下側の部分に、それぞれ先に形成された低不
純物濃度拡散層１１、１２から成る低不純物濃度部２１
ａ、２２ａが形成されている。The gate electrode 9, the source region 21, and the drain region 22 form an n-channel LDD structure MOS transistor. In this case, in the source region 21 and the drain region 22, the low-impurity concentration portion 21 including the low-impurity-concentration diffusion layers 11 and 12 previously formed in the lower portion of the sidewall spacer 19, respectively.
a and 22a are formed.
【００３４】また、ゲート電極４とソース領域２３及び
ドレイン領域２４とにより、ｎチャネルのマスクＬＤＤ
構造ＭＯＳトランジスタが形成される。この場合、この
ドレイン領域２４には、サイドウォールスペーサ１９の
下側の部分に、先に形成された低不純物濃度拡散層１４
のうちの二回目のＰのイオン注入だけにより形成された
部分から成る低不純物濃度部２４ａが形成されている。
さらに、この低不純物濃度部２４ａに隣接して、先に形
成された低不純物濃度拡散層１４のうちの一回目及び二
回目のＰのイオン注入により形成された部分から成る、
低不純物濃度部２４ａよりも少し不純物濃度が高い低不
純物濃度部２４ｂが形成されている。そして、ドレイン
領域２４の高不純物濃度部は、これらの低不純物濃度部
２４ａ、2 ４ｂの幅だけゲート電極４の端部からオフセ
ットしている。このオフセット量は、典型的には１μｍ
程度である。また、ソース領域２３には、サイドウォー
ルスペーサ１９の下側の部分に、先に形成された低不純
物濃度拡散層１３から成る低不純物濃度部２３ａが形成
されている。Further, the gate electrode 4, the source region 23 and the drain region 24 form an n-channel mask LDD.
A structural MOS transistor is formed. In this case, in the drain region 24, the low impurity concentration diffusion layer 14 previously formed in the lower portion of the sidewall spacer 19 is formed.
The low-impurity-concentration portion 24a is formed by a portion formed only by the second P ion implantation.
Further, adjacent to the low-impurity concentration portion 24a, the low-impurity-concentration diffusion layer 14 is formed by a portion formed by the first and second P ion implantation.
A low impurity concentration portion 24b having a slightly higher impurity concentration than the low impurity concentration portion 24a is formed. The high impurity concentration portion of the drain region 24 is offset from the end of the gate electrode 4 by the width of the low impurity concentration portions 24a and 24b. This offset amount is typically 1 μm
It is a degree. Further, in the source region 23, a low-impurity concentration portion 23 a formed of the low-impurity-concentration diffusion layer 13 previously formed is formed in the lower portion of the sidewall spacer 19.
【００３５】さらに、フローティングゲートＦＧ及びコ
ントロールゲートＣＧとソース領域２５及びドレイン領
域２６とにより、ｎチャネルのＬＤＤ構造のメモリトラ
ンジスタが形成される。この場合、これらのソース領域
２５及びドレイン領域２６には、サイドウォールスペー
サ１９の下側の部分に、それぞれ先に形成された低不純
物濃度拡散層１７、１８から成る低不純物濃度部２５
ａ、２６ａが形成されている。次に、レジストパターン
２０を除去した後、層間絶縁膜、コンタクトホール、配
線（いずれも図示せず）の形成などを行って、目的とす
るＥＥＰＲＯＭを完成させる。Further, the floating gate FG and the control gate CG, the source region 25 and the drain region 26 form an n-channel LDD structure memory transistor. In this case, in the source region 25 and the drain region 26, the low-impurity concentration portion 25 including the low-impurity-concentration diffusion layers 17 and 18 formed in advance under the sidewall spacer 19 is formed.
a and 26a are formed. Next, after removing the resist pattern 20, an interlayer insulating film, contact holes, wirings (all not shown) are formed to complete the desired EEPROM.
【００３６】以上のように、この実施例によれば、ＬＤ
Ｄ構造ＭＯＳトランジスタのゲート電極９をマスクとし
て行われる二回の低濃度のＰのイオン注入によりＬＤＤ
構造ＭＯＳトランジスタのソース領域２１及びドレイン
領域２２の低不純物濃度部２１ａ、２２ａとなる低不純
物濃度拡散層１１、１２を形成しているとともに、マス
クＬＤＤ構造ＭＯＳトランジスタのゲート電極４をマス
クとして行われる二回目の低濃度のＰのイオン注入によ
りマスクＬＤＤ構造ＭＯＳトランジスタのソース領域２
３及びドレイン領域２４の低不純物濃度部２３ａ、２４
ａとなる低不純物濃度拡散層１３、１４を形成してい
る。これによって、図７に示す従来の製造方法のように
イオン注入のマスクとしてレジストパターン１０６、１
０９を用いることなく、ＬＤＤ構造ＭＯＳトランジスタ
のソース領域２１及びドレイン領域２２の低不純物濃度
部２１ａ、２２ａとなる低不純物濃度拡散層１１、１２
を形成することができるとともに、マスクＬＤＤ構造Ｍ
ＯＳトランジスタのソース領域２３及びドレイン領域２
４の低不純物濃度部２３ａ、２４ａとなる低不純物濃度
拡散層１３、１４を形成することができる。このため、
図７に示す従来の製造方法に比べて二回のリソグラフィ
ー工程が削減され、その分だけ製造工程の簡略化を図る
ことができる。As described above, according to this embodiment, the LD
LDD is performed by performing twice low-concentration P ion implantation using the gate electrode 9 of the D-structure MOS transistor as a mask.
The low-impurity-concentration diffusion layers 11 and 12 to be the low-impurity-concentration portions 21a and 22a of the source region 21 and the drain region 22 of the structure MOS transistor are formed, and the gate electrode 4 of the mask LDD structure MOS transistor is used as a mask. Source region 2 of the mask LDD structure MOS transistor by the second low concentration P ion implantation
3 and the low impurity concentration portions 23a and 24 of the drain region 24
The low impurity concentration diffusion layers 13 and 14 to be a are formed. As a result, resist patterns 106 and 1 are used as masks for ion implantation as in the conventional manufacturing method shown in FIG.
Without using 09, the low impurity concentration diffusion layers 11 and 12 to be the low impurity concentration portions 21a and 22a of the source region 21 and the drain region 22 of the LDD structure MOS transistor.
And the mask LDD structure M can be formed.
Source region 23 and drain region 2 of OS transistor
It is possible to form the low impurity concentration diffusion layers 13 and 14 to be the low impurity concentration portions 23a and 24a of No. 4 described above. For this reason,
As compared with the conventional manufacturing method shown in FIG. 7, the number of lithography processes performed twice is reduced, and the manufacturing process can be simplified accordingly.
【００３７】また、この実施例によれば、マスクＬＤＤ
構造ＭＯＳトランジスタのドレイン領域２４には、ゲー
ト電極４側の部分に、低不純物濃度部２４ａとこの低不
純物濃度部２４ａよりも少し不純物濃度が高い低不純物
濃度部２４ｂとが形成されている。すなわち、マスクＬ
ＤＤ構造ＭＯＳトランジスタのドレイン領域２４は、ゲ
ート電極４から離れるに従って、不純物濃度が三段階に
わたって高くなっている。このため、このドレイン領域
２４の近傍の電界を効果的に緩和することができ、耐圧
の向上を図ることができる。Further, according to this embodiment, the mask LDD is used.
In the drain region 24 of the structural MOS transistor, a low impurity concentration portion 24a and a low impurity concentration portion 24b having a slightly higher impurity concentration than the low impurity concentration portion 24a are formed in the portion on the gate electrode 4 side. That is, the mask L
In the drain region 24 of the DD structure MOS transistor, the impurity concentration is increased in three steps as the distance from the gate electrode 4 increases. Therefore, the electric field near the drain region 24 can be effectively mitigated, and the breakdown voltage can be improved.
【００３８】以上、この発明の一実施例につき具体的に
説明したが、この発明は、上述の実施例に限定されるも
のではなく、この発明の技術的思想に基づく各種の変形
が可能である。例えば、上述の実施例においては、メモ
リトランジスタを通常のＬＤＤ構造としているが、この
メモリトランジスタは、マスクＬＤＤ構造とすることも
可能である。Although one embodiment of the present invention has been specifically described above, the present invention is not limited to the above embodiment, and various modifications can be made based on the technical idea of the present invention. . For example, although the memory transistor has the normal LDD structure in the above-described embodiments, the memory transistor may have the mask LDD structure.
【００３９】また、上述の実施例においては、この発明
をＥＥＰＲＯＭの製造に適用した場合について説明した
が、この発明は、ＥＰＲＯＭの製造に適用することも可
能である。より一般的には、この発明は、ゲート絶縁膜
の膜厚が互いに異なる二種類以上のＭＯＳトランジスタ
を有する半導体装置の製造に適用することが可能であ
る。Further, in the above-mentioned embodiments, the case where the present invention is applied to the manufacture of the EEPROM has been described, but the present invention can also be applied to the manufacture of the EPROM. More generally, the present invention can be applied to the manufacture of a semiconductor device having two or more types of MOS transistors having different gate insulating film thicknesses.
【００４０】なお、上述の実施例において、ｎチャネル
のＬＤＤ構造ＭＯＳトランジスタ、ｎチャネルのマスク
ＬＤＤ構造ＭＯＳトランジスタ及びｎチャネルのメモリ
トランジスタとともにｐチャネルのＬＤＤ構造ＭＯＳト
ランジスタを形成する場合、このｐチャネルのＬＤＤ構
造ＭＯＳトランジスタのゲート電極をｎチャネルのＬＤ
Ｄ構造ＭＯＳトランジスタのゲート電極９と同様に二層
目の多結晶Si膜７により形成すると、その後に行われる
二回のＰの低濃度のイオン注入により、後にこのゲート
電極の側壁に形成されるサイドウォールスペーサ１９の
下側の部分にもｎ- 型の低不純物濃度拡散層が形成され
る。このため、その後にこのゲート電極及びサイドウォ
ールスペーサ１９をマスクとしてソース領域及びドレイ
ン領域を形成するためのｐ型不純物の高濃度のイオン注
入を行っても、このサイドウォールスペーサ１９の下側
の部分のｎ- 型の低不純物濃度拡散層はそのまま残され
てしまうという問題がある。この問題を回避するために
は、サイドウォールスペーサ１９を形成する前にソース
領域及びドレイン領域を形成するためのｐ型不純物の高
濃度のイオン注入を行うようにすればよい。In the above embodiment, when the p-channel LDD structure MOS transistor is formed together with the n-channel LDD structure MOS transistor, the n-channel mask LDD structure MOS transistor and the n-channel memory transistor, the p-channel LDD structure MOS transistor is formed. The gate electrode of the LDD structure MOS transistor is an n-channel LD
When the second-layer polycrystalline Si film 7 is formed similarly to the gate electrode 9 of the D-structure MOS transistor, it is later formed on the side wall of this gate electrode by the twice low-concentration ion implantation of P. An n − -type low impurity concentration diffusion layer is also formed on the lower side of the sidewall spacer 19. Therefore, even if high-concentration ion implantation of p-type impurities for forming the source region and the drain region is performed using the gate electrode and the sidewall spacer 19 as a mask after that, the portion below the sidewall spacer 19 However, there is a problem that the n − -type low impurity concentration diffusion layer is left as it is. In order to avoid this problem, high-concentration p-type impurity ion implantation for forming the source region and the drain region may be performed before forming the sidewall spacers 19.
【００４１】[0041]
【発明の効果】以上説明したように、この発明の半導体
装置の製造方法によれば、製造工程の簡略化を図ること
ができる。また、この発明の半導体装置によれば、高耐
圧トランジスタとして用いられるＭＯＳトランジスタの
耐圧の向上を図ることができる。As described above, according to the method of manufacturing a semiconductor device of the present invention, the manufacturing process can be simplified. Further, according to the semiconductor device of the present invention, the breakdown voltage of the MOS transistor used as the high breakdown voltage transistor can be improved.
【図１】この発明の一実施例によるＥＥＰＲＯＭの製造
方法を説明するための断面図である。FIG. 1 is a cross-sectional view for explaining a method of manufacturing an EEPROM according to an embodiment of the present invention.
【図２】この発明の一実施例によるＥＥＰＲＯＭの製造
方法を説明するための断面図である。FIG. 2 is a cross-sectional view for explaining the method of manufacturing the EEPROM according to the embodiment of the present invention.
【図３】この発明の一実施例によるＥＥＰＲＯＭの製造
方法を説明するための断面図である。FIG. 3 is a cross-sectional view for explaining the method of manufacturing the EEPROM according to the embodiment of the present invention.
【図４】この発明の一実施例によるＥＥＰＲＯＭの製造
方法を説明するための断面図である。FIG. 4 is a cross-sectional view for explaining the method of manufacturing the EEPROM according to the embodiment of the present invention.
【図５】この発明の一実施例によるＥＥＰＲＯＭの製造
方法を説明するための断面図である。FIG. 5 is a cross-sectional view for explaining the method of manufacturing the EEPROM according to the embodiment of the present invention.
【図６】この発明の一実施例によるＥＥＰＲＯＭの製造
方法を説明するための断面図である。FIG. 6 is a cross-sectional view for explaining the method of manufacturing the EEPROM according to the embodiment of the present invention.
【図７】従来のＥＥＰＲＯＭまたはＥＰＲＯＭの製造方
法を工程順に説明するための断面図である。FIG. 7 is a cross-sectional view for explaining the conventional method for manufacturing the EEPROM or the EPROM in the order of steps.
１ ｐ型Si基板
３ ゲート絶縁膜
４、９ ゲート電極
５、７ 多結晶Si膜
８、１５、２０ レジストパターン
１１、１２、１３、１４、１７、１８ 低不純物濃度拡
散層
２１、２３、２５ ソース領域
２２、２４、２６ ドレイン領域
ＦＧ フローティングゲート
ＣＧ コントロールゲート1 p-type Si substrate 3 gate insulating film 4, 9 gate electrode 5, 7 polycrystalline Si film 8, 15, 20 resist pattern 11, 12, 13, 14, 17, 18 low impurity concentration diffusion layer 21, 23, 25 source Regions 22, 24, 26 drain region FG floating gate CG control gate
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 29/784 8225−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｌ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Internal reference number FI Technical indication H01L 21/336 29/784 8225-4M H01L 29/78 301 L
Claims (3)
のＭＯＳトランジスタ及び上記第１の膜厚よりも大きい
第２の膜厚のゲート絶縁膜を有する第２のＭＯＳトラン
ジスタを有する半導体装置の製造方法において、 半導体基板上に上記第１の膜厚のゲート絶縁膜及び上記
第２の膜厚のゲート絶縁膜を形成する工程と、 上記第１の膜厚のゲート絶縁膜及び上記第２の膜厚のゲ
ート絶縁膜の上にそれぞれ上記第１のＭＯＳトランジス
タのゲート電極及び上記第２のＭＯＳトランジスタのゲ
ート電極を形成する工程と、 上記第２のＭＯＳトランジスタの上記ゲート電極の側壁
にサイドウォールスペーサを形成する工程と、 上記第１のＭＯＳトランジスタの上記ゲート電極と上記
第２のＭＯＳトランジスタの上記ゲート電極及び上記サ
イドウォールスペーサとをマスクとして上記半導体基板
中にソース領域及びドレイン領域形成用の不純物の第１
の低濃度のイオン注入を行う工程と、 上記サイドウォールスペーサを除去した後、上記第１の
ＭＯＳトランジスタの上記ゲート電極と上記第２のＭＯ
Ｓトランジスタの上記ゲート電極とをマスクとして上記
半導体基板中にソース領域及びドレイン領域形成用の不
純物の第２の低濃度のイオン注入を行う工程とを具備す
ることを特徴とする半導体装置の製造方法。1. A first device having a gate insulating film having a first film thickness
A method of manufacturing a semiconductor device having a MOS transistor and a second MOS transistor having a gate insulating film having a second film thickness larger than the first film thickness, wherein the gate having the first film thickness is formed on a semiconductor substrate. A step of forming an insulating film and a gate insulating film having the second film thickness, and the first MOS transistor on the gate insulating film having the first film thickness and the gate insulating film having the second film thickness, respectively. Forming a gate electrode of the first MOS transistor and a gate electrode of the second MOS transistor; forming a sidewall spacer on a sidewall of the gate electrode of the second MOS transistor; A source is formed in the semiconductor substrate by using the electrode, the gate electrode of the second MOS transistor, and the sidewall spacer as a mask. First impurity for forming region and drain region
Low concentration ion implantation, and after removing the sidewall spacers, the gate electrode and the second MO of the first MOS transistor are removed.
And a step of implanting a second low concentration ion of an impurity for forming a source region and a drain region into the semiconductor substrate using the gate electrode of the S transistor as a mask. .
のＭＯＳトランジスタ、上記第１の膜厚よりも大きい第
２の膜厚のゲート絶縁膜を有する第２のＭＯＳトランジ
スタ及び第３の膜厚のゲート絶縁膜を有するメモリトラ
ンジスタを有する半導体装置の製造方法において、 半導体基板上に上記第１の膜厚のゲート絶縁膜、上記第
２の膜厚のゲート絶縁膜及び上記第３の膜厚のゲート絶
縁膜を形成する工程と、 上記半導体基板上に第１の導体膜を形成した後、上記第
１の導体膜をパターニングすることにより上記第２のＭ
ＯＳトランジスタのゲート電極及び上記メモリトランジ
スタのフローティングゲート形成用のパターンを形成す
る工程と、 上記第２のＭＯＳトランジスタの上記ゲート電極及び上
記フローティングゲート形成用のパターンの表面に絶縁
膜を形成した後、上記半導体基板上に第２の導体膜を形
成する工程と、 上記第２の導体膜のうちの上記第１のＭＯＳトランジス
タのゲート電極となる部分及び上記メモリトランジスタ
のコントロールゲートとなる部分の上にマスクを形成し
た後、上記マスクを用いて上記第２の導体膜を上記半導
体基板の表面に対してほぼ垂直な方向にエッチングする
ことにより上記第１のＭＯＳトランジスタの上記ゲート
電極及び上記メモリトランジスタの上記コントロールゲ
ートを形成するとともに、上記第２のＭＯＳトランジス
タの上記ゲート電極の側壁にサイドウォールスペーサを
形成する工程と、 上記第１のＭＯＳトランジスタの上記ゲート電極と上記
第２のＭＯＳトランジスタの上記ゲート電極及び上記サ
イドウォールスペーサと上記メモリトランジスタの上記
コントロールゲートとをマスクとして上記半導体基板中
にソース領域及びドレイン領域形成用の不純物の第１の
低濃度のイオン注入を行う工程と、 上記コントロールゲートをマスクとして上記絶縁膜及び
上記フローティングゲート形成用のパターンをパターニ
ングすることにより上記フローティングゲートを形成す
る工程と、 上記マスク及び上記サイドウォールスペーサを除去した
後、上記第１のＭＯＳトランジスタの上記ゲート電極と
上記第２のＭＯＳトランジスタの上記ゲート電極と上記
コントロールゲート及び上記フローティングゲートとを
マスクとして上記半導体基板中にソース領域及びドレイ
ン領域形成用の不純物の第２の低濃度のイオン注入を行
う工程とを具備することを特徴とする半導体装置の製造
方法。2. A first gate insulating film having a first film thickness
Method for manufacturing a semiconductor device having a MOS transistor, a second MOS transistor having a gate insulating film having a second film thickness larger than the first film thickness, and a memory transistor having a gate insulating film having a third film thickness In the step of forming a gate insulating film having the first film thickness, a gate insulating film having the second film thickness, and a gate insulating film having the third film thickness on the semiconductor substrate; After forming the first conductive film, the second conductive film is patterned by patterning the first conductive film.
A step of forming a pattern for forming a gate electrode of an OS transistor and a floating gate of the memory transistor, and an insulating film on a surface of the pattern of the gate electrode and the floating gate of the second MOS transistor, A step of forming a second conductor film on the semiconductor substrate, and a part of the second conductor film which will be a gate electrode of the first MOS transistor and a part which will be a control gate of the memory transistor. After forming a mask, the second conductor film is etched in a direction substantially perpendicular to the surface of the semiconductor substrate by using the mask to form the gate electrode of the first MOS transistor and the memory transistor. The control gate is formed and the second MOS is formed. Forming a sidewall spacer on the side wall of the gate electrode of the transistor, the gate electrode of the first MOS transistor, the gate electrode of the second MOS transistor, the sidewall spacer, and the control of the memory transistor. A step of implanting a first low-concentration ion of impurities for forming a source region and a drain region into the semiconductor substrate using the gate as a mask; and a pattern for forming the insulating film and the floating gate using the control gate as a mask Forming the floating gate by patterning, and removing the mask and the sidewall spacers, and then removing the gate electrode of the first MOS transistor and the gate electrode of the second MOS transistor. A step of implanting a second low-concentration ion of impurities for forming a source region and a drain region into the semiconductor substrate by using the control gate and the floating gate as a mask, and manufacturing the semiconductor device. Method.
のＭＯＳトランジスタ、上記第１の膜厚よりも大きい第
２の膜厚のゲート絶縁膜を有する第２のＭＯＳトランジ
スタ及び第３の膜厚のゲート絶縁膜を有するメモリトラ
ンジスタを有する半導体装置において、 上記第２のＭＯＳトランジスタのドレイン領域が、低不
純物濃度の第１の領域と上記第１の領域よりも不純物濃
度が高い低不純物濃度の第２の領域と上記第２の領域よ
りも不純物濃度が高い第３の領域とから成ることを特徴
とする半導体装置。3. A first device having a gate insulating film having a first film thickness
A semiconductor device having a MOS transistor, a second MOS transistor having a gate insulating film having a second film thickness larger than the first film thickness, and a memory transistor having a gate insulating film having a third film thickness, The drain region of the second MOS transistor has a higher impurity concentration than the first region having a low impurity concentration, the second region having a low impurity concentration higher than that of the first region, and the second region having a low impurity concentration higher than that of the second region. A semiconductor device comprising: a third region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3198715A JPH0521811A (en) | 1991-07-12 | 1991-07-12 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3198715A JPH0521811A (en) | 1991-07-12 | 1991-07-12 | Semiconductor device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521811A true JPH0521811A (en) | 1993-01-29 |
Family
ID=16395806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3198715A Pending JPH0521811A (en) | 1991-07-12 | 1991-07-12 | Semiconductor device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521811A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2010056306A (en) * | 2008-08-28 | 2010-03-11 | Fujitsu Microelectronics Ltd | Cmos solid-state imaging apparatus and production method therefor |
-
1991
- 1991-07-12 JP JP3198715A patent/JPH0521811A/en active Pending
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