JPH05216762A - キャッシュ制御方式 - Google Patents

キャッシュ制御方式

Info

Publication number
JPH05216762A
JPH05216762A JP4018003A JP1800392A JPH05216762A JP H05216762 A JPH05216762 A JP H05216762A JP 4018003 A JP4018003 A JP 4018003A JP 1800392 A JP1800392 A JP 1800392A JP H05216762 A JPH05216762 A JP H05216762A
Authority
JP
Japan
Prior art keywords
cache memory
error
cpu
secondary cache
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4018003A
Other languages
English (en)
Inventor
Takumi Nonaka
巧 野中
Kiyoshi Sudo
清 須藤
Kiminari Ogura
仁成 小椋
Tatsuya Yamaguchi
達也 山口
Yasutomo Sakurai
康智 桜井
Koichi Odawara
孝一 小田原
Kenji Hoshi
健二 星
Eiji Kanetani
英治 金谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP4018003A priority Critical patent/JPH05216762A/ja
Publication of JPH05216762A publication Critical patent/JPH05216762A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Techniques For Improving Reliability Of Storages (AREA)
  • Debugging And Monitoring (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】 【目的】 情報処理装置におけるキャッシュ制御方式に
関し、ハードおよびソフトの増大を防止し、時間のロス
を最小限とし、メモリのより効率的な利用を行うことを
目的とする。 【構成】 エラーの発生頻度を計数する計数手段19
と、エラーの発生頻度が所定値以下であって、2次キャ
ッシュメモリ4の内容にエラーが発生したとき2次キャ
ッシュメモリ4にアドレスストローブが出力されてから
1次キャッシュメモリ3および2次キャッシュメモリ4
に主記憶装置からのデータの書き込みが終了するまでの
間CPU2へのクロックを停止する停止手段9を設ける
ように構成する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、1次キャッシュメモリ
および2次キャッシュメモリを有する情報処理装置にお
けるキャッシュ制御方式に関する。CPUと主記憶装置
を有し、その間に2段階の1次キャッシュメモリ、2次
キャッシュメモリを用いている情報処理装置において、
2次キャッシュメモリ(外部キャッシュメモリ)の内容
にエラーがあったとき、そのエラーが頻発しない場合に
は、CPUを停止させないで、エラーに対処することが
望ましい。
【0002】
【従来の技術】従来の1次キャッシュメモリおよび2次
キャッシュメモリを有する情報処理装置のキャッシュ制
御方式においては、CPUは命令およびデータをキャッ
シュメモリより読み出して、動作する。この読み込んだ
命令またはデータに異常があった場合、主にパリティエ
ラーなどの不整合なデータエラーが発生した場合、キャ
ッシュメモリの内容は、メインメモリのコピーであるの
で、メインメモリ上に正しいデータがあれば再度メイン
メモリからデータを読み直していた。
【0003】しかしながら、再度メインメモリからデー
タを読み直す前に、エラーのあるデータをCPUが読み
込んでしまうと、CPUは動作ができなくなるので、何
らかの方法で異常データを抑止するか、無効化する必要
性が生じる。このため、異常データを抑止するために、
エラー訂正回路を用いて訂正したり、異常データを無効
化するために、CPUを停止していた。
【0004】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のキャッシュ制御方式にあっては、異常データ
を抑止するのに、エラー訂正回路を用いる場合には、メ
モリが増大し、ハードの負担が大きい。また、異常デー
タを無効化するためにCPUを停止させる場合には、そ
の復旧にソフトが増大する。また、時間のロスも大き
く、メモリのより効率的な利用を行うことができないと
いう問題点もあった。
【0005】本発明は、このような従来の問題点に鑑み
てなされたものであって、ハードおよびソフトの増大を
防止し、時間のロスを最小限とし、メモリのより効率的
な利用を行うことができるキャッシュ制御方式を提供す
ることを目的としている。
【0006】
【課題を解決するための手段】図1は本発明の原理説明
図である。図1において、1は主記憶装置、3,4は該
主記憶装置1の内容を2段階で一時的に保持する1次キ
ャッシュメモリと2次キャッシュメモリ、2はこれらの
1次キャッシュメモリ3および2次キャッシュメモリ4
にアクセスして動作するCPU、19はエラーの発生頻
度を計数する計数手段、9はエラーの発生頻度が所定値
以下であって、前記2次キャッシュメモリ4の内容にエ
ラーが発生したとき2次キャッシュメモリ4にアドレス
ストローブが出力されてから1次キャッシュメモリ3お
よび2次キャッシュメモリ4に前記主記憶装置1からの
データの書き込みが終了するまでの間前記CPU2への
クロックを停止する停止手段である。
【0007】
【作用】本発明においては、1次キャッシュメモリでミ
スヒットし、2次キャッシュメモリでヒットしたが、そ
の内容にエラーがあった場合であって、エラー発生頻度
が所定値以下のときは、1次キャッシュメモリへの書き
込みまでは2次キャッシュノーマルリードヒットと同様
であるが、エラーが検出されているので、スタート信号
を出力せず、ミスヒット時と同様の処理に移行する。
【0008】主記憶装置からデータを読み出し、1次キ
ャッシュメモリ、および2次キャッシュメモリにデータ
を書き終った時点でスタート信号を出力し、CPUのク
ロックを再開する。このように、2次キャッシュメモリ
のエラーが検出された場合でも通常行われているミスヒ
ット制御を利用してエラーに対処することができ、ソフ
トおよびハードの余分な増大を防ぐことができる。
【0009】また、エラー発生時の時間のロスを最小限
にすることができる。また、エラー発生時毎に対処する
ことができるので、エラーの起った個所を切り離す必要
性がなく、非常に間欠的なエラーの場合、最大限にその
メモリの部分を利用することができる。
【0010】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図2〜図6は本発明の一実施例を示す図である。
図2において、1はメインメモリである主記憶装置、2
はCPUであり、これらのCPU2とメインメモリ1の
間にはメインメモリ1の内容を2段階で一時的に保持す
る1次キャッシュメモリ3および2次キャッシュメモリ
4が設けられている。
【0011】5は1次キャッシュメモリ3の制御を行う
制御回路、6は2次キャッシュメモリ4の制御を行う制
御回路である。CPU2、1次キャッシュメモリ3およ
び制御回路5が全体として処理装置7を構成している。
制御回路6は、2次キャッシュメモリ4の内容に発生し
たパリティエラーを検出し、後述するエラー発生の頻度
を計数する計数手段に各種のエラー信号を送る。
【0012】8は発振器であり、発振器8はクロックを
CPU2に供給する。発振器8は制御回路5からのアド
レスストローブ(AS)によりCPU2へのクロックを
停止し、制御回路6からのスタート信号によりCPU2
へのクロックをスタートさせる。制御回路5,6はエラ
ーの発生頻度が所定値以下であって、2次キャッシュメ
モリ4の内容にエラーが発生したとき、2次キャッシュ
メモリ4にアドレスストローブが出されてから、1次キ
ャッシュメモリ3および2次キャッシュメモリ4にメイ
ンメモリ1からのデータの書き込みが終了するまでの間
CPU2へのクロックを停止させる停止手段9としての
機能を有してる。
【0013】また、CPU2はエラーの発生頻度が所定
値を超えるとき、1次キャッシュメモリ3および2次キ
ャッシュメモリ4を切り離す切離処理手段2Aとしての
機能を有する。次に、図3に基づいてエラー発生頻度を
計測する回路を説明する。図3において、11は前記制
御回路6からのパリティエラーを示す各種の信号が入力
するオア回路、12は一定のマスクされた信号を出力す
るレジスタ、13はオア回路11の出力とレジスタ12
の出力を反転した信号が入力するアンド回路、14はレ
ジスタ15からのエラー回数を示す信号とアンド回路1
3の出力が入力し、CPU2へエラー発生頻度を通知す
るアンド回路、16はアンド回路13の出力とレジスタ
15の出力を反転した信号が入力するアンド回路、17
は一定時間を計測するタイマ、18はアンド回路16の
出力を計数することでエラー回数信号を出力し、タイマ
17からの出力でクリアされるカウンタである。
【0014】カウンタ18は一定時間でクリアされる
が、その前に設定したエラー回数を超えると、レジスタ
15が変更され、CPU2にエラー発生頻度が所定値を
超えたことを通知する。これら全体がエラー発生頻度を
計数する計数手段19を構成している。次に、動作を説
明する。
【0015】まず、CPU2からのアクセスが、1次キ
ャッシュメモリ3でミスヒットし、2次キャッシュメモ
リ4でヒットした場合を図4のタイムチャートを参照し
て説明する。一般的な場合と同様に、アドレスが出て、
2次キャッシュメモリ4からデータが出力され、1次キ
ャッシュメモリ3に書き込まれる。1次キャッシュメモ
リ3にミスヒットして2次キャッシュメモリ4にAS
(アドレスストローブ)が出力されてから1次キャッシ
ュメモリ4に書き込みが終わるまでの間、CPU2には
クロックが与えられず、完全に停止している。正常に一
ブロック分のデータが書き終わると、スタートの信号が
出力されてCPU2のクロックの抑止が解除される。
【0016】次に、CPU2からのアクセスが1次キャ
ッシュメモリ3でミスヒットし、2次キャッシュメモリ
4でもミスヒットした場合を図5のタイムチャートを参
照して説明する。この場合には、2次キャッシュメモリ
4の制御回路6がメインメモリ1からデータを読み出
し、1次キャッシュメモリ3へ書き込むと共に、2次キ
ャッシュメモリ4にも書き込む。1次キャッシュメモリ
3にミスヒットして2次キャッシュメモリ4にASが出
力されてから、メインメモリ1からデータを読み出して
1次,2次両キャッシュメモリ3,4に書き込みが終わ
るまでCPU2のクロックは停止している。
【0017】次に、1次キャッシュメモリ3でミスヒッ
トし、2次キャッシュメモリ4でヒットしたが、その内
容にエラーがあった場合を、図6を参照して説明する。
この場合は、1次キャッシュメモリ3への書き込み迄は
図4のノーマルリードヒットと同様である。しかし、デ
ータにエラーが検出された場合にはスタート信号は出力
されず、ミスヒット時と同様の処理へと移行する。その
後、メインメモリ1からデータを読み出し、1次,2次
両キャッシュメモリ3,4にデータを書き終わった時点
でスタートが出力され、CPU2のクロックが再開され
る。このシーケンスは、丁度2次キャッシュヒットの動
作と、2次キャッシュミスヒットの動作をたしたものに
なっている。
【0018】このようにして、CPU2自身は2次キャ
ッシュメモリ4でエラーが起こっていることを全く意識
せずに、リカバリー処理が行われ、正常な動作ができ
る。キャッシュメモリのソフトエラーや、一ブロックの
固定障害に対しては効率的な処理になる。しかし、2次
キャッシュメモリ4の大部分がハード的に破壊されてい
る場合には、キャッシュを一部又は全部切り離すという
従来からよく行われている処理を行った方が効率的であ
る。その為、図3に挙げるような回路を用い、エラーの
回数をカウントする。このカウンタ18は一定時間でク
リアされるが、その前に設定した回数を超えると、設定
のレジスタ15が変更され、CPU2に通知される。こ
れにより1次,2次キャッシュメモリ3,4の切り離し
の処理が行われる。
【0019】
【発明の効果】以上説明してきたように、本発明によれ
ば、2次キャッシュメモリのエラーが検出された場合で
も、通常行われているミスヒット制御を利用してエラー
に対処することができ、ソフトやハードの余分な増大を
防ぐことができる。また、エラー発生時の時間のロスを
最小限にすることができる。また、エラー発生時毎に対
処することができるので、エラーの起こった個所を切り
離す必要性はなく、非常に間欠的なエラーの場合、最大
限そのメモリの部分を利用することができる。
【図面の簡単な説明】
【図1】本発明の原理説明図
【図2】本発明の一実施例を示す図
【図3】エラー発生頻度を計数する回路図
【図4】2次キャッシュノーマルリードヒットのタイム
チャート
【図5】2次キャッシュノーマルリードミスヒットのタ
イムチャート
【図6】2次キャッシュパリティエラー発生時のタイム
チャート
【符号の説明】
1:メインメモリ(主記憶装置) 2:CPU 2A:切離処理手段 3:1次キャッシュメモリ 4:2次キャッシュメモリ 5,6:制御回路 7:処理装置 8:発振器 9:停止手段 11:オア回路 12,15:レジスタ 13,14,16:アンド回路 17:タイマ 18:カウンタ 19:計数手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 達也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 桜井 康智 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 小田原 孝一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 星 健二 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 金谷 英治 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】主記憶装置(1)と、該主記憶装置(1)
    の内容を2段階で一時的に保持する1次キャッシュメモ
    リ(3)と2次キャッシュメモリ(4)と、これらの1
    次キャッシュメモリ(3)および2次キャッシュメモリ
    (4)にアクセスして動作するCPU(2)を有する情
    報処理装置において、 エラーの発生頻度を計数する計数手段(19)と、エラ
    ーの発生頻度が所定値以下であって、前記2次キャッシ
    ュメモリ(4)の内容にエラーが発生したとき2次キャ
    ッシュメモリ(4)にアドレスストローブが出力されて
    から1次キャッシュメモリ(3)および2次キャッシュ
    メモリ(4)に前記主記憶装置(1)からのデータの書
    き込みが終了するまでの間前記CPU(2)へのクロッ
    クを停止する停止手段(9)を設けたことを特徴とする
    キャッシュ制御方式。
  2. 【請求項2】エラーの発生頻度が所定値を超えるとき
    は、前記CPU(2)より前記1次キャッシュメモリ
    (3)および2次キャッシュメモリ(4)を切り離す切
    離処理手段(19)を設けたことを特徴とする前記請求
    項1のキャッシュ制御方式。
JP4018003A 1992-02-04 1992-02-04 キャッシュ制御方式 Pending JPH05216762A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4018003A JPH05216762A (ja) 1992-02-04 1992-02-04 キャッシュ制御方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4018003A JPH05216762A (ja) 1992-02-04 1992-02-04 キャッシュ制御方式

Publications (1)

Publication Number Publication Date
JPH05216762A true JPH05216762A (ja) 1993-08-27

Family

ID=11959525

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4018003A Pending JPH05216762A (ja) 1992-02-04 1992-02-04 キャッシュ制御方式

Country Status (1)

Country Link
JP (1) JPH05216762A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007233730A (ja) * 2006-03-01 2007-09-13 Mitsubishi Electric Corp 三次元グラフィック描画装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007233730A (ja) * 2006-03-01 2007-09-13 Mitsubishi Electric Corp 三次元グラフィック描画装置

Similar Documents

Publication Publication Date Title
US4740969A (en) Method and apparatus for recovering from hardware faults
KR950001420B1 (ko) 테이나 전송의 재시행을 실행하는 마이크로 프로세서
US4231089A (en) Data processing system with apparatus for correcting microinstruction errors
EP0112622A2 (en) Error correction in buffer storage units
KR970703564A (ko) 분산 데이터 버퍼를 액세싱하기 위한 방법 및 장치(method and apparatus for accessing a distributed data buffer)
JPH05216762A (ja) キャッシュ制御方式
US5898867A (en) Hierarchical memory system for microcode and means for correcting errors in the microcode
JPH0758478B2 (ja) 1ビット反転エラーの処理方式
JP3450132B2 (ja) キャッシュ制御回路
JPS6043265A (ja) デ−タの読出し・書込み方式
AU669410B2 (en) Error recovery mechanism for software visible registers in computer systems
JP2695775B2 (ja) コンピュータシステムの誤動作からの復帰方法
JPS6161419B2 (ja)
JP3630523B2 (ja) バス転送処理システム
JPH0612274A (ja) データ記憶読み出し方式
JPS6156537B2 (ja)
JP3271685B2 (ja) パトロール方式を採用した記憶装置
JPS59217298A (ja) メモリエラ−救済方式
JPH0213334B2 (ja)
JPS59162697A (ja) 制御記憶のエラ−修正方式
JPH05210597A (ja) 記憶装置のパトロール回路
JPH0535611A (ja) 情報処理装置
JPH0476138B2 (ja)
JPS6149695B2 (ja)
JPH07271671A (ja) キャッシュ装置

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20010306