JPH05216762A - キャッシュ制御方式 - Google Patents

Abstract

(57)【要約】 【目的】 情報処理装置におけるキャッシュ制御方式に
関し、ハードおよびソフトの増大を防止し、時間のロス
を最小限とし、メモリのより効率的な利用を行うことを
目的とする。 【構成】 エラーの発生頻度を計数する計数手段１９
と、エラーの発生頻度が所定値以下であって、２次キャ
ッシュメモリ４の内容にエラーが発生したとき２次キャ
ッシュメモリ４にアドレスストローブが出力されてから
１次キャッシュメモリ３および２次キャッシュメモリ４
に主記憶装置からのデータの書き込みが終了するまでの
間ＣＰＵ２へのクロックを停止する停止手段９を設ける
ように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、１次キャッシュメモリ
および２次キャッシュメモリを有する情報処理装置にお
けるキャッシュ制御方式に関する。ＣＰＵと主記憶装置
を有し、その間に２段階の１次キャッシュメモリ、２次
キャッシュメモリを用いている情報処理装置において、
２次キャッシュメモリ（外部キャッシュメモリ）の内容
にエラーがあったとき、そのエラーが頻発しない場合に
は、ＣＰＵを停止させないで、エラーに対処することが
望ましい。

【０００２】

【従来の技術】従来の１次キャッシュメモリおよび２次
キャッシュメモリを有する情報処理装置のキャッシュ制
御方式においては、ＣＰＵは命令およびデータをキャッ
シュメモリより読み出して、動作する。この読み込んだ
命令またはデータに異常があった場合、主にパリティエ
ラーなどの不整合なデータエラーが発生した場合、キャ
ッシュメモリの内容は、メインメモリのコピーであるの
で、メインメモリ上に正しいデータがあれば再度メイン
メモリからデータを読み直していた。

【０００３】しかしながら、再度メインメモリからデー
タを読み直す前に、エラーのあるデータをＣＰＵが読み
込んでしまうと、ＣＰＵは動作ができなくなるので、何
らかの方法で異常データを抑止するか、無効化する必要
性が生じる。このため、異常データを抑止するために、
エラー訂正回路を用いて訂正したり、異常データを無効
化するために、ＣＰＵを停止していた。

【０００４】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のキャッシュ制御方式にあっては、異常データ
を抑止するのに、エラー訂正回路を用いる場合には、メ
モリが増大し、ハードの負担が大きい。また、異常デー
タを無効化するためにＣＰＵを停止させる場合には、そ
の復旧にソフトが増大する。また、時間のロスも大き
く、メモリのより効率的な利用を行うことができないと
いう問題点もあった。

【０００５】本発明は、このような従来の問題点に鑑み
てなされたものであって、ハードおよびソフトの増大を
防止し、時間のロスを最小限とし、メモリのより効率的
な利用を行うことができるキャッシュ制御方式を提供す
ることを目的としている。

【０００６】

【課題を解決するための手段】図１は本発明の原理説明
図である。図１において、１は主記憶装置、３，４は該
主記憶装置１の内容を２段階で一時的に保持する１次キ
ャッシュメモリと２次キャッシュメモリ、２はこれらの
１次キャッシュメモリ３および２次キャッシュメモリ４
にアクセスして動作するＣＰＵ、１９はエラーの発生頻
度を計数する計数手段、９はエラーの発生頻度が所定値
以下であって、前記２次キャッシュメモリ４の内容にエ
ラーが発生したとき２次キャッシュメモリ４にアドレス
ストローブが出力されてから１次キャッシュメモリ３お
よび２次キャッシュメモリ４に前記主記憶装置１からの
データの書き込みが終了するまでの間前記ＣＰＵ２への
クロックを停止する停止手段である。

【０００７】

【作用】本発明においては、１次キャッシュメモリでミ
スヒットし、２次キャッシュメモリでヒットしたが、そ
の内容にエラーがあった場合であって、エラー発生頻度
が所定値以下のときは、１次キャッシュメモリへの書き
込みまでは２次キャッシュノーマルリードヒットと同様
であるが、エラーが検出されているので、スタート信号
を出力せず、ミスヒット時と同様の処理に移行する。

【０００８】主記憶装置からデータを読み出し、１次キ
ャッシュメモリ、および２次キャッシュメモリにデータ
を書き終った時点でスタート信号を出力し、ＣＰＵのク
ロックを再開する。このように、２次キャッシュメモリ
のエラーが検出された場合でも通常行われているミスヒ
ット制御を利用してエラーに対処することができ、ソフ
トおよびハードの余分な増大を防ぐことができる。

【０００９】また、エラー発生時の時間のロスを最小限
にすることができる。また、エラー発生時毎に対処する
ことができるので、エラーの起った個所を切り離す必要
性がなく、非常に間欠的なエラーの場合、最大限にその
メモリの部分を利用することができる。

【００１０】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２〜図６は本発明の一実施例を示す図である。
図２において、１はメインメモリである主記憶装置、２
はＣＰＵであり、これらのＣＰＵ２とメインメモリ１の
間にはメインメモリ１の内容を２段階で一時的に保持す
る１次キャッシュメモリ３および２次キャッシュメモリ
４が設けられている。

【００１１】５は１次キャッシュメモリ３の制御を行う
制御回路、６は２次キャッシュメモリ４の制御を行う制
御回路である。ＣＰＵ２、１次キャッシュメモリ３およ
び制御回路５が全体として処理装置７を構成している。
制御回路６は、２次キャッシュメモリ４の内容に発生し
たパリティエラーを検出し、後述するエラー発生の頻度
を計数する計数手段に各種のエラー信号を送る。

【００１２】８は発振器であり、発振器８はクロックを
ＣＰＵ２に供給する。発振器８は制御回路５からのアド
レスストローブ（ＡＳ）によりＣＰＵ２へのクロックを
停止し、制御回路６からのスタート信号によりＣＰＵ２
へのクロックをスタートさせる。制御回路５，６はエラ
ーの発生頻度が所定値以下であって、２次キャッシュメ
モリ４の内容にエラーが発生したとき、２次キャッシュ
メモリ４にアドレスストローブが出されてから、１次キ
ャッシュメモリ３および２次キャッシュメモリ４にメイ
ンメモリ１からのデータの書き込みが終了するまでの間
ＣＰＵ２へのクロックを停止させる停止手段９としての
機能を有してる。

【００１３】また、ＣＰＵ２はエラーの発生頻度が所定
値を超えるとき、１次キャッシュメモリ３および２次キ
ャッシュメモリ４を切り離す切離処理手段２Ａとしての
機能を有する。次に、図３に基づいてエラー発生頻度を
計測する回路を説明する。図３において、１１は前記制
御回路６からのパリティエラーを示す各種の信号が入力
するオア回路、１２は一定のマスクされた信号を出力す
るレジスタ、１３はオア回路１１の出力とレジスタ１２
の出力を反転した信号が入力するアンド回路、１４はレ
ジスタ１５からのエラー回数を示す信号とアンド回路１
３の出力が入力し、ＣＰＵ２へエラー発生頻度を通知す
るアンド回路、１６はアンド回路１３の出力とレジスタ
１５の出力を反転した信号が入力するアンド回路、１７
は一定時間を計測するタイマ、１８はアンド回路１６の
出力を計数することでエラー回数信号を出力し、タイマ
１７からの出力でクリアされるカウンタである。

【００１４】カウンタ１８は一定時間でクリアされる
が、その前に設定したエラー回数を超えると、レジスタ
１５が変更され、ＣＰＵ２にエラー発生頻度が所定値を
超えたことを通知する。これら全体がエラー発生頻度を
計数する計数手段１９を構成している。次に、動作を説
明する。

【００１５】まず、ＣＰＵ２からのアクセスが、１次キ
ャッシュメモリ３でミスヒットし、２次キャッシュメモ
リ４でヒットした場合を図４のタイムチャートを参照し
て説明する。一般的な場合と同様に、アドレスが出て、
２次キャッシュメモリ４からデータが出力され、１次キ
ャッシュメモリ３に書き込まれる。１次キャッシュメモ
リ３にミスヒットして２次キャッシュメモリ４にＡＳ
（アドレスストローブ）が出力されてから１次キャッシ
ュメモリ４に書き込みが終わるまでの間、ＣＰＵ２には
クロックが与えられず、完全に停止している。正常に一
ブロック分のデータが書き終わると、スタートの信号が
出力されてＣＰＵ２のクロックの抑止が解除される。

【００１６】次に、ＣＰＵ２からのアクセスが１次キャ
ッシュメモリ３でミスヒットし、２次キャッシュメモリ
４でもミスヒットした場合を図５のタイムチャートを参
照して説明する。この場合には、２次キャッシュメモリ
４の制御回路６がメインメモリ１からデータを読み出
し、１次キャッシュメモリ３へ書き込むと共に、２次キ
ャッシュメモリ４にも書き込む。１次キャッシュメモリ
３にミスヒットして２次キャッシュメモリ４にＡＳが出
力されてから、メインメモリ１からデータを読み出して
１次，２次両キャッシュメモリ３，４に書き込みが終わ
るまでＣＰＵ２のクロックは停止している。

【００１７】次に、１次キャッシュメモリ３でミスヒッ
トし、２次キャッシュメモリ４でヒットしたが、その内
容にエラーがあった場合を、図６を参照して説明する。
この場合は、１次キャッシュメモリ３への書き込み迄は
図４のノーマルリードヒットと同様である。しかし、デ
ータにエラーが検出された場合にはスタート信号は出力
されず、ミスヒット時と同様の処理へと移行する。その
後、メインメモリ１からデータを読み出し、１次，２次
両キャッシュメモリ３，４にデータを書き終わった時点
でスタートが出力され、ＣＰＵ２のクロックが再開され
る。このシーケンスは、丁度２次キャッシュヒットの動
作と、２次キャッシュミスヒットの動作をたしたものに
なっている。

【００１８】このようにして、ＣＰＵ２自身は２次キャ
ッシュメモリ４でエラーが起こっていることを全く意識
せずに、リカバリー処理が行われ、正常な動作ができ
る。キャッシュメモリのソフトエラーや、一ブロックの
固定障害に対しては効率的な処理になる。しかし、２次
キャッシュメモリ４の大部分がハード的に破壊されてい
る場合には、キャッシュを一部又は全部切り離すという
従来からよく行われている処理を行った方が効率的であ
る。その為、図３に挙げるような回路を用い、エラーの
回数をカウントする。このカウンタ１８は一定時間でク
リアされるが、その前に設定した回数を超えると、設定
のレジスタ１５が変更され、ＣＰＵ２に通知される。こ
れにより１次，２次キャッシュメモリ３，４の切り離し
の処理が行われる。

【００１９】

【発明の効果】以上説明してきたように、本発明によれ
ば、２次キャッシュメモリのエラーが検出された場合で
も、通常行われているミスヒット制御を利用してエラー
に対処することができ、ソフトやハードの余分な増大を
防ぐことができる。また、エラー発生時の時間のロスを
最小限にすることができる。また、エラー発生時毎に対
処することができるので、エラーの起こった個所を切り
離す必要性はなく、非常に間欠的なエラーの場合、最大
限そのメモリの部分を利用することができる。

【図面の簡単な説明】

【図１】本発明の原理説明図

【図２】本発明の一実施例を示す図

【図３】エラー発生頻度を計数する回路図

【図４】２次キャッシュノーマルリードヒットのタイム
チャート

【図５】２次キャッシュノーマルリードミスヒットのタ
イムチャート

【図６】２次キャッシュパリティエラー発生時のタイム
チャート

【符号の説明】

１：メインメモリ（主記憶装置） ２：ＣＰＵ ２Ａ：切離処理手段 ３：１次キャッシュメモリ ４：２次キャッシュメモリ ５，６：制御回路 ７：処理装置 ８：発振器 ９：停止手段 １１：オア回路 １２，１５：レジスタ １３，１４，１６：アンド回路 １７：タイマ １８：カウンタ １９：計数手段

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 達也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 桜井 康智 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 小田原 孝一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 星 健二 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 金谷 英治 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】主記憶装置（１）と、該主記憶装置（１）
   の内容を２段階で一時的に保持する１次キャッシュメモ
   リ（３）と２次キャッシュメモリ（４）と、これらの１
   次キャッシュメモリ（３）および２次キャッシュメモリ
   （４）にアクセスして動作するＣＰＵ（２）を有する情
   報処理装置において、 エラーの発生頻度を計数する計数手段（１９）と、エラ
   ーの発生頻度が所定値以下であって、前記２次キャッシ
   ュメモリ（４）の内容にエラーが発生したとき２次キャ
   ッシュメモリ（４）にアドレスストローブが出力されて
   から１次キャッシュメモリ（３）および２次キャッシュ
   メモリ（４）に前記主記憶装置（１）からのデータの書
   き込みが終了するまでの間前記ＣＰＵ（２）へのクロッ
   クを停止する停止手段（９）を設けたことを特徴とする
   キャッシュ制御方式。
2. 【請求項２】エラーの発生頻度が所定値を超えるとき
   は、前記ＣＰＵ（２）より前記１次キャッシュメモリ
   （３）および２次キャッシュメモリ（４）を切り離す切
   離処理手段（１９）を設けたことを特徴とする前記請求
   項１のキャッシュ制御方式。