JPH05206732A - Frequency synthesizer - Google Patents
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- JPH05206732A JPH05206732A JP1198892A JP1198892A JPH05206732A JP H05206732 A JPH05206732 A JP H05206732A JP 1198892 A JP1198892 A JP 1198892A JP 1198892 A JP1198892 A JP 1198892A JP H05206732 A JPH05206732 A JP H05206732A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、周波数シンセサイザに
係り、特に、正確かつ任意の周波数を発生させることの
できる周波数シンセサイザに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frequency synthesizer, and more particularly to a frequency synthesizer capable of generating an accurate and arbitrary frequency.
【０００２】[0002]
【従来の技術】正確かつ任意の周波数を発振する周波数
発振器に関する従来技術として、例えば、水晶発振器等
の発振周波数を基準周波数として用いるＰＬＬ（位相制
御ループ）回路を用いる周波数発生方法が知られてい
る。2. Description of the Related Art As a conventional technique relating to a frequency oscillator that oscillates an accurate and arbitrary frequency, for example, a frequency generating method using a PLL (phase control loop) circuit using an oscillation frequency of a crystal oscillator or the like as a reference frequency is known. ..
【０００３】図８はこの従来技術の構成を示すブロック
図である。図８において、１は１／ｍ分周器、２は１／
ｎ分周器、３は位相比較器、４はループフィルタ、５は
電圧制御発振器（ＶＣＯ）である。FIG. 8 is a block diagram showing the structure of this prior art. In FIG. 8, 1 is a 1 / m frequency divider, 2 is 1 / m
The n frequency divider, 3 is a phase comparator, 4 is a loop filter, and 5 is a voltage controlled oscillator (VCO).
【０００４】図示従来技術は、１／ｍ分周器１により入
力周波数ｆi を１／ｍ分周した周波数と、１／ｎ分周器
２により出力周波数ｆo を１／ｎ分周した周波数とを位
相比較器３により比較し、その結果をループフィルタ４
を経てＶＣＯ５に接続し、これにより、ＶＣＯ５より、
ｆo＝ｆi・ｎ／ｍ なる周波数を出力させるものであ
る。In the illustrated prior art, the frequency obtained by dividing the input frequency f i by 1 / m by the 1 / m frequency divider 1 and the frequency obtained by dividing the output frequency f o by 1 / n by the 1 / n frequency divider 2 are shown. Are compared by the phase comparator 3, and the result is compared with the loop filter 4
Connected to VCO5 via
A frequency of f o = f i · n / m is output.
【０００５】この従来技術は、出力周波数ｆoが入力周
波数ｆiに比例するので、入力周波数ｆi を水晶発振器
等により正確に保つことにより、正確な周波数を合成す
ることができるものである。[0005] This prior art, the output frequency f o is proportional to the input frequency f i, by keeping accurately by a crystal oscillator or the like input frequency f i, is capable of synthesizing an accurate frequency.
【０００６】しかし、この従来技術は、周波数の分解能
を向上させるためにはｍとｎとの値を大きくする必要が
あり、位相比較する周波数（ｆi／ｍ、ｆo／ｎ）が低く
なるため、ＰＬＬ回路の収束速度が遅くなり、ＰＬＬ回
路の安定性も悪くなるという問題点を有している。However, in this prior art, it is necessary to increase the values of m and n in order to improve the frequency resolution, and the frequencies (f i / m, f o / n) for phase comparison become low. Therefore, there is a problem that the convergence speed of the PLL circuit becomes slow and the stability of the PLL circuit also deteriorates.
【０００７】ＰＬＬ回路を使用してこのような問題点を
解決する他の技術として、ＰＬＬ回路を多段に使用する
方法も知られているが、この方法は、回路が複雑になり
設計が複雑であるという問題点を有している。As another technique for solving such a problem by using a PLL circuit, a method of using the PLL circuit in multiple stages is known, but this method requires a complicated circuit and a complicated design. There is a problem that there is.
【０００８】前述のような問題点を解決する他の従来技
術として、ダイレクトディジタルシンセサイズ方式が知
られている。As another conventional technique for solving the above-mentioned problems, a direct digital synthesizer system is known.
【０００９】図９はダイレクトディジタルシンセサイズ
方式による従来技術の構成を示すブロック図である。図
９において、６は加算器、７はＲＯＭ、８はＤ／Ａ変換
器、９はローパスフィルタ（ＬＰＦ）である。FIG. 9 is a block diagram showing the structure of a conventional technique based on the direct digital synthesizer system. In FIG. 9, 6 is an adder, 7 is a ROM, 8 is a D / A converter, and 9 is a low-pass filter (LPF).
【００１０】図９に示す従来技術は、発生すべき周波数
に対応する数値を入力として加算器６に与え、これを加
算器６により積分して周波数と時間とに比例した数値を
加算器６から出力させ、この数値をＳｉｎ関数、あるい
は、Ｃｏｓ関数を記憶したＲＯＭ（読みだし専用メモ
リ）７のアドレスに入力することにより、ＲＯＭ出力か
ら正弦波を得るというものである。そして、この従来技
術は、ＲＯＭ７の出力を電圧信号として取り出すため
に、Ｄ／Ａ変換器８とサンプリング周波数のおよそ１／
２のカットオフ周波数を持つＬＰＦ９とが設けられてい
る。In the prior art shown in FIG. 9, a numerical value corresponding to a frequency to be generated is given as an input to an adder 6, which is integrated by the adder 6 to obtain a numerical value proportional to frequency and time from the adder 6. By outputting and inputting this value into the address of the ROM (read-only memory) 7 storing the Sin function or the Cos function, a sine wave is obtained from the ROM output. Further, in this conventional technique, in order to extract the output of the ROM 7 as a voltage signal, the D / A converter 8 and the sampling frequency of about 1 /
An LPF 9 having a cutoff frequency of 2 is provided.
【００１１】この従来技術は、加算器６の演算精度を高
め、回路の動作周波数（サンプリング周波数）を正確に
することにより、正確な任意の周波数を合成することが
可能である。According to this prior art, it is possible to synthesize an accurate arbitrary frequency by increasing the calculation accuracy of the adder 6 and making the operating frequency (sampling frequency) of the circuit accurate.
【００１２】しかし、前記従来技術は、合成しようとす
る周波数が高くなり、サンプリング周波数の１／２に近
くになると、Ｄ／Ａ変換器８の出力サンプルを精度良く
補間する必要があるため、ＬＰＦ９として理想的なＬＰ
Ｆを用いるか、あるいは、サンプリング周波数を高く設
計する必要がある。このような手段を講じない場合、前
記従来技術は、補間誤差により位相にジッタを発生する
という問題点を生じさせてしまう。このため、この従来
技術は、合成する周波数の上限が原理的にはサンプリン
グ周波数の１／２であり、ジッタ仕様に依存するが、実
用上はサンプリング周波数の１／４程度が限界である。However, in the above-mentioned conventional technique, when the frequency to be synthesized becomes high and becomes close to 1/2 of the sampling frequency, it is necessary to accurately interpolate the output sample of the D / A converter 8, so that the LPF 9 Ideal as a LP
It is necessary to use F or to design a high sampling frequency. If such measures are not taken, the above-mentioned conventional technique causes a problem that jitter is generated in the phase due to an interpolation error. Therefore, in this conventional technique, the upper limit of the frequency to be combined is, in principle, 1/2 of the sampling frequency and depends on the jitter specification, but in practice, the limit is about 1/4 of the sampling frequency.
【００１３】[0013]
【発明が解決しようとする課題】前記ダイレクトディジ
タルシンセサイズ方式による従来技術は、正弦波を補間
してジッタを低減するために、ＲＯＭ、ＬＰＦ等を必要
とし、ハードウエア量が多く、このために消費電力も大
きいという問題点を有している。The prior art based on the direct digital synthesis method requires a ROM, LPF, etc. to interpolate a sine wave to reduce jitter, and thus requires a large amount of hardware. It also has a problem of high power consumption.
【００１４】本発明の目的は、前記従来技術の問題点を
解決し、ハードウエア量を低減することができ、消費電
力の低減を図ることができるＲＯＭを使用しない周波数
シンセサイザを提供することにある。An object of the present invention is to solve the above-mentioned problems of the prior art, to provide a frequency synthesizer which does not use a ROM and which can reduce the amount of hardware and power consumption. ..
【００１５】[0015]
【課題を解決するための手段】本発明によれば前記目的
は、正弦波の代わりに三角波を発生させ、これを直線補
間するようにすることにより、また、三角波の発生をＲ
ＯＭを使用せずに簡単な論理回路で行うようにすること
により達成される。According to the present invention, the above-mentioned object is to generate a triangular wave instead of a sine wave, and to linearly interpolate the triangular wave.
This is achieved by using a simple logic circuit without using the OM.
【００１６】[0016]
【作用】正弦波の代わりに三角波を直線補間するように
することにより、サンプリング周波数の１／４までの合
成周波数に対し従来と同等のジッタの周波数を生成する
ことができる。また、三角波の発生は、ＲＯＭを必要と
せず、簡単な論理回路で合成することができ、直線補間
を行えばよいので、この補間も簡単な回路で行うことが
できる。By linearly interpolating the triangular wave instead of the sine wave, it is possible to generate a jitter frequency equivalent to that of the conventional one with respect to the synthetic frequency up to ¼ of the sampling frequency. Further, the generation of the triangular wave does not require a ROM, can be synthesized by a simple logic circuit, and linear interpolation can be performed. Therefore, this interpolation can also be performed by a simple circuit.
【００１７】[0017]
【実施例】以下、本発明による周波数シンセサイザの実
施例を図面により詳細に説明する。Embodiments of a frequency synthesizer according to the present invention will be described in detail below with reference to the drawings.
【００１８】図１はに本発明の第１の実施例の構成を示
すブロック図、図２は直線補間回路の出力波形を説明す
る図である。図１において、１０は三角波変換回路、１
１は直線補間回路、１２はコンパレータであり、他の符
号は図９の場合と同一である。FIG. 1 is a block diagram showing the configuration of the first embodiment of the present invention, and FIG. 2 is a diagram for explaining the output waveform of the linear interpolation circuit. In FIG. 1, 10 is a triangular wave conversion circuit, 1
Reference numeral 1 is a linear interpolation circuit, 12 is a comparator, and other reference numerals are the same as in FIG.
【００１９】図１に示す本発明の第１の実施例におい
て、入力信号として、出力周波数に対応させた値が加算
器６に入力される。加算器６は、その動作周波数（サン
プリング周波数）毎に入力される数値と前回の加算結果
とを加算していき、加算を行う毎に大きな数値を出力
し、加算器結果が表現可能な値を越えた場合、通常の加
算器と同様に、越えた量だけを加算結果として出力す
る。この結果、加算器６は、その出力として入力と時刻
とに比例した鋸波状の波形を発生する。In the first embodiment of the present invention shown in FIG. 1, a value corresponding to the output frequency is input to the adder 6 as an input signal. The adder 6 adds the numerical value input for each operating frequency (sampling frequency) and the previous addition result, outputs a large numerical value each time the addition is performed, and outputs a value that can express the adder result. When it exceeds the limit, only the exceeded amount is output as the addition result, as in a normal adder. As a result, the adder 6 generates, as its output, a sawtooth waveform that is proportional to the input and the time.
【００２０】三角波変換回路１０は、加算器６より出力
された鋸波状の波形を三角波に変換してＤ／Ａ変換器８
に対して出力する。Ｄ／Ａ変換器８は、この値をアナロ
グ値に変換する。これらの値は、回路が動作するたびに
得られるサンプル値であるため、時間的にとびとびのタ
イミングの波形として出力されることになる。The triangular wave conversion circuit 10 converts the sawtooth waveform output from the adder 6 into a triangular wave, and the D / A converter 8
Output to. The D / A converter 8 converts this value into an analog value. Since these values are sample values obtained each time the circuit operates, they will be output as a waveform with discrete timing in time.
【００２１】直線補間回路１１は、前記サンプル値相互
間を時間に対して直線的に補間する回路である。直線補
間回路１１の手前におけるＤ／Ａ変換器８の信号波形
は、サンプルが時間に対して階段状に変化するため、波
形のゼロクロスタイミングはサンプルタイミングより小
さい精度にすることができない。そのため、一般には、
合成する周波数が高くなる程ジッタが増加することにな
る。しかし、図１に示す本発明の実施例は、直線補間回
路１１を用いてサンプル相互間を補間しているので、サ
ンプル相互間が時間的に直線で結ばれる。The linear interpolation circuit 11 is a circuit for linearly interpolating the sample values with respect to time. In the signal waveform of the D / A converter 8 before the linear interpolation circuit 11, since the sample changes stepwise with respect to time, the zero-cross timing of the waveform cannot be made smaller than the sample timing. Therefore, in general,
The higher the synthesized frequency, the more the jitter increases. However, in the embodiment of the present invention shown in FIG. 1, since the samples are interpolated by using the linear interpolation circuit 11, the samples are temporally connected by a straight line.
【００２２】このため、本発明の第１の実施例は、正確
なゼロクロスタイミングを実現することができ、ジッタ
を小さくすることができる。Therefore, the first embodiment of the present invention can realize accurate zero-cross timing and reduce jitter.
【００２３】直線補間回路１１の出力波形は、図２に示
すような波形であり、図２から判るように、合成すべき
三角波とサンプルタイミングとの時間関係に関わらず、
直線補間によるゼロクロスタイミングが変わることがな
い。このような特長は、合成周波数がサンプル周波数の
１／４以下の場合に成り立つ。The output waveform of the linear interpolation circuit 11 is a waveform as shown in FIG. 2, and as can be seen from FIG. 2, regardless of the time relationship between the triangular wave to be combined and the sample timing,
The zero-cross timing due to linear interpolation does not change. Such a feature holds when the synthetic frequency is ¼ or less of the sample frequency.
【００２４】前述のようにして得ることができた直線補
間回路１１の出力は、コンパレータ１２に入力され、コ
ンパレータ１２にゼロクロスタイミングを求めさせるこ
とにより、ジッタの小さい出力波形に合成することがで
きる図３は本発明の第２の実施例の構成を示すブロック
図、図４は各レジスタの出力値の時間変化、すなわち、
出力波形を示す図、図５は直線補間回路の動作を説明す
る図、図６はＰＬＬ回路の動作を説明する図である。図
３において、１３、１４はサンプルホールド回路、１５
は積分器、１６はＰＬＬ回路であり、他の符号は図１の
場合と同一である。The output of the linear interpolation circuit 11 obtained as described above is input to the comparator 12, and the comparator 12 is caused to obtain the zero-cross timing, so that it can be synthesized into an output waveform with small jitter. 3 is a block diagram showing the configuration of the second embodiment of the present invention, and FIG. 4 is a time change of the output value of each register, that is,
FIG. 5 is a diagram showing an output waveform, FIG. 5 is a diagram for explaining the operation of the linear interpolation circuit, and FIG. 6 is a diagram for explaining the operation of the PLL circuit. In FIG. 3, 13 and 14 are sample and hold circuits, and 15
Is an integrator, 16 is a PLL circuit, and other symbols are the same as those in FIG.
【００２５】図３に示す本発明の第２の実施例は、図１
における三角波変換回路１０及び直線補間回路１１を具
体的な回路構成とし、コンパレータ１２の出力にｎ倍の
ＰＬＬ回路１６を接続して、ｎ倍の周波数の電圧Ｇを得
ることができるように構成したものである。The second embodiment of the present invention shown in FIG. 3 is shown in FIG.
The triangular wave conversion circuit 10 and the linear interpolation circuit 11 in FIG. 3 have a specific circuit configuration, and an n-fold PLL circuit 16 is connected to the output of the comparator 12 so that a voltage G having an n-fold frequency can be obtained. It is a thing.
【００２６】この図３において、三角波変換回路１０
は、加算器６の出力がセットされるレジスタＢからの信
号の最上位ビットと最上位ビット以外のビットのそれぞ
れとの排他的論理和を取る複数のイクスクルーシブオア
ＥＯＲにより構成され、また、直線補間回路１１は、Ｄ
／Ａ変換器８の出力電圧Ｄをサンプルホールドするサン
プルホールド回路１３と、直線補間回路１１の出力電圧
Ｅをサンプルホールドするサンプルホールド回路１４
と、これらのサンプルホールド回路の出力を受けて、積
分を行いその結果を直線補間回路の出力電圧Ｅとする積
分器１５とにより構成される。In FIG. 3, the triangular wave conversion circuit 10
Is constituted by a plurality of exclusive OR EORs that take the exclusive OR of the most significant bit of the signal from the register B to which the output of the adder 6 is set and each bit other than the most significant bit, and The linear interpolation circuit 11 has a D
A sample-hold circuit 13 that samples and holds the output voltage D of the A / A converter 8, and a sample-hold circuit 14 that samples and holds the output voltage E of the linear interpolation circuit 11.
And an integrator 15 that receives the outputs of these sample and hold circuits, performs integration, and takes the result as the output voltage E of the linear interpolation circuit.
【００２７】図３において、コンパレータ１２の出力電
圧Ｆを合成する周波数とする場合、これに対応する数値
がレジスタＡに予めセットされる。加算器６の出力がセ
ットされるレジスタＢのビット長をＬビットとすれば、
合成周波数がサンプル周波数の最大１／４であるので、
レジスタＡのビット長は、Ｌ−１ビットあれば充分であ
る。いま、電圧Ｆの合成周波数をｆo、その周波数分解
能をｆd、回路の動作周波数、すなわち、サンプル周波
数をｆs 、レジスタＡの値をａとすると次式が成り立
つ。In FIG. 3, when the output voltage F of the comparator 12 is used as a frequency to be combined, a numerical value corresponding to this is preset in the register A. If the bit length of the register B to which the output of the adder 6 is set is L bits,
Since the composite frequency is up to 1/4 of the sample frequency,
It is sufficient that the bit length of the register A is L-1 bits. Now, assuming that the composite frequency of the voltage F is f o , its frequency resolution is f d , the operating frequency of the circuit, that is, the sample frequency is f s , and the value of the register A is a, the following equation holds.
【００２８】 ｆo＝ｆs・ａ／２＾Ｌ ｆd＝ｆs／２＾Ｌ ただし ＾ はべき乗を表す。F o = f s · a / 2 ^ L f d = f s / 2 ^ L where ^ represents a power.
【００２９】前述は電圧Ｆについてであったが、電圧Ｇ
についてみれば、その合成周波数と周波数分解能は、Ｐ
ＬＬ回路１６の周波数倍率をｎとすると、それぞれ前記
式のｎ倍となる。Although the above description was about the voltage F, the voltage G
As for the synthetic frequency and frequency resolution,
Assuming that the frequency multiplication factor of the LL circuit 16 is n, each is n times the above equation.
【００３０】次に、前述の本発明の第２の実施例におけ
る、各構成回路について説明する。Next, each constituent circuit in the above-described second embodiment of the present invention will be described.
【００３１】三角波変換回路には、アナログ波形の所要
精度に応じて加算器６の出力がセットされるレジスタＢ
の上位ｍ＋１ビットが入力される。図示実施例は、この
レジスタＢの最上位のビットが“１”のとき、下位ビッ
トをＥＯＲにより反転して鋸波状の入力波形を三角波に
変換し、これをレジスタＣに出力している。In the triangular wave conversion circuit, the register B in which the output of the adder 6 is set according to the required accuracy of the analog waveform.
The upper m + 1 bits of are input. In the illustrated embodiment, when the most significant bit of the register B is "1", the lower bit is inverted by EOR to convert the sawtooth input waveform into a triangular wave, which is output to the register C.
【００３２】これにより、レジスタＣ内に得られたｍビ
ットの三角波のサンプルは、Ｄ／Ａコンバータ８により
アナログ値に変換され電圧Ｄとして出力される。As a result, the m-bit triangular wave sample obtained in the register C is converted into an analog value by the D / A converter 8 and output as the voltage D.
【００３３】前述した動作時の各レジスタＡ、Ｂ、Ｃの
波形が図４に示されている。この図には、時刻ｔにレジ
スタＡの値を変化させた場合に、瞬時に出力周波数がレ
ジスタＡの値に対応して変化するすることが示されてい
る。The waveforms of the registers A, B and C during the above-mentioned operation are shown in FIG. This figure shows that when the value of the register A is changed at time t, the output frequency instantly changes corresponding to the value of the register A.
【００３４】直線補間回路１１は、入力の電圧Ｄと出力
の電圧Ｅとをサンプルホールドし、その差を時間的に積
分することにより次の動作タイミングまで直線的に補間
する動作を行っており、図５に示すように、階段状に変
化する電圧Ｄに対して直線状に変化する電圧Ｅを出力す
ることができる。この補間回路１１内の積分器１５は、
そのゲインを回路の動作周波数に応じて調整する必要が
あるが、このゲインは、合成周波数には依存しないので
固定した値とすることができる。The linear interpolation circuit 11 performs an operation of linearly interpolating until the next operation timing by sampling and holding the input voltage D and the output voltage E and integrating the difference between them in time. As shown in FIG. 5, a voltage E that changes linearly can be output with respect to a voltage D that changes stepwise. The integrator 15 in this interpolation circuit 11 is
The gain needs to be adjusted according to the operating frequency of the circuit, but since this gain does not depend on the synthesis frequency, it can be a fixed value.
【００３５】前述のようにして、直線補回路１１より得
られた三角波の電圧Ｅは、そのゼロクロスタイミングが
コンパレータ１２により求められ、コンパレータ１２よ
り電圧Ｆとして出力される。As described above, the zero-cross timing of the triangular wave voltage E obtained from the linear compensation circuit 11 is obtained by the comparator 12, and is output as the voltage F from the comparator 12.
【００３６】さらに、この電圧Ｆは、ＰＬＬ回路１６を
用いてｎ倍の周波数の電圧Ｇに合成される。これらの電
圧Ｅ、Ｆ、Ｇの波形は、図６に示すようになる。この例
では、ＰＬＬ回路１６の倍数ｎをｎ＝２として示してい
る。Further, this voltage F is combined with the voltage G of n times the frequency by using the PLL circuit 16. The waveforms of these voltages E, F and G are as shown in FIG. In this example, the multiple n of the PLL circuit 16 is shown as n = 2.
【００３７】前述した本発明の第２の実施例は、ＰＬＬ
回路１６を使用することにより、サンプル周波数よりも
高い周波数を発生させることができる。The second embodiment of the present invention described above is a PLL.
By using the circuit 16, a frequency higher than the sample frequency can be generated.
【００３８】前述においては、コンパレータの出力をＰ
ＬＬ回路に入力するとしたが、直線補間回路の出力をＰ
ＬＬ回路に入力するようにしてもよい。In the above, the output of the comparator is P
Although it is assumed that it is input to the LL circuit, the output of the linear interpolation circuit is set to P
It may be input to the LL circuit.
【００３９】図７は本発明の第３の実施例の構成を示す
ブロック図である。図７において、１７は周波数シンセ
サイザ、１８は帯域フィルタ、１９は乗算器である。FIG. 7 is a block diagram showing the configuration of the third embodiment of the present invention. In FIG. 7, 17 is a frequency synthesizer, 18 is a bandpass filter, and 19 is a multiplier.
【００４０】図７に示す本発明の第３の実施例は、前述
した本発明の第１または第２の実施例による周波数シン
セサイザ１７により得られた周波数ｆ1 と、他の安定な
周波数ｆ2 とを、乗算器１９により乗算しその結果を帯
域フィルタ１８を介して出力させるようにしたものであ
る。すなわち、この実施例は、周波数シンセサイザ１７
により得られた周波数ｆ1 をヘテロダイン検波すること
により、ｆ1＋ｆ2、または、ｆ1−ｆ2の周波数を持つ電
圧を合成することができるようにしたものである。The third embodiment of the present invention shown in FIG. 7 is a frequency f 1 obtained by the frequency synthesizer 17 according to the first or second embodiment of the present invention described above, and another stable frequency f 2 Are multiplied by a multiplier 19 and the result is output through a bandpass filter 18. That is, in this embodiment, the frequency synthesizer 17
By performing heterodyne detection on the frequency f 1 obtained by the above method, it is possible to synthesize a voltage having a frequency of f 1 + f 2 or f 1 −f 2 .
【００４１】前述した本発明の第３の実施例によれば、
サンプル周波数よりも高く、周波数分解能の高い信号を
発生させることができる。According to the third embodiment of the present invention described above,
It is possible to generate a signal having a higher frequency resolution than the sampling frequency.
【００４２】なお、前述では、ヘテロダイン検波する信
号を、シンセサイザの出力信号としたが、直線補間回路
の出力信号をヘテロダイン検波するようにしてもよい。In the above description, the signal for heterodyne detection is the output signal of the synthesizer, but the output signal of the linear interpolation circuit may be heterodyne detected.
【００４３】また、前述した本発明の各実施例は、加算
器が鋸波状の電圧信号を出力するものとしたが、本発明
は、この加算器を出力すべき波形の位相を計算する演算
器とし、この位相に対応する三角波を発生させ、前回発
生させた三角波との間を時間的に直線補間するようにし
てもよい。Further, in each of the embodiments of the present invention described above, the adder outputs a sawtooth voltage signal, but the present invention is an arithmetic unit for calculating the phase of the waveform to be output from the adder. Then, a triangular wave corresponding to this phase may be generated and linearly interpolated with the previously generated triangular wave.
【００４４】[0044]
【発明の効果】以上説明したように本発明によれば、Ｒ
ＯＭを使用する必要がないため、回路の規模と消費電力
を削減することができ経済的に周波数シンセサイザを構
成することができる。また、直線補間回路の働きによ
り、サンプル周波数の１／４までの合成波形のジッタを
低減することができ性能のよい周波数シンセサイザを得
ることができる。As described above, according to the present invention, R
Since it is not necessary to use the OM, the circuit scale and power consumption can be reduced, and the frequency synthesizer can be economically configured. Also, the function of the linear interpolation circuit can reduce the jitter of the synthesized waveform up to ¼ of the sample frequency, and a frequency synthesizer with good performance can be obtained.
【００４５】本発明によれば、さらに、ＰＬＬ回路、ヘ
テロダイン検波等を併用することにより、サンプル周波
数を超える周波数を精度よく合成することができる。According to the present invention, by further using a PLL circuit, heterodyne detection, etc., it is possible to accurately synthesize frequencies exceeding the sample frequency.
【図１】図１はに本発明の第１の実施例の構成を示すブ
ロック図である。FIG. 1 is a block diagram showing a configuration of a first exemplary embodiment of the present invention.
【図２】図２は直線補間回路の出力波形を説明する図で
ある。FIG. 2 is a diagram illustrating an output waveform of a linear interpolation circuit.
【図３】図３は本発明の第２の実施例の構成を示すブロ
ック図である。FIG. 3 is a block diagram showing a configuration of a second exemplary embodiment of the present invention.
【図４】図４は各レジスタの出力値の時間変化、すなわ
ち、出力波形を示す図である。FIG. 4 is a diagram showing a time change of an output value of each register, that is, an output waveform.
【図５】図５は直線補間回路の動作を説明する図であ
る。FIG. 5 is a diagram illustrating an operation of a linear interpolation circuit.
【図６】図６はＰＬＬの動作を説明する図である。FIG. 6 is a diagram for explaining the operation of the PLL.
【図７】図７は本発明の第３の実施例の構成を示すブロ
ック図である。FIG. 7 is a block diagram showing a configuration of a third exemplary embodiment of the present invention.
【図８】図８は従来技術の構成例を示すブロック図であ
る。FIG. 8 is a block diagram showing a configuration example of a conventional technique.
【図９】図９は従来技術の他の構成例を示すブロック図
である。FIG. 9 is a block diagram showing another configuration example of the conventional technique.
１ １／ｍ分周器 ２ １／ｎ分周器 ３ 位相比較器 ４ ループフィルタ ５ 電圧制御発振器（ＶＣＯ） ６ 加算器 ７ ＲＯＭ ８ Ｄ／Ａ変換器 ９ ローパスフィルタ（ＬＰＦ） １０ 三角波変換回路 １１ 直線補間回路 １２ コンパレータ １３、１４ サンプルホールド回路 １５ 積分器 １６ ＰＬＬ回路 １７ 周波数シンセサイザ １８ 帯域フィルタ １９ 乗算器 1 1 / m frequency divider 2 1 / n frequency divider 3 phase comparator 4 loop filter 5 voltage controlled oscillator (VCO) 6 adder 7 ROM 8 D / A converter 9 low pass filter (LPF) 10 triangular wave conversion circuit 11 Linear interpolation circuit 12 Comparator 13, 14 Sample and hold circuit 15 Integrator 16 PLL circuit 17 Frequency synthesizer 18 Bandpass filter 19 Multiplier
Claims (6)
シンセサイザにおいて、入力される数値と前回の加算結
果とを加算する加算器と、この加算器の出力を三角波に
変換する三角波変換回路と、この三角波変換回路の出力
をアナログ電圧に変換するＤ／Ａ変換回路と、このＤ／
Ａ変換回路の出力を時間的に直線補間する直線補間回路
と、この直線補間回路の出力をある値と比較しその大小
により２値の電圧を発生するコンパレータとを備えるこ
とを特徴とする周波数シンセサイザ。1. A frequency synthesizer for generating a signal of an arbitrary frequency, an adder for adding an input numerical value and a previous addition result, a triangular wave conversion circuit for converting the output of the adder into a triangular wave, and A D / A conversion circuit for converting the output of the triangular wave conversion circuit into an analog voltage, and
A frequency synthesizer comprising: a linear interpolation circuit that linearly interpolates the output of the A conversion circuit in time; and a comparator that compares the output of the linear interpolation circuit with a certain value and generates a binary voltage depending on its magnitude. ..
力の最上位ビットと最上位ビット以外のビットのそれぞ
れとの排他的論理和を行うものであることを特徴とする
請求項１記載の周波数シンセサイザ。2. The triangular wave conversion circuit performs an exclusive OR of the most significant bit of the output of the adder and each bit other than the most significant bit. Frequency synthesizer.
路の出力をサンプルホールドすると同時に、自身の出力
をもサンプルホールドし、両者の差を時間的に積分して
出力するものであることを特徴とする請求項１または２
記載の周波数シンセサイザ。3. The linear interpolation circuit samples and holds the output of the D / A conversion circuit, simultaneously samples and holds the output of itself, and temporally integrates and outputs the difference between the two. Claim 1 or 2 characterized by
The described frequency synthesizer.
ータの出力を基準位相とする位相制御ループ回路を備え
ることを特徴とする請求項１、２または３記載の周波数
シンセサイザ。4. The frequency synthesizer according to claim 1, wherein the output of the comparator is provided with a phase control loop circuit using the output of the comparator as a reference phase.
シンセサイザの出力または直線補間回路出力をヘテロダ
イン検波して出力することを特徴とする周波数シンセサ
イザ。5. A frequency synthesizer, wherein the output of the frequency synthesizer according to claim 1 or the output of a linear interpolation circuit is heterodyne detected and output.
シンセサイザにおいて、一定の時間毎に、出力すべき波
形の位相を計算し、この位相に対応する三角波を発生さ
せ、前回発生させた三角波との間を時間的に直線補間す
ることを特徴とする周波数シンセサイザ。6. A frequency synthesizer for generating a signal of an arbitrary frequency calculates the phase of a waveform to be output at regular time intervals, generates a triangular wave corresponding to this phase, and generates a triangular wave corresponding to the previously generated triangular wave. A frequency synthesizer characterized by linearly interpolating a time interval.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1198892A JPH05206732A (en) | 1992-01-27 | 1992-01-27 | Frequency synthesizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1198892A JPH05206732A (en) | 1992-01-27 | 1992-01-27 | Frequency synthesizer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206732A true JPH05206732A (en) | 1993-08-13 |
Family
ID=11792972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1198892A Pending JPH05206732A (en) | 1992-01-27 | 1992-01-27 | Frequency synthesizer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206732A (en) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006087059A (en) * | 2004-09-14 | 2006-03-30 | Nippon Precision Circuits Inc | Apparatus and method for generating equaly spaced pulse train |
| JP2006174303A (en) * | 2004-12-17 | 2006-06-29 | Seiko Npc Corp | Frequency synthesizer and reference signal phase setting method therefor |
| JP2006174297A (en) * | 2004-12-17 | 2006-06-29 | Seiko Npc Corp | Frequency synthesizer and its reference signal phase setting method |
| US7496169B2 (en) | 2004-09-14 | 2009-02-24 | Nippon Precision Circuits Inc. | Frequency synthesizer, pulse train generation apparatus and pulse train generation method |
| JP2010522496A (en) * | 2007-03-20 | 2010-07-01 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | Methods for use in digital frequency synthesizers |
| JP4769985B2 (en) * | 2004-11-26 | 2011-09-07 | エスティー‐エリクソン、ソシエテ、アノニム | Jitter reduction circuit and frequency synthesizer |
| JP2012217170A (en) * | 2011-03-31 | 2012-11-08 | Nippon Dempa Kogyo Co Ltd | Signal generator |
| US8395429B2 (en) | 2011-03-31 | 2013-03-12 | Nihon Dempa Kogyo Co., Ltd. | Signal generating device and frequency synthesizer |
| WO2013094459A1 (en) * | 2011-12-19 | 2013-06-27 | 古野電気株式会社 | Direct digital synthesizer, reference frequency generation device, and sine wave output method |
-
1992
- 1992-01-27 JP JP1198892A patent/JPH05206732A/en active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7496169B2 (en) | 2004-09-14 | 2009-02-24 | Nippon Precision Circuits Inc. | Frequency synthesizer, pulse train generation apparatus and pulse train generation method |
| JP2006087059A (en) * | 2004-09-14 | 2006-03-30 | Nippon Precision Circuits Inc | Apparatus and method for generating equaly spaced pulse train |
| JP4769985B2 (en) * | 2004-11-26 | 2011-09-07 | エスティー‐エリクソン、ソシエテ、アノニム | Jitter reduction circuit and frequency synthesizer |
| JP2006174297A (en) * | 2004-12-17 | 2006-06-29 | Seiko Npc Corp | Frequency synthesizer and its reference signal phase setting method |
| JP4563165B2 (en) * | 2004-12-17 | 2010-10-13 | セイコーＮｐｃ株式会社 | Frequency synthesizer and reference signal phase setting method thereof |
| JP2006174303A (en) * | 2004-12-17 | 2006-06-29 | Seiko Npc Corp | Frequency synthesizer and reference signal phase setting method therefor |
| JP2010522496A (en) * | 2007-03-20 | 2010-07-01 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | Methods for use in digital frequency synthesizers |
| JP2012217170A (en) * | 2011-03-31 | 2012-11-08 | Nippon Dempa Kogyo Co Ltd | Signal generator |
| US8395429B2 (en) | 2011-03-31 | 2013-03-12 | Nihon Dempa Kogyo Co., Ltd. | Signal generating device and frequency synthesizer |
| US8531223B2 (en) | 2011-03-31 | 2013-09-10 | Nihon Dempa Kogyo Co., Ltd. | Signal generator |
| TWI473434B (en) * | 2011-03-31 | 2015-02-11 | Nihon Dempa Kogyo Co | Signal generator |
| WO2013094459A1 (en) * | 2011-12-19 | 2013-06-27 | 古野電気株式会社 | Direct digital synthesizer, reference frequency generation device, and sine wave output method |
| JPWO2013094459A1 (en) * | 2011-12-19 | 2015-04-27 | 古野電気株式会社 | Direct digital synthesizer, reference frequency generator, and sine wave output method |
| US9093996B2 (en) | 2011-12-19 | 2015-07-28 | Furuno Electric Company Limited | Direct digital synthesizer, reference frequency generating device, and sine wave outputting method |
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